JP3137936B2 - 圧電／電歪膜型チップの分極処理方法 - Google Patents
圧電／電歪膜型チップの分極処理方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N30/00—Piezoelectric or electrostrictive devices
- H10N30/01—Manufacture or treatment
- H10N30/04—Treatments to modify a piezoelectric or electrostrictive property, e.g. polarisation characteristics, vibration characteristics or mode tuning
- H10N30/045—Treatments to modify a piezoelectric or electrostrictive property, e.g. polarisation characteristics, vibration characteristics or mode tuning by polarising
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- Engineering & Computer Science (AREA)
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- Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】 本発明は、圧電／電歪膜型
素子の集積体である圧電／電歪膜型チップの分極処理方
法に関する。
素子の集積体である圧電／電歪膜型チップの分極処理方
法に関する。
【０００２】
【従来の技術】 近年、基体内部に形成した加圧室内の
圧力を上昇させる機構の１つとして、加圧室壁に設けた
圧電／電歪作動部の変位によって、当該加圧室の体積を
変化させるようにした圧電／電歪膜型素子が知られてい
る。このような圧電／電歪膜型素子は、例えば、インク
ジェットプリンターに使用されるプリントヘッドのイン
クポンプなどとして利用されている。
圧力を上昇させる機構の１つとして、加圧室壁に設けた
圧電／電歪作動部の変位によって、当該加圧室の体積を
変化させるようにした圧電／電歪膜型素子が知られてい
る。このような圧電／電歪膜型素子は、例えば、インク
ジェットプリンターに使用されるプリントヘッドのイン
クポンプなどとして利用されている。
【０００３】 プリントヘッドは、このような圧電／電
歪膜型素子を複数個一体的に備えて圧電／電歪膜型チッ
プを作製し、この圧電／電歪膜型チップにインクノズル
部材を接合して形成されているが、圧電／電歪膜型チッ
プは、インクノズル部材との接合前に、分極の方向を一
定方向に揃えるため、一般に分極処理が施される。
歪膜型素子を複数個一体的に備えて圧電／電歪膜型チッ
プを作製し、この圧電／電歪膜型チップにインクノズル
部材を接合して形成されているが、圧電／電歪膜型チッ
プは、インクノズル部材との接合前に、分極の方向を一
定方向に揃えるため、一般に分極処理が施される。
【０００４】 図２は、圧電／電歪膜型素子の一部分を
示す断面説明図で、振動板１０の上に、下から順に下部
電極１１、圧電／電歪層１２、上部電極１３が積層形成
されて圧電／電歪膜型素子１５が構成されており、この
圧電／電歪膜型素子１５が、例えば６６個集積して、図
３に示すような圧電／電歪膜型チップ２０を形成してい
る。なお、圧電／電歪膜型チップ２０においては、圧電
／電歪膜型素子１５の圧電／電歪層１２はそれぞれ独立
して形成されているが、上部電極１３、下部電極１１は
それぞれ各圧電／電歪膜型素子１５間で連結している。
示す断面説明図で、振動板１０の上に、下から順に下部
電極１１、圧電／電歪層１２、上部電極１３が積層形成
されて圧電／電歪膜型素子１５が構成されており、この
圧電／電歪膜型素子１５が、例えば６６個集積して、図
３に示すような圧電／電歪膜型チップ２０を形成してい
る。なお、圧電／電歪膜型チップ２０においては、圧電
／電歪膜型素子１５の圧電／電歪層１２はそれぞれ独立
して形成されているが、上部電極１３、下部電極１１は
それぞれ各圧電／電歪膜型素子１５間で連結している。
【０００５】 このような圧電／電歪膜型チップ２０に
対する分極処理は、従来、図３に示すように、圧電／電
歪膜型チップ２０に設けられた各圧電／電歪膜型素子１
５の上部電極１３と下部電極１１の間に、分極処理用回
路２２を形成して所定の電圧を印加することにより行っ
ている。なお、Ｒは分極処理用回路２２に設けられた負
荷抵抗、２３は電源である。
対する分極処理は、従来、図３に示すように、圧電／電
歪膜型チップ２０に設けられた各圧電／電歪膜型素子１
５の上部電極１３と下部電極１１の間に、分極処理用回
路２２を形成して所定の電圧を印加することにより行っ
ている。なお、Ｒは分極処理用回路２２に設けられた負
荷抵抗、２３は電源である。
【０００６】
【発明が解決しようとする課題】 しかしながら、この
ように、圧電／電歪膜型チップ２０に対して分極処理を
施すと、圧電／電歪層１２に欠陥が存在する場合には絶
縁破壊が発生する。ここで、圧電／電歪層１２に大きな
欠陥があって、絶縁破壊が大きい場合には、当該圧電／
電歪膜型素子１５は使用不可能になるが、発明者が検討
を進めたところ、絶縁破壊が小さい場合には、性能的に
もほとんど影響がなく、圧電／電歪膜型素子として十分
使用に耐えることが判明した。
ように、圧電／電歪膜型チップ２０に対して分極処理を
施すと、圧電／電歪層１２に欠陥が存在する場合には絶
縁破壊が発生する。ここで、圧電／電歪層１２に大きな
欠陥があって、絶縁破壊が大きい場合には、当該圧電／
電歪膜型素子１５は使用不可能になるが、発明者が検討
を進めたところ、絶縁破壊が小さい場合には、性能的に
もほとんど影響がなく、圧電／電歪膜型素子として十分
使用に耐えることが判明した。
【０００７】
【課題を解決するための手段】 本発明は、上記の知見
に基づいて完成したものであり、その目的は、複数の圧
電／電歪膜型素子を２以上の素子群に分割して分極処理
を施すことにより、絶縁破壊を小さくし、圧電／電歪膜
型素子として使用可能ならしめる分極処理方法を提供す
ることにある。即ち、本発明によれば、薄肉の振動板
と、該振動板の上に下部電極、圧電／電歪層及び上部電
極より構成される圧電／電歪作動部を設けてなる圧電／
電歪膜型素子を複数備えた圧電／電歪膜型チップを分極
処理するにあたり、該圧電／電歪膜型チップに形成され
た複数の圧電／電歪膜型素子を２以上の素子群に分割し
て、それぞれの素子群に対して一定方向に揃えて分極処
理を施すことを特徴とする圧電／電歪膜型チップの分極
処理方法、が提供される。
に基づいて完成したものであり、その目的は、複数の圧
電／電歪膜型素子を２以上の素子群に分割して分極処理
を施すことにより、絶縁破壊を小さくし、圧電／電歪膜
型素子として使用可能ならしめる分極処理方法を提供す
ることにある。即ち、本発明によれば、薄肉の振動板
と、該振動板の上に下部電極、圧電／電歪層及び上部電
極より構成される圧電／電歪作動部を設けてなる圧電／
電歪膜型素子を複数備えた圧電／電歪膜型チップを分極
処理するにあたり、該圧電／電歪膜型チップに形成され
た複数の圧電／電歪膜型素子を２以上の素子群に分割し
て、それぞれの素子群に対して一定方向に揃えて分極処
理を施すことを特徴とする圧電／電歪膜型チップの分極
処理方法、が提供される。
【０００８】 本発明においては、それぞれの素子群に
対する分極処理用回路に抵抗Ｒを設け、この抵抗Ｒを、
各素子群の絶縁抵抗より小さく、かつ短絡時の抵抗より
大きくなるように設定することが好ましく、この場合、
抵抗Ｒ値が、各素子群の絶縁抵抗の１／１０以下であ
り、かつ短絡時の抵抗の１０倍以上の値を有することが
さらに好ましく、抵抗Ｒ値が、各素子群の絶縁抵抗の１
／１０から１／１００の範囲の値を有するとともに、短
絡時の抵抗の１０〜１００倍の範囲の値を有することが
特に望ましい。
対する分極処理用回路に抵抗Ｒを設け、この抵抗Ｒを、
各素子群の絶縁抵抗より小さく、かつ短絡時の抵抗より
大きくなるように設定することが好ましく、この場合、
抵抗Ｒ値が、各素子群の絶縁抵抗の１／１０以下であ
り、かつ短絡時の抵抗の１０倍以上の値を有することが
さらに好ましく、抵抗Ｒ値が、各素子群の絶縁抵抗の１
／１０から１／１００の範囲の値を有するとともに、短
絡時の抵抗の１０〜１００倍の範囲の値を有することが
特に望ましい。
【０００９】
【発明の実施の形態】 本発明では、多数の圧電／電歪
膜型素子を備えた圧電／電歪膜型チップを分極処理する
に際して、これら多数の圧電／電歪膜型素子を２以上の
素子群に分割して、それぞれに分極処理用回路をセット
して、各素子群に対して一定方向に揃えて分極処理を施
す。このように分極処理を行うことにより、絶縁破壊時
の上部電極の分極破裂面積が極めて縮小し、何ら性能に
支障のない圧電／電歪膜型素子を得ることができる。
膜型素子を備えた圧電／電歪膜型チップを分極処理する
に際して、これら多数の圧電／電歪膜型素子を２以上の
素子群に分割して、それぞれに分極処理用回路をセット
して、各素子群に対して一定方向に揃えて分極処理を施
す。このように分極処理を行うことにより、絶縁破壊時
の上部電極の分極破裂面積が極めて縮小し、何ら性能に
支障のない圧電／電歪膜型素子を得ることができる。
【００１０】 しかしながら、図３に示したような通常
の分極処理方法においては、絶縁破壊した際に電源２３
より流れる電流により大きな絶縁破壊による欠陥が生じ
てしまう。そこで、その電流値を小さくするために、抵
抗Ｒを接続するが、圧電／電歪膜型素子はコンデンサと
して作用するから、絶縁破壊した際の電圧に比例した電
荷が上部電極及び下部電極に蓄電されており、この電荷
によって供給される電流により所定の大きさ以下には絶
縁破壊による欠陥を小さくすることができない。（勿
論、分極電圧に昇圧する過程の低い電圧で絶縁破壊が生
じた場合には、絶縁破壊による欠陥が小さくなる場合も
ある。）
の分極処理方法においては、絶縁破壊した際に電源２３
より流れる電流により大きな絶縁破壊による欠陥が生じ
てしまう。そこで、その電流値を小さくするために、抵
抗Ｒを接続するが、圧電／電歪膜型素子はコンデンサと
して作用するから、絶縁破壊した際の電圧に比例した電
荷が上部電極及び下部電極に蓄電されており、この電荷
によって供給される電流により所定の大きさ以下には絶
縁破壊による欠陥を小さくすることができない。（勿
論、分極電圧に昇圧する過程の低い電圧で絶縁破壊が生
じた場合には、絶縁破壊による欠陥が小さくなる場合も
ある。）
【００１１】 上記理由により、絶縁破壊による欠陥を
小さくするには、コンデンサである圧電／電歪膜型素子
の蓄電量を小さくする必要があり、そのためには、コン
デンサの容量値を小さくすることが必要である。そこ
で、本発明においては、多数の圧電／電歪膜型素子を２
以上に分割した圧電／電歪膜型素子群はそれぞれ並列に
接続されて分極されるため、上記容量値は各素子群の合
計容量値となる。従って、本発明のように、素子群を分
割して分極すれば、絶縁破壊した際に流れるコンデンサ
に蓄電された電荷量を小さくすることができる。
小さくするには、コンデンサである圧電／電歪膜型素子
の蓄電量を小さくする必要があり、そのためには、コン
デンサの容量値を小さくすることが必要である。そこ
で、本発明においては、多数の圧電／電歪膜型素子を２
以上に分割した圧電／電歪膜型素子群はそれぞれ並列に
接続されて分極されるため、上記容量値は各素子群の合
計容量値となる。従って、本発明のように、素子群を分
割して分極すれば、絶縁破壊した際に流れるコンデンサ
に蓄電された電荷量を小さくすることができる。
【００１２】 以下、本発明を図面に基づいて説明す
る。図１は、本発明の分極処理方法の一例を示す説明図
で、圧電／電歪膜型チップ２０に設けられた圧電／電歪
膜型素子１５は、３分割されて素子群２５ａ、２５ｂ、
２５ｃに分けられている。そして、各素子群２５ａ、２
５ｂ、２５ｃには、それぞれ負荷抵抗Ｒ１、Ｒ２、Ｒ３
を備えた分極処理用回路２７ａ、２７ｂ、２７ｃが形成
され、分極処理が施されるようになっている。なお、２
９ａ、２９ｂ、２９ｃは分極処理用回路２７ａ、２７
ｂ、２７ｃの電源である。
る。図１は、本発明の分極処理方法の一例を示す説明図
で、圧電／電歪膜型チップ２０に設けられた圧電／電歪
膜型素子１５は、３分割されて素子群２５ａ、２５ｂ、
２５ｃに分けられている。そして、各素子群２５ａ、２
５ｂ、２５ｃには、それぞれ負荷抵抗Ｒ１、Ｒ２、Ｒ３
を備えた分極処理用回路２７ａ、２７ｂ、２７ｃが形成
され、分極処理が施されるようになっている。なお、２
９ａ、２９ｂ、２９ｃは分極処理用回路２７ａ、２７
ｂ、２７ｃの電源である。
【００１３】 このように、本発明では、圧電／電歪膜
型チップの圧電／電歪膜型素子を３分割し、各素子群に
対して分極処理を施すようにしたので、絶縁破壊時の上
部電極の分極破裂面積を極めて縮小化することができ
る。
型チップの圧電／電歪膜型素子を３分割し、各素子群に
対して分極処理を施すようにしたので、絶縁破壊時の上
部電極の分極破裂面積を極めて縮小化することができ
る。
【００１４】 本発明において、圧電／電歪膜型チップ
における多数の圧電／電歪膜型素子の分割数としては、
２分割以上であれば特に制限はないが、３分割以上が好
ましく、３〜４分割とすることが、分極破裂面積の縮小
度合いや、分極処理設備の複雑化、コスト面から特に望
ましい。
における多数の圧電／電歪膜型素子の分割数としては、
２分割以上であれば特に制限はないが、３分割以上が好
ましく、３〜４分割とすることが、分極破裂面積の縮小
度合いや、分極処理設備の複雑化、コスト面から特に望
ましい。
【００１５】 また、それぞれの素子群に対する分極処
理用回路に設ける抵抗Ｒとしては、その値が各素子群の
絶縁抵抗より小さく、かつ短絡時の抵抗より大きくなる
ように設定することが好ましく、この場合、抵抗Ｒ値
が、各素子群の絶縁抵抗の１／１０から１／１００の範
囲の値を有するとともに、短絡時の抵抗の１０〜１００
倍の範囲の値を有することがさらに望ましい。その理由
は、抵抗Ｒが絶縁抵抗より大きいと、分極電圧は抵抗Ｒ
に大きく掛かり、素子には所定の電圧がかからないので
十分に分極されなかったり、実際の使用時の駆動電圧で
絶縁破壊が生じたりする。また、抵抗Ｒが短絡時の抵抗
より小さいと、絶縁破壊時に電源電圧より流れる電流に
よって生じる欠陥の抑制効果が小さくなり、各素子群に
分割して分極しても欠陥が小さくならない場合が生じる
からである。
理用回路に設ける抵抗Ｒとしては、その値が各素子群の
絶縁抵抗より小さく、かつ短絡時の抵抗より大きくなる
ように設定することが好ましく、この場合、抵抗Ｒ値
が、各素子群の絶縁抵抗の１／１０から１／１００の範
囲の値を有するとともに、短絡時の抵抗の１０〜１００
倍の範囲の値を有することがさらに望ましい。その理由
は、抵抗Ｒが絶縁抵抗より大きいと、分極電圧は抵抗Ｒ
に大きく掛かり、素子には所定の電圧がかからないので
十分に分極されなかったり、実際の使用時の駆動電圧で
絶縁破壊が生じたりする。また、抵抗Ｒが短絡時の抵抗
より小さいと、絶縁破壊時に電源電圧より流れる電流に
よって生じる欠陥の抑制効果が小さくなり、各素子群に
分割して分極しても欠陥が小さくならない場合が生じる
からである。
【００１６】
【実施例】 以下、本発明の効果を具体的な実施例に基
づいて説明する。 （実施例）図２に示す構成の圧電／電歪膜型素子１５
で、所定の幅の金（Ａｕ）電極からなる上部電極１３、
下部電極１１を備えた全部で６６個の圧電／電歪膜型素
子１５を有する圧電／電歪膜型チップ２０を用意した。
この圧電／電歪膜型チップ２０について、図１に示すよ
うに、６６個の圧電／電歪膜型素子１５を３分割し、そ
れぞれ２２個づつの素子群２５ａ、２５ｂ、２５ｃとし
て、各素子群２５ａ、２５ｂ、２５ｃに対して、負荷抵
抗Ｒ１、Ｒ２、Ｒ３を備えた分極処理用回路２７ａ、２
７ｂ、２７ｃをセットした。なお、負荷抵抗Ｒ１、Ｒ
２、Ｒ３はそれぞれ５ｋΩで、電源２９ａ、２９ｂ、２
９ｃにより所定の電圧を印加した。
づいて説明する。 （実施例）図２に示す構成の圧電／電歪膜型素子１５
で、所定の幅の金（Ａｕ）電極からなる上部電極１３、
下部電極１１を備えた全部で６６個の圧電／電歪膜型素
子１５を有する圧電／電歪膜型チップ２０を用意した。
この圧電／電歪膜型チップ２０について、図１に示すよ
うに、６６個の圧電／電歪膜型素子１５を３分割し、そ
れぞれ２２個づつの素子群２５ａ、２５ｂ、２５ｃとし
て、各素子群２５ａ、２５ｂ、２５ｃに対して、負荷抵
抗Ｒ１、Ｒ２、Ｒ３を備えた分極処理用回路２７ａ、２
７ｂ、２７ｃをセットした。なお、負荷抵抗Ｒ１、Ｒ
２、Ｒ３はそれぞれ５ｋΩで、電源２９ａ、２９ｂ、２
９ｃにより所定の電圧を印加した。
【００１７】 このように分極処理用回路を構成して、
分極処理を施した。その結果、絶縁破壊時の上部電極１
３の分極破裂面積は極めて小さくなり、分極破裂径は３
０μｍ以下であった。また、負荷抵抗Ｒ１、Ｒ２、Ｒ３
にそれぞれ２００ｋΩを使用した場合、さらに１ＭΩを
使用した場合においても、同様の結果であった。
分極処理を施した。その結果、絶縁破壊時の上部電極１
３の分極破裂面積は極めて小さくなり、分極破裂径は３
０μｍ以下であった。また、負荷抵抗Ｒ１、Ｒ２、Ｒ３
にそれぞれ２００ｋΩを使用した場合、さらに１ＭΩを
使用した場合においても、同様の結果であった。
【００１８】（比較例）実施例と同様に、図２に示す構
成の圧電／電歪膜型素子１５で、所定の幅の金（Ａｕ）
電極からなる上部電極１３、下部電極１１を備えた全部
で６６個の圧電／電歪膜型素子１５を有する圧電／電歪
膜型チップ２０を用意した。この圧電／電歪膜型チップ
２０に対して、図３のように、抵抗Ｒを有する分極処理
用回路２２をセットした。電源２３により所定の電圧を
印加し、抵抗Ｒは５ｋΩを使用した。
成の圧電／電歪膜型素子１５で、所定の幅の金（Ａｕ）
電極からなる上部電極１３、下部電極１１を備えた全部
で６６個の圧電／電歪膜型素子１５を有する圧電／電歪
膜型チップ２０を用意した。この圧電／電歪膜型チップ
２０に対して、図３のように、抵抗Ｒを有する分極処理
用回路２２をセットした。電源２３により所定の電圧を
印加し、抵抗Ｒは５ｋΩを使用した。
【００１９】 以上のようにして分極処理を施したとこ
ろ、絶縁破壊時の上部電極１３の分極破裂面積が大き
く、その分極破裂径は６０〜７０μｍとなった。また、
抵抗Ｒに２００ｋΩ、１ＭΩを使用したが、同様の結果
であった。
ろ、絶縁破壊時の上部電極１３の分極破裂面積が大き
く、その分極破裂径は６０〜７０μｍとなった。また、
抵抗Ｒに２００ｋΩ、１ＭΩを使用したが、同様の結果
であった。
【００２０】
【発明の効果】 以上説明したように、本発明によれ
ば、複数の圧電／電歪膜型素子を２以上の素子群に分割
して分極処理を施したので、絶縁破壊を小さくして、何
ら支障なく使用可能な圧電／電歪膜型素子を作製するこ
とができる。
ば、複数の圧電／電歪膜型素子を２以上の素子群に分割
して分極処理を施したので、絶縁破壊を小さくして、何
ら支障なく使用可能な圧電／電歪膜型素子を作製するこ
とができる。
【図１】 本発明の分極処理方法の一例を示す説明図で
ある。
ある。
【図２】 圧電／電歪膜型素子の一部を示す断面説明図
である。
である。
【図３】 従来の分極処理方法の一例を示す説明図であ
る。
る。
１０…振動板、１１…下部電極、１２…圧電／電歪層、
１３…上部電極、１５…圧電／電歪膜型素子、２０…圧
電／電歪膜型チップ、２２…分極処理用回路、２３…電
源、２５ａ、２５ｂ、２５ｃ…素子群、Ｒ１、Ｒ２、Ｒ
３…負荷抵抗、２７ａ、２７ｂ、２７ｃ…分極処理用回
路、２９ａ、２９ｂ、２９ｃ…電源。
１３…上部電極、１５…圧電／電歪膜型素子、２０…圧
電／電歪膜型チップ、２２…分極処理用回路、２３…電
源、２５ａ、２５ｂ、２５ｃ…素子群、Ｒ１、Ｒ２、Ｒ
３…負荷抵抗、２７ａ、２７ｂ、２７ｃ…分極処理用回
路、２９ａ、２９ｂ、２９ｃ…電源。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−202290（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 41/22
Claims (3)
- 【請求項１】 薄肉の振動板と、該振動板の上に下部電
極、圧電／電歪層及び上部電極より構成される圧電／電
歪作動部を設けてなる圧電／電歪膜型素子を複数備えた
圧電／電歪膜型チップを分極処理するにあたり、 該圧電／電歪膜型チップに形成された複数の圧電／電歪
膜型素子を２以上の素子群に分割して、それぞれの素子
群に対して一定方向に揃えて分極処理を施すことを特徴
とする圧電／電歪膜型チップの分極処理方法。 - 【請求項２】 それぞれの素子群に対する分極処理用回
路に抵抗Ｒを設け、この抵抗Ｒを、各素子群の絶縁抵抗
より小さく、かつ短絡時の抵抗より大きくなるように設
定した請求項１記載の圧電／電歪膜型チップの分極処理
方法。 - 【請求項３】 抵抗Ｒ値が、各素子群の絶縁抵抗の１／
１０以下であり、かつ短絡時の抵抗の１０倍以上の値を
有する請求項２記載の圧電／電歪膜型チップの分極処理
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32405097A JP3137936B2 (ja) | 1997-11-26 | 1997-11-26 | 圧電／電歪膜型チップの分極処理方法 |
| US09/198,987 US6232132B1 (en) | 1997-11-26 | 1998-11-23 | Method for polarization treatment of piezoelectric/electrostrictive film type chip |
| DE1998628762 DE69828762T2 (de) | 1997-11-26 | 1998-11-25 | Verfahren zur Polarisation eines piezoelektrischen/elektrostriktiven filmartigen Chips |
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