JP3137936B2 - 圧電/電歪膜型チップの分極処理方法 - Google Patents
圧電/電歪膜型チップの分極処理方法Info
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Description
素子の集積体である圧電/電歪膜型チップの分極処理方
法に関する。
圧力を上昇させる機構の1つとして、加圧室壁に設けた
圧電/電歪作動部の変位によって、当該加圧室の体積を
変化させるようにした圧電/電歪膜型素子が知られてい
る。このような圧電/電歪膜型素子は、例えば、インク
ジェットプリンターに使用されるプリントヘッドのイン
クポンプなどとして利用されている。
歪膜型素子を複数個一体的に備えて圧電/電歪膜型チッ
プを作製し、この圧電/電歪膜型チップにインクノズル
部材を接合して形成されているが、圧電/電歪膜型チッ
プは、インクノズル部材との接合前に、分極の方向を一
定方向に揃えるため、一般に分極処理が施される。
示す断面説明図で、振動板10の上に、下から順に下部
電極11、圧電/電歪層12、上部電極13が積層形成
されて圧電/電歪膜型素子15が構成されており、この
圧電/電歪膜型素子15が、例えば66個集積して、図
3に示すような圧電/電歪膜型チップ20を形成してい
る。なお、圧電/電歪膜型チップ20においては、圧電
/電歪膜型素子15の圧電/電歪層12はそれぞれ独立
して形成されているが、上部電極13、下部電極11は
それぞれ各圧電/電歪膜型素子15間で連結している。
対する分極処理は、従来、図3に示すように、圧電/電
歪膜型チップ20に設けられた各圧電/電歪膜型素子1
5の上部電極13と下部電極11の間に、分極処理用回
路22を形成して所定の電圧を印加することにより行っ
ている。なお、Rは分極処理用回路22に設けられた負
荷抵抗、23は電源である。
ように、圧電/電歪膜型チップ20に対して分極処理を
施すと、圧電/電歪層12に欠陥が存在する場合には絶
縁破壊が発生する。ここで、圧電/電歪層12に大きな
欠陥があって、絶縁破壊が大きい場合には、当該圧電/
電歪膜型素子15は使用不可能になるが、発明者が検討
を進めたところ、絶縁破壊が小さい場合には、性能的に
もほとんど影響がなく、圧電/電歪膜型素子として十分
使用に耐えることが判明した。
に基づいて完成したものであり、その目的は、複数の圧
電/電歪膜型素子を2以上の素子群に分割して分極処理
を施すことにより、絶縁破壊を小さくし、圧電/電歪膜
型素子として使用可能ならしめる分極処理方法を提供す
ることにある。即ち、本発明によれば、薄肉の振動板
と、該振動板の上に下部電極、圧電/電歪層及び上部電
極より構成される圧電/電歪作動部を設けてなる圧電/
電歪膜型素子を複数備えた圧電/電歪膜型チップを分極
処理するにあたり、該圧電/電歪膜型チップに形成され
た複数の圧電/電歪膜型素子を2以上の素子群に分割し
て、それぞれの素子群に対して一定方向に揃えて分極処
理を施すことを特徴とする圧電/電歪膜型チップの分極
処理方法、が提供される。
対する分極処理用回路に抵抗Rを設け、この抵抗Rを、
各素子群の絶縁抵抗より小さく、かつ短絡時の抵抗より
大きくなるように設定することが好ましく、この場合、
抵抗R値が、各素子群の絶縁抵抗の1/10以下であ
り、かつ短絡時の抵抗の10倍以上の値を有することが
さらに好ましく、抵抗R値が、各素子群の絶縁抵抗の1
/10から1/100の範囲の値を有するとともに、短
絡時の抵抗の10〜100倍の範囲の値を有することが
特に望ましい。
膜型素子を備えた圧電/電歪膜型チップを分極処理する
に際して、これら多数の圧電/電歪膜型素子を2以上の
素子群に分割して、それぞれに分極処理用回路をセット
して、各素子群に対して一定方向に揃えて分極処理を施
す。このように分極処理を行うことにより、絶縁破壊時
の上部電極の分極破裂面積が極めて縮小し、何ら性能に
支障のない圧電/電歪膜型素子を得ることができる。
の分極処理方法においては、絶縁破壊した際に電源23
より流れる電流により大きな絶縁破壊による欠陥が生じ
てしまう。そこで、その電流値を小さくするために、抵
抗Rを接続するが、圧電/電歪膜型素子はコンデンサと
して作用するから、絶縁破壊した際の電圧に比例した電
荷が上部電極及び下部電極に蓄電されており、この電荷
によって供給される電流により所定の大きさ以下には絶
縁破壊による欠陥を小さくすることができない。(勿
論、分極電圧に昇圧する過程の低い電圧で絶縁破壊が生
じた場合には、絶縁破壊による欠陥が小さくなる場合も
ある。)
小さくするには、コンデンサである圧電/電歪膜型素子
の蓄電量を小さくする必要があり、そのためには、コン
デンサの容量値を小さくすることが必要である。そこ
で、本発明においては、多数の圧電/電歪膜型素子を2
以上に分割した圧電/電歪膜型素子群はそれぞれ並列に
接続されて分極されるため、上記容量値は各素子群の合
計容量値となる。従って、本発明のように、素子群を分
割して分極すれば、絶縁破壊した際に流れるコンデンサ
に蓄電された電荷量を小さくすることができる。
る。図1は、本発明の分極処理方法の一例を示す説明図
で、圧電/電歪膜型チップ20に設けられた圧電/電歪
膜型素子15は、3分割されて素子群25a、25b、
25cに分けられている。そして、各素子群25a、2
5b、25cには、それぞれ負荷抵抗R1、R2、R3
を備えた分極処理用回路27a、27b、27cが形成
され、分極処理が施されるようになっている。なお、2
9a、29b、29cは分極処理用回路27a、27
b、27cの電源である。
型チップの圧電/電歪膜型素子を3分割し、各素子群に
対して分極処理を施すようにしたので、絶縁破壊時の上
部電極の分極破裂面積を極めて縮小化することができ
る。
における多数の圧電/電歪膜型素子の分割数としては、
2分割以上であれば特に制限はないが、3分割以上が好
ましく、3〜4分割とすることが、分極破裂面積の縮小
度合いや、分極処理設備の複雑化、コスト面から特に望
ましい。
理用回路に設ける抵抗Rとしては、その値が各素子群の
絶縁抵抗より小さく、かつ短絡時の抵抗より大きくなる
ように設定することが好ましく、この場合、抵抗R値
が、各素子群の絶縁抵抗の1/10から1/100の範
囲の値を有するとともに、短絡時の抵抗の10〜100
倍の範囲の値を有することがさらに望ましい。その理由
は、抵抗Rが絶縁抵抗より大きいと、分極電圧は抵抗R
に大きく掛かり、素子には所定の電圧がかからないので
十分に分極されなかったり、実際の使用時の駆動電圧で
絶縁破壊が生じたりする。また、抵抗Rが短絡時の抵抗
より小さいと、絶縁破壊時に電源電圧より流れる電流に
よって生じる欠陥の抑制効果が小さくなり、各素子群に
分割して分極しても欠陥が小さくならない場合が生じる
からである。
づいて説明する。 (実施例)図2に示す構成の圧電/電歪膜型素子15
で、所定の幅の金(Au)電極からなる上部電極13、
下部電極11を備えた全部で66個の圧電/電歪膜型素
子15を有する圧電/電歪膜型チップ20を用意した。
この圧電/電歪膜型チップ20について、図1に示すよ
うに、66個の圧電/電歪膜型素子15を3分割し、そ
れぞれ22個づつの素子群25a、25b、25cとし
て、各素子群25a、25b、25cに対して、負荷抵
抗R1、R2、R3を備えた分極処理用回路27a、2
7b、27cをセットした。なお、負荷抵抗R1、R
2、R3はそれぞれ5kΩで、電源29a、29b、2
9cにより所定の電圧を印加した。
分極処理を施した。その結果、絶縁破壊時の上部電極1
3の分極破裂面積は極めて小さくなり、分極破裂径は3
0μm以下であった。また、負荷抵抗R1、R2、R3
にそれぞれ200kΩを使用した場合、さらに1MΩを
使用した場合においても、同様の結果であった。
成の圧電/電歪膜型素子15で、所定の幅の金(Au)
電極からなる上部電極13、下部電極11を備えた全部
で66個の圧電/電歪膜型素子15を有する圧電/電歪
膜型チップ20を用意した。この圧電/電歪膜型チップ
20に対して、図3のように、抵抗Rを有する分極処理
用回路22をセットした。電源23により所定の電圧を
印加し、抵抗Rは5kΩを使用した。
ろ、絶縁破壊時の上部電極13の分極破裂面積が大き
く、その分極破裂径は60〜70μmとなった。また、
抵抗Rに200kΩ、1MΩを使用したが、同様の結果
であった。
ば、複数の圧電/電歪膜型素子を2以上の素子群に分割
して分極処理を施したので、絶縁破壊を小さくして、何
ら支障なく使用可能な圧電/電歪膜型素子を作製するこ
とができる。
ある。
である。
る。
13…上部電極、15…圧電/電歪膜型素子、20…圧
電/電歪膜型チップ、22…分極処理用回路、23…電
源、25a、25b、25c…素子群、R1、R2、R
3…負荷抵抗、27a、27b、27c…分極処理用回
路、29a、29b、29c…電源。
Claims (3)
- 【請求項1】 薄肉の振動板と、該振動板の上に下部電
極、圧電/電歪層及び上部電極より構成される圧電/電
歪作動部を設けてなる圧電/電歪膜型素子を複数備えた
圧電/電歪膜型チップを分極処理するにあたり、 該圧電/電歪膜型チップに形成された複数の圧電/電歪
膜型素子を2以上の素子群に分割して、それぞれの素子
群に対して一定方向に揃えて分極処理を施すことを特徴
とする圧電/電歪膜型チップの分極処理方法。 - 【請求項2】 それぞれの素子群に対する分極処理用回
路に抵抗Rを設け、この抵抗Rを、各素子群の絶縁抵抗
より小さく、かつ短絡時の抵抗より大きくなるように設
定した請求項1記載の圧電/電歪膜型チップの分極処理
方法。 - 【請求項3】 抵抗R値が、各素子群の絶縁抵抗の1/
10以下であり、かつ短絡時の抵抗の10倍以上の値を
有する請求項2記載の圧電/電歪膜型チップの分極処理
方法。
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