JPH0831540B2 - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPH0831540B2 JPH0831540B2 JP2168101A JP16810190A JPH0831540B2 JP H0831540 B2 JPH0831540 B2 JP H0831540B2 JP 2168101 A JP2168101 A JP 2168101A JP 16810190 A JP16810190 A JP 16810190A JP H0831540 B2 JPH0831540 B2 JP H0831540B2
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- JP
- Japan
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- insulating layer
- gate electrode
- semiconductor memory
- gate
- memory device
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は、半導体記憶素子に関する。さらに詳しく
は、プログラム用の不揮発性半導体記憶素子に関する。
は、プログラム用の不揮発性半導体記憶素子に関する。
（ロ）従来の技術 従来から、不揮発性半導体記憶素子（ROM）として、
絶縁膜の破壊、非破壊によってプログラミングを行う方
式の素子が、いわゆるOTP（One Time Programable）ROM
として汎用されている（特開昭63−224355号，特開昭63
−306653号及び特開昭64−77957号公報等）。
絶縁膜の破壊、非破壊によってプログラミングを行う方
式の素子が、いわゆるOTP（One Time Programable）ROM
として汎用されている（特開昭63−224355号，特開昭63
−306653号及び特開昭64−77957号公報等）。
かかるOTP−ROMは、典型的には、第４図に示されるよ
うに、１つのFET型トランジスタ素子（Ａ）と１つのキ
ャパシタ（Ｂ）とを組合わせて構成されてなり、とくに
キャパシタ（Ｂ）は、トランジスタ素子（Ａ）のドレイ
ン拡散領域上に形成されており、このキャパシタ（Ｂ）
の絶縁膜の破壊、非破壊によってプログラムを行えるよ
う構成したものである。
うに、１つのFET型トランジスタ素子（Ａ）と１つのキ
ャパシタ（Ｂ）とを組合わせて構成されてなり、とくに
キャパシタ（Ｂ）は、トランジスタ素子（Ａ）のドレイ
ン拡散領域上に形成されており、このキャパシタ（Ｂ）
の絶縁膜の破壊、非破壊によってプログラムを行えるよ
う構成したものである。
（ハ）発明が解決しようとする課題 しかしながら、上記のごとき従来のOTP−ROMにおいて
は、トランジスタ素子（Ａ）とキャパシタ（Ｂ）が並設
して構成されるために、一定面積の素子基板上へ多数の
記憶素子を集積構成する際に、集積度に制限があり、大
容量のROMを実現するに際して一つの大きな障害となっ
ていた。
は、トランジスタ素子（Ａ）とキャパシタ（Ｂ）が並設
して構成されるために、一定面積の素子基板上へ多数の
記憶素子を集積構成する際に、集積度に制限があり、大
容量のROMを実現するに際して一つの大きな障害となっ
ていた。
この発明は、かかる状況下なされたものであり、こと
に、大容量化を容易に実現できるOTP方式の不揮発性半
導体素子を提供しようとするものである。
に、大容量化を容易に実現できるOTP方式の不揮発性半
導体素子を提供しようとするものである。
（ニ）課題を解決するための手段 かくしてこの発明によれば半導体基体内に設けられた
一対の不純物拡散領域間でゲート領域が設定され、この
ゲート領域上に、第１絶縁層を介して第１ゲート電極が
積層されると共にこの第１ゲート電極上に第２絶縁層を
介して第２ゲート電極が積層され、上記不純物拡散領域
の一方と上記第１ゲート電極とが電気的に短絡されてな
る半導体記憶素子が提供される。
一対の不純物拡散領域間でゲート領域が設定され、この
ゲート領域上に、第１絶縁層を介して第１ゲート電極が
積層されると共にこの第１ゲート電極上に第２絶縁層を
介して第２ゲート電極が積層され、上記不純物拡散領域
の一方と上記第１ゲート電極とが電気的に短絡されてな
る半導体記憶素子が提供される。
この発明は、絶縁層を介した２層電極構造のゲート電
極を採用し、この２層電極間の絶縁層（第２絶縁層）
を、プログラム可能に絶縁破壊できるように、不純物拡
散領域の一方と、第１電極との間を電気的に接続させて
一つの記憶素子を構成したものである。
極を採用し、この２層電極間の絶縁層（第２絶縁層）
を、プログラム可能に絶縁破壊できるように、不純物拡
散領域の一方と、第１電極との間を電気的に接続させて
一つの記憶素子を構成したものである。
（ホ）作用 第２ゲート電極と不純物拡散領域との間に過電圧が印
加されると、第１ゲート電極と不純物拡散領域とが短絡
されているため、第１ゲート電極と第２ゲート電極間に
上記過電圧が印加されることとなり、それにより第２絶
縁膜が絶縁破壊を生じる。
加されると、第１ゲート電極と不純物拡散領域とが短絡
されているため、第１ゲート電極と第２ゲート電極間に
上記過電圧が印加されることとなり、それにより第２絶
縁膜が絶縁破壊を生じる。
このような絶縁破壊が生じた素子の第２ゲート電極
に、読み出し電圧が印加されると、この電圧が第１ゲー
ト電極に加わり、その結果ゲート領域のドランジスタ特
性に基づいた電流が他方の不純物拡散領域で検出され
る。
に、読み出し電圧が印加されると、この電圧が第１ゲー
ト電極に加わり、その結果ゲート領域のドランジスタ特
性に基づいた電流が他方の不純物拡散領域で検出され
る。
（ヘ）実施例 第１図に示す１は、この発明の半導体記憶素子の一実
施例を示す構成説明図である。
施例を示す構成説明図である。
図において、半導体記憶素子１は、シリコン半導体基
板２の表層に設けられた一対のn+不純物拡散領域3,4と
その間で設定れさるゲート領域５を備えてなる。このゲ
ート領域５上には、第１絶縁層６を介してポリシリコン
からなる第１ゲート電極７が積層され、この第１ゲート
電極７上には第２絶縁層８を介してポリシリコンからな
る第２ゲート電極９が積層されてなる。そして、半導体
基板２内の一方の拡散領域３の表面の絶縁層は除去され
ており、それにより拡散領域３と第１ゲート電極７とは
電気接続（短絡）されている（接続部10）。なお、11
は、素子分離領域を構成するフィールド酸化膜である。
板２の表層に設けられた一対のn+不純物拡散領域3,4と
その間で設定れさるゲート領域５を備えてなる。このゲ
ート領域５上には、第１絶縁層６を介してポリシリコン
からなる第１ゲート電極７が積層され、この第１ゲート
電極７上には第２絶縁層８を介してポリシリコンからな
る第２ゲート電極９が積層されてなる。そして、半導体
基板２内の一方の拡散領域３の表面の絶縁層は除去され
ており、それにより拡散領域３と第１ゲート電極７とは
電気接続（短絡）されている（接続部10）。なお、11
は、素子分離領域を構成するフィールド酸化膜である。
ここで、上記第１絶縁層６はSiO2膜からなる。一方、
第２絶縁層８はこの素子におけるプログラム用絶縁層と
して機能するものであり、第１絶縁層６よりも絶縁破壊
容易な絶縁性材料で構成するのが適しており、通常SiN
又はSiO2/SiN膜を適用するのが好ましい。
第２絶縁層８はこの素子におけるプログラム用絶縁層と
して機能するものであり、第１絶縁層６よりも絶縁破壊
容易な絶縁性材料で構成するのが適しており、通常SiN
又はSiO2/SiN膜を適用するのが好ましい。
このように構成された半導体記憶素子１は第２図の等
価回路に示すごとく、第２ゲート電極９を見かけ上のゲ
ートとし、他方の拡散領域４をドレインとする二端子素
子である。
価回路に示すごとく、第２ゲート電極９を見かけ上のゲ
ートとし、他方の拡散領域４をドレインとする二端子素
子である。
かかるこの発明の半導体記憶素子を用いたプログラミ
ングの動作について、第３図のモデルを参照して以下説
明する。
ングの動作について、第３図のモデルを参照して以下説
明する。
まず第３図は、半導体記憶素子を複数組合わせて構成
した記憶装置であり、ここで素子A,B,C,Dは各々ゲート
電圧とドレイン電圧の組合わせによって、４種類の印加
バイパスのパターンが与えられている。この組合わせ
と、第２絶縁層８（プログラム用絶縁層）への印加電圧
との関係を表１に示した。
した記憶装置であり、ここで素子A,B,C,Dは各々ゲート
電圧とドレイン電圧の組合わせによって、４種類の印加
バイパスのパターンが与えられている。この組合わせ
と、第２絶縁層８（プログラム用絶縁層）への印加電圧
との関係を表１に示した。
すなわち、上記（Ａ）の組合わせの場合にのみ、プロ
グラム用絶縁層に電圧VPPが印加され、これによりこの
絶縁層が絶縁破壊される。なお、（Ｂ）〜（Ｄ）の組合
わせにおいては、プログラム用絶縁層に電圧が印加され
ないため、絶縁破壊は生じない。
グラム用絶縁層に電圧VPPが印加され、これによりこの
絶縁層が絶縁破壊される。なお、（Ｂ）〜（Ｄ）の組合
わせにおいては、プログラム用絶縁層に電圧が印加され
ないため、絶縁破壊は生じない。
従って、素子（Ａ）においては、その後ゲート電圧印
加により、ゲートＧとドレインＤ間に電流が流れ、その
一方、素子（Ｂ）〜（Ｄ）においては、ゲートＧとドレ
インＤ間に電流は流れない。
加により、ゲートＧとドレインＤ間に電流が流れ、その
一方、素子（Ｂ）〜（Ｄ）においては、ゲートＧとドレ
インＤ間に電流は流れない。
しかして、これらの素子の組合わせによりデータのプ
ログラミングがなされることになり、従来のようなキャ
パシタを付設することなく記憶素子の高集積化が可能と
なる。
ログラミングがなされることになり、従来のようなキャ
パシタを付設することなく記憶素子の高集積化が可能と
なる。
（ト）発明の効果 この発明の半導体記憶素子は従来のごときキャパシタ
素子を設けることなくブログラミングを実現するもので
ある。従って従来に比して素子の高集積化を可能とし、
大容量化を簡便に実現しうるものである。
素子を設けることなくブログラミングを実現するもので
ある。従って従来に比して素子の高集積化を可能とし、
大容量化を簡便に実現しうるものである。
第１図はこの発明の半導体記憶素子の一実施例を示す構
成説明図、第２図は同じく等価回路図、第３図は、同じ
くプログラミングの方法を例示するための構成説明図、
第４図は、従来の半導体記憶素子を例示する等価回路図
である。 １……半導体記憶素子、 ２……シリコン半導体基板、 3,4……n+不純物拡散領域、 ５……ゲート領域、６……第１絶縁層、 ７……第１ゲート電極、８……第２絶縁層、 ９……第２ゲート電極、10……接続部、 11……フィールド酸化膜。
成説明図、第２図は同じく等価回路図、第３図は、同じ
くプログラミングの方法を例示するための構成説明図、
第４図は、従来の半導体記憶素子を例示する等価回路図
である。 １……半導体記憶素子、 ２……シリコン半導体基板、 3,4……n+不純物拡散領域、 ５……ゲート領域、６……第１絶縁層、 ７……第１ゲート電極、８……第２絶縁層、 ９……第２ゲート電極、10……接続部、 11……フィールド酸化膜。
Claims (1)
- 【請求項１】半導体基体内に設けられた一対の不純物拡
散領域間でゲート領域が設定され、このゲート領域上
に、第１絶縁層を介して第１ゲート電極が積層されると
共にこの第１ゲート電極上に第２絶縁層を介して第２ゲ
ート電極が積層され、上記不純物拡散領域の一方と上記
第１ゲート電極とが電気的に接続されてなる半導体記憶
素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168101A JPH0831540B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体記憶素子 |
| US07/711,056 US5172199A (en) | 1990-06-25 | 1991-06-06 | Compact nonvolatile semiconductor memory device using stacked active and passive elements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2168101A JPH0831540B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456271A JPH0456271A (ja) | 1992-02-24 |
| JPH0831540B2 true JPH0831540B2 (ja) | 1996-03-27 |
Family
ID=15861859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168101A Expired - Fee Related JPH0831540B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体記憶素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5172199A (ja) |
| JP (1) | JPH0831540B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3071541B2 (ja) * | 1992-02-19 | 2000-07-31 | ローム株式会社 | 不揮発性メモリ |
| JP3107442B2 (ja) * | 1992-02-19 | 2000-11-06 | ローム株式会社 | 不揮発性メモリ、その使用方法及びその製造方法 |
| US5416343A (en) * | 1992-11-20 | 1995-05-16 | U.S. Philips Corporation | Semiconductor device provided with a number of programmable elements |
| DE4440539C2 (de) * | 1994-11-12 | 1996-09-19 | Itt Ind Gmbh Deutsche | Programmierbarer Halbleiterspeicher |
| DE10141962A1 (de) * | 2001-08-28 | 2003-03-20 | Koninkl Philips Electronics Nv | Nicht-flüchtiger Halbleiterspeicher |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5527681A (en) * | 1978-08-19 | 1980-02-27 | Mitsubishi Electric Corp | Field effect transistor |
| US4881114A (en) * | 1986-05-16 | 1989-11-14 | Actel Corporation | Selectively formable vertical diode circuit element |
| JPH0752775B2 (ja) * | 1988-07-30 | 1995-06-05 | 日本電気株式会社 | 入力保護回路装置 |
-
1990
- 1990-06-25 JP JP2168101A patent/JPH0831540B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-06 US US07/711,056 patent/US5172199A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5172199A (en) | 1992-12-15 |
| JPH0456271A (ja) | 1992-02-24 |
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| JPS6260816B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080327 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090327 Year of fee payment: 13 |
|
| LAPS | Cancellation because of no payment of annual fees |