JP3137091B2 - Manufacturing method of nonvolatile semiconductor memory device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、酸化膜の膜厚を変化させて、書込
及び消去速度並びにメモリセルの信頼性を向上すること
ができる不揮発性半導体記憶装置の製造方法に関する。BACKGROUND OF THE INVENTION The present invention relates to a nonvolatile semiconductor memory device, in particular, by changing the thickness of the oxide film, a non-volatile semiconductor that can improve the reliability of writing and erasing speed and memory cell process for the preparation of the storage equipment.
【０００２】[0002]
【従来の技術】従来、電気的に記憶装置の書き込み及び
消去をすることができる不揮発性半導体記憶装置におい
ては、その書込及び消去速度の向上が要求されており、
酸化膜の膜厚を変化させることにより書込及び消去の速
度を向上させると共に、メモリの信頼性の向上を図った
種々の不揮発性半導体記憶装置が提案されている（特開
平１−２１１９７９号公報、特開平４−３４８０８１号
公報、特開平６−６９５１６号公報、特開平６−２８３
７２１号公報等）。2. Description of the Related Art Conventionally, a nonvolatile semiconductor memory device capable of electrically writing and erasing a storage device has been required to have an improved writing and erasing speed.
Various nonvolatile semiconductor memory devices have been proposed in which the speed of writing and erasing is improved by changing the thickness of the oxide film, and the reliability of the memory is improved (Japanese Patent Application Laid-Open No. 1-211979). JP-A-4-34881, JP-A-6-69516, JP-A-6-283
721, etc.).
【０００３】図１３乃至図１４は、特開平６−２８３７
２１号公報に開示された従来の不揮発性半導体記憶装置
の製造工程を工程順に示す断面図である。図１３（ａ）
に示すように、リソグラフィを用いる既知の方法にて基
板１０１上に素子分離１０２を形成する。図１３（ｂ）
に示すように、トンネル膜１０３となるシリコン酸化膜
を形成する。図１３（ｃ）に示すように、フローティン
グゲート電極１０４となるポリシリコン膜と、コントロ
ールゲート電極−フローティングゲート電極間の容量膜
１０５となるシリコン酸化膜とシリコン窒化膜とシリコ
ン酸化膜を順次成長した膜構造を有するＯＮＯ膜を形成
する。図１３（ｄ）に示すように、リソグラフィによっ
てＯＮＯ膜とポリシリコン膜をパターニングし、リン又
は砒素等のイオンの注入によってソース１０７及びドレ
イン領域１０８を形成する。図１４（ａ）に示すよう
に、ドレイン領域１０８側だけマスク１０６で覆い、ソ
ース領域１０７にイオンを注入することにより、ソース
領域１０７を高耐圧構造にする。図１４（ｂ）に示すよ
うに、レジスト１０６を除去して、拡散層上及びフロー
ティングゲート電極１０４の側面を酸化する。図１４
（ｃ）に示すように、コントロールゲート電極１０９と
なるポリシリコン膜を形成し、コントロールゲート電極
１０９、容量膜１０５、フローティングゲート電極１０
４の順でパターニングすることにより、不揮発性半導体
記憶装置１００が形成される。FIGS. 13 and 14 show Japanese Patent Application Laid-Open No. 6-2837.
21 is a cross-sectional view showing a manufacturing process of the conventional nonvolatile semiconductor memory device disclosed in Japanese Patent Publication No. 21 in order of process. FIG. 13 (a)
As shown in (1), an element isolation 102 is formed on a substrate 101 by a known method using lithography. FIG. 13 (b)
As shown in FIG. 6, a silicon oxide film to be the tunnel film 103 is formed. As shown in FIG. 13C, a polysilicon film serving as a floating gate electrode 104, a silicon oxide film serving as a capacitance film 105 between the control gate electrode and the floating gate electrode, a silicon nitride film, and a silicon oxide film are sequentially grown. An ONO film having a film structure is formed. As shown in FIG. 13D, the ONO film and the polysilicon film are patterned by lithography, and the source 107 and the drain region 108 are formed by ion implantation of phosphorus or arsenic. As shown in FIG. 14A, only the drain region 108 side is covered with the mask 106, and ions are implanted into the source region 107, so that the source region 107 has a high breakdown voltage structure. As shown in FIG. 14B, the resist 106 is removed, and the diffusion layer and the side surface of the floating gate electrode 104 are oxidized. FIG.
As shown in (c), a polysilicon film to be the control gate electrode 109 is formed, and the control gate electrode 109, the capacitor film 105, and the floating gate electrode 10 are formed.
By performing patterning in the order of No. 4, the nonvolatile semiconductor memory device 100 is formed.
【０００４】不揮発性半導体記憶装置１００の構造及び
その製造方法に関し、特に、フローティングゲート電極
１０４とドレイン領域１０８のオーバーラップ領域での
酸化膜を厚くして保持特性を向上させ、書込又は消去す
る場合の高電圧耐性を向上させる。また、ゲート酸化膜
形成後、チャネル部上に窒化膜を設け、狭くしたフロー
ティングゲート電極１０４間を埋めるようにして酸化膜
を厚く成長させ、エッチバックする。これで、フローテ
ィングゲート電極１０４間は厚い酸化膜が残り、ドレイ
ン領域上はフローティングゲート電極１０４側面にサイ
ドウォールが形成されて、その中央部に向かって酸化膜
が薄くなる。この後、窒化膜を除去してポリシリコン膜
を成長させて、パターニングすることでフローティング
ゲート電極１０４、容量膜１０５及びコントロールゲー
ト電極１０９を形成する。[0004] The structure of the nonvolatile semiconductor memory device 100 and the method of manufacturing the nonvolatile semiconductor memory device 100, in particular, improve the retention characteristics by increasing the thickness of the oxide film in the overlapping region between the floating gate electrode 104 and the drain region 108, and perform writing or erasing. To improve the high voltage endurance. After the gate oxide film is formed, a nitride film is provided on the channel portion, and the oxide film is grown thick so as to fill the narrowed floating gate electrodes 104, and is etched back. As a result, a thick oxide film remains between the floating gate electrodes 104, a sidewall is formed on the side surface of the floating gate electrode 104 on the drain region, and the oxide film becomes thinner toward the center. Thereafter, the nitride film is removed, a polysilicon film is grown, and patterning is performed to form the floating gate electrode 104, the capacitor film 105, and the control gate electrode 109.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置では、フローティングゲート電
極とドレイン領域の間のトンネル膜に掛かる電圧を十分
高くできないため、書込速度が遅いという問題点があっ
た。However, the conventional nonvolatile semiconductor memory device has a problem that the writing speed is slow because the voltage applied to the tunnel film between the floating gate electrode and the drain region cannot be sufficiently increased. Was.
【０００６】また、ドレイン領域端部でフローティング
ゲート電極とドレイン領域がオーバーラップしているた
め、バンド間トンネル起因のホールによるメモリセルの
劣化が起きやすいために、メモリセルの信頼性が低いと
いう問題点があった。Further, since the floating gate electrode and the drain region overlap at the edge of the drain region, the memory cell is likely to be degraded due to holes caused by an interband tunnel, so that the reliability of the memory cell is low. There was a point.
【０００７】本発明は、かかる問題点に鑑みてなされた
ものであって、書込速度を速くすることができると共
に、メモリセルの信頼性を向上することができる不揮発
性半導体装置の製造方法を提供することを目的とする。[0007] The present invention, which has been made in view of such problems, it is possible to increase the writing speed, non-volatile semiconductor equipment manufacturing method which can improve the reliability of the memory cell The purpose is to provide.
【０００８】[0008]
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板上に選択的に素子分離絶縁膜
を形成する工程と、半導体基板及び素子分離絶縁膜上に
窒化膜を形成し、前記窒化膜をチャネルとなる領域上と
素子分離絶縁膜上に残存するようにパターニングする工
程と、前記窒化膜をマスクとしてイオン注入することに
より半導体基板表面にソース及びドレイン領域を形成す
る工程と、前記窒化膜の側面にサイドウォールを形成す
る工程と、前記窒化膜を除去し、前記チャネル上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜より薄い
トンネル絶縁膜を前記ドレイン領域に形成する工程と、
を有することを特徴とする。A semiconductor device according to the present invention.
The method of manufacturing includes the steps of selectively forming an element isolation insulating film on a semiconductor substrate, nitride film is formed on the semiconductor substrate and the isolation insulating film, region on the element isolation insulating made of the nitride film and the channel Patterning so as to remain on the film, forming source and drain regions on the surface of the semiconductor substrate by ion implantation using the nitride film as a mask, and forming sidewalls on side surfaces of the nitride film. Removing the nitride film and forming a gate insulating film on the channel; and forming a tunnel insulating film thinner than the gate insulating film in the drain region.
It is characterized by having.
【０００９】[0009]
【００１０】[0010]
【００１１】[0011]
【００１２】本発明においては、前記トンネル絶縁膜を
形成する工程の後に、ゲート用ポリシリコン膜を形成す
る工程と、層間絶縁膜を形成する工程と、上部ポリシリ
コン膜を形成する工程と、上部ポリシリコン膜に凹部を
設け、この凹部の内壁にサイドウォールを形成する工程
と、前記上部ポリシリコン膜をマスクに層間絶縁膜をエ
ッチングする工程と、前記層間絶縁層をマスクにゲート
用ポリシリコン膜をエッチングすると共に、上部ポリシ
リコン膜をエッチングする工程とを有することが好まし
い。In the present invention, after the as engineering of forming the tunnel insulating film, forming a gate polysilicon film, forming an interlayer insulating film, forming an upper polysilicon layer, Forming a recess in the upper polysilicon film, forming a sidewall on the inner wall of the recess, etching the interlayer insulating film using the upper polysilicon film as a mask, and forming a gate polysilicon using the interlayer insulating layer as a mask. Etching the film and etching the upper polysilicon film.
【００１３】また、本発明によれば、前記ドレイン領域
を形成する工程は、前記トンネル絶縁膜に整合する位置
に第１のドレイン領域を形成し、この第１のドレイン領
域とドーズ量が異なり前記第１のドレイン領域を取り囲
むように第２のドレイン領域を形成する工程とすること
もできる。According to the invention, in the step of forming the drain region, a first drain region is formed at a position matching the tunnel insulating film, and the first drain region has a different dose from the first drain region. A step of forming a second drain region so as to surround the first drain region may be performed.
【００１４】更に、本発明によれば、前記窒化膜がチャ
ネルとなる領域上と素子分離絶縁膜上に残るようにパタ
ーニングする工程は、前記素子分離膜上に形成される窒
化膜と前記素子形成領域に形成される窒化膜との間隔を
前記素子形成領域に形成される窒化膜の同士の間隔より
も狭く形成される工程としてもよい。Further, according to the present invention, the step of patterning the nitride film so as to remain on a region to be a channel and on an element isolation insulating film includes the step of forming a nitride film formed on the element isolation film and the element formation film. A step may be formed in which the distance between the nitride films formed in the region is smaller than the distance between the nitride films formed in the element formation region.
【００１５】本発明においては、前記ドレイン領域の一
部と前記フローティングゲート電極との間に形成され前
記ゲート絶縁膜より薄いトンネル絶縁膜とを形成し、前
記ドレイン領域の他の領域と前記フローティングゲート
電極との間には、前記トンネル絶縁膜より厚い絶縁膜を
形成することにより、書込消去の速度を速くすることが
できる。In the present invention, a tunnel insulating film formed between a part of the drain region and the floating gate electrode and thinner than the gate insulating film is formed, and another region of the drain region and the floating gate are formed. By forming an insulating film thicker than the tunnel insulating film between the electrodes, the writing / erasing speed can be increased.
【００１６】また、本発明においては、前記ドレイン領
域の他の領域と前記フローティングゲート電極との間に
は、前記トンネル絶縁膜より厚い絶縁膜を形成すること
により、フローティングゲート電極とドレイン領域とに
オーバーラップする領域が空乏層から離れ、バンド間ト
ンネル電流が発生しにくくなるため、信頼性が向上する
と共に、メモリセルの寿命を長くすることができる。Further, in the present invention, an insulating film thicker than the tunnel insulating film is formed between the other region of the drain region and the floating gate electrode, so that the floating gate electrode and the drain region are separated from each other. Since the overlapping region is separated from the depletion layer and an inter-band tunnel current is less likely to be generated, the reliability is improved and the life of the memory cell can be extended.
【００１７】[0017]
【発明の実施の形態】以下、本発明の実施例に係る不揮
発性半導体記憶装置について、添付の図面を参照して具
体的に説明する。図１は、本発明の第１実施例に係る不
揮発性半導体記憶装置のメモリセルを示す断面図であ
る。図２は、本発明に係る第１実施例の不揮発性半導体
記憶装置の模式図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a nonvolatile semiconductor memory device according to an embodiment of the present invention will be specifically described with reference to the accompanying drawings. FIG. 1 is a sectional view showing a memory cell of a nonvolatile semiconductor memory device according to a first embodiment of the present invention. FIG. 2 is a schematic view of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
【００１８】図１に示すように、本実施例のメモリセル
１０は、半導体基板２と、この半導体基板２上に選択的
に素子分離絶縁膜３が形成されている。この素子分離絶
縁膜３により区画された素子形成領域の半導体基板２表
面にソース領域４及びドレイン領域５が形成されてい
る。更に、半導体基板２上に形成されたフローティング
ゲート電極２４と、ソース領域４とドレイン領域５との
間のチャネル領域２３とフローティングゲート電極２４
との間に設けられたゲート絶縁膜１４及びチャネルゲー
ト電極１４ａと、ドレイン領域５の一部とフローティン
グゲート電極２４との間に形成されゲート絶縁膜１４よ
り薄いトンネル絶縁膜１５が形成されている。更に、フ
ローティングゲート電極２４はＯＮＯ膜２２で絶縁さ
れ、その上にコントロールゲート電極６が形成されてい
る。As shown in FIG. 1, a memory cell 10 of the present embodiment has a semiconductor substrate 2 and an element isolation insulating film 3 selectively formed on the semiconductor substrate 2. A source region 4 and a drain region 5 are formed on the surface of the semiconductor substrate 2 in an element formation region partitioned by the element isolation insulating film 3. Further, the floating gate electrode 24 formed on the semiconductor substrate 2, the channel region 23 between the source region 4 and the drain region 5, and the floating gate electrode 24
, And a tunnel insulating film 15 formed between a part of the drain region 5 and the floating gate electrode 24 and thinner than the gate insulating film 14. . Further, the floating gate electrode 24 is insulated by the ONO film 22, and the control gate electrode 6 is formed thereon.
【００１９】また、図２に示すように、本実施例に係る
メモリセル１０は、不揮発性半導体記憶装置１に設けら
れる。例えば、１６乃至１２８個からなる複数のメモリ
セル１０が不揮発性半導体装置１にソースコンタクト８
及びビットコンタクト９とを介してコントロールゲート
電極又はセレクトゲートに接続されている。また、メモ
リセル１０は副ビット線と副ソース線を共有し、副ビッ
ト線はセレクトトランジスタを介して主ビット線に接続
されている。副ソース線はセレクトトランジスタを介さ
ず主ソース線に接続されている。副ソース線を中心に副
ビット線が両側に位置し、それぞれの副ビット線に接続
されたメモリセルが中心の副ソース線を共有することに
よって面積を小さくしている。As shown in FIG. 2, the memory cell 10 according to the present embodiment is provided in the nonvolatile semiconductor memory device 1. For example, a plurality of memory cells 10 of 16 to 128 are connected to the nonvolatile semiconductor device 1 by the source contact 8.
And a bit contact 9 and a control gate electrode or a select gate. The memory cell 10 shares a sub-bit line and a sub-source line, and the sub-bit line is connected to the main bit line via a select transistor. The sub-source line is connected to the main source line without passing through the select transistor. The sub-bit lines are located on both sides of the sub-source line, and the memory cells connected to each sub-bit line share the central sub-source line to reduce the area.
【００２０】上述の構成にすることにより、ドレイン領
域５上の中心部分だけがトンネル絶縁膜１５として薄い
シリコン酸化膜を形成し、その他のドレイン領域５は、
トンネル絶縁膜１５よりも厚いシリコン酸化膜で覆われ
る構成にすることができる。ドレイン領域５の中心部分
のトンネル絶縁膜１５は、薄いために高い電圧を掛ける
ことができるために、メモリセル１０への書込消去の速
度を速くすることができる。With the above configuration, only the central portion on the drain region 5 forms a thin silicon oxide film as the tunnel insulating film 15, and the other drain regions 5
A configuration in which the tunnel insulating film 15 is covered with a silicon oxide film thicker than the tunnel insulating film 15 can be employed. Since the tunnel insulating film 15 at the center of the drain region 5 is thin and can be applied with a high voltage, the speed of writing / erasing to the memory cell 10 can be increased.
【００２１】次に、本発明に係る実施例の不揮発性半導
体記憶装置の製造方法について説明する。図３乃至図１
１は本発明に係る実施例の不揮発性半導体記憶装置の製
造方法を工程順に示す断面図である。Next, a method of manufacturing a nonvolatile semiconductor memory device according to an embodiment of the present invention will be described. 3 to 1
1 is a cross-sectional view showing a method for manufacturing a nonvolatile semiconductor memory device according to an embodiment of the present invention in the order of steps.
【００２２】図３に示すように、半導体基板２上に既知
の方法で素子分離絶縁膜３を形成した後、素子分離絶縁
膜３により区画された素子形成領域に、絶縁膜１１とし
て例えば、膜厚が１５０乃至２５０Åのシリコン酸化膜
を成膜する。この絶縁膜１１の上に、窒化膜１２とし
て、例えば、膜厚が１０００乃至３０００Åのシリコン
窒化膜を成膜する。As shown in FIG. 3, after an element isolation insulating film 3 is formed on a semiconductor substrate 2 by a known method, an insulating film 11 is formed in an element forming region partitioned by the element isolation insulating film 3 as an insulating film 11, for example. A silicon oxide film having a thickness of 150 to 250 ° is formed. On this insulating film 11, a silicon nitride film having a thickness of, for example, 1000 to 3000 ° is formed as the nitride film 12.
【００２３】図４に示すように、次に、窒化膜１２の上
に所定の形状のレジストマスク１３を形成する。このレ
ジストマスク１３を使用して、後にチャネル２３となる
領域の上と、素子分離絶縁膜３の上に残るように窒化膜
１２をパターニングした後に、レジストマスク１３を除
去する。そして、ソース領域４及びドレイン領域５とな
る領域にリン又は砒素等のイオンを注入することにより
ソース領域４及びドレイン領域５を形成する。この場
合、チャネル２３上のシリコン窒化膜１２である第１窒
化膜１２ａの間隔は、素子分離絶縁膜３上の第２窒化膜
１２ｂとチャネル２３上の第１窒化膜１２ａの間隔より
も狭くなるように形成することが好ましい。具体的に
は、チャネル２３上の第１窒化膜１２ａの間隔を例え
ば、０．３μｍにし、チャネル２３上の第１窒化膜１２
ａと素子分離酸化３膜上の第２窒化膜１２ｂとの間隔は
例えば、０．４μｍとする。Next, as shown in FIG. 4, a resist mask 13 having a predetermined shape is formed on the nitride film 12. Using this resist mask 13, after patterning the nitride film 12 so as to remain on a region which will later become the channel 23 and on the element isolation insulating film 3, the resist mask 13 is removed. Then, the source region 4 and the drain region 5 are formed by implanting ions such as phosphorus or arsenic into the regions to be the source region 4 and the drain region 5. In this case, the distance between the first nitride film 12a as the silicon nitride film 12 on the channel 23 is smaller than the distance between the second nitride film 12b on the element isolation insulating film 3 and the first nitride film 12a on the channel 23. It is preferable to form it as follows. Specifically, the interval between the first nitride films 12 a on the channel 23 is set to, for example, 0.3 μm, and the first nitride film 12
The distance between a and the second nitride film 12b on the element isolation oxide 3 film is, for example, 0.4 μm.
【００２４】次に、図５に示すように、レジスト１３を
除去した後、例えば、膜厚が１０００乃至２０００Åの
ゲート絶縁膜１４をＣＶＤ法によって成長させてエッチ
バックをする。これにより、第１及び第２窒化膜１２
ａ、１２ｂの周囲にはシリコン酸化膜からなるサイドウ
ォールが形成される。この場合、ソース領域４上には厚
いゲート絶縁膜１４が残り、ドレイン領域５上は中心部
分だけゲート絶縁膜１４が除去され、他のドレイン領域
５は厚いゲート絶縁膜１４に覆われた状態になる。即
ち、ドレイン領域５は、シリコン酸化膜の厚く形成され
た領域と薄いシリコン酸化膜が形成される領域とに別れ
る。Next, as shown in FIG. 5, after removing the resist 13, a gate insulating film 14 having a thickness of, for example, 1000 to 2000 ° is grown by CVD and etched back. Thereby, the first and second nitride films 12 are formed.
Sidewalls made of a silicon oxide film are formed around a and 12b. In this case, the thick gate insulating film 14 remains on the source region 4, the gate insulating film 14 is removed only on the central portion on the drain region 5, and the other drain region 5 is covered with the thick gate insulating film 14. Become. That is, the drain region 5 is divided into a region where the silicon oxide film is formed thick and a region where the thin silicon oxide film is formed.
【００２５】次に、図６に示すように、例えば、１００
Å程度の熱酸化を行い、第１及び第２窒化膜１２ａ、１
２ｂ並びにチャネル２３上に形成されたゲート絶縁膜１
４の一部を除去した後に、全面を酸化する。そして、レ
ジストマスク（図示せず）によってドレイン領域５の中
心付近の酸化膜を除去し、レジストマスクを剥離した後
に再度酸化することによりトンネル酸化膜１５が形成さ
れる。この場合には、最初の酸化と２回目の酸化を併せ
てチャネル２３上には例えば、膜厚が１５０乃至３００
Åのチャネルゲート絶縁膜１４ａが形成され、２回目の
酸化によりドレイン領域５の中心付近にトンネル絶縁膜
１５として、例えば、膜厚が８０乃至１２０Åのシリコ
ン酸化膜が形成される。また、ドレイン領域５の中心付
近のシリコン酸化膜は予め薄く形成されているために、
チャネル２３領域のみ覆うようにして、エッチング時間
を調整することにより、容易にドレイン領域５の中心付
近のみをエッチングすることができる。Next, as shown in FIG.
熱 thermal oxidation is performed to form the first and second nitride films 12a, 12a,
2b and the gate insulating film 1 formed on the channel 23
After removing a part of 4, the entire surface is oxidized. Then, an oxide film near the center of the drain region 5 is removed by a resist mask (not shown), and the tunnel oxide film 15 is formed by removing the resist mask and oxidizing again. In this case, the first oxidation and the second oxidation are combined and the thickness of the channel 23 is, for example, 150 to 300.
A channel gate insulating film 14a of Å is formed, and a silicon oxide film having a thickness of, for example, 80 to 120 ° is formed as a tunnel insulating film 15 near the center of the drain region 5 by the second oxidation. Further, since the silicon oxide film near the center of the drain region 5 is formed thin in advance,
By adjusting the etching time so as to cover only the channel 23 region, only the vicinity of the center of the drain region 5 can be easily etched.
【００２６】次に、図７に示すように、例えば、膜厚が
１０００乃至２０００Åのゲート用ポリシリコン膜１６
を成膜し、その上に、シリコン酸化膜からなる例えば、
膜厚が１００乃至３００Åの層間絶縁膜１７及び例え
ば、膜厚が１０００Å以上の上部ポリシリコン膜１８を
成膜する。図８に示すように、次にレジストマスク（図
示せず）により、上部ポリシリコン膜１８をエッチング
して凹部１９が設けられる。図９に示すように、次に、
再度ポリシリコン膜を成長させてエッチバックすること
により、凹部１９の内壁にポリシリコン膜からなるサイ
ドウォール２０を形成する。Next, as shown in FIG. 7, for example, a gate polysilicon film 16 having a thickness of 1000 to 2000 .ANG.
Is formed, and a silicon oxide film is formed thereon, for example,
An interlayer insulating film 17 having a thickness of 100 to 300 Å and an upper polysilicon film 18 having a thickness of 1000 Å or more are formed. As shown in FIG. 8, the upper polysilicon film 18 is etched using a resist mask (not shown) to form a concave portion 19. Next, as shown in FIG.
By growing the polysilicon film again and performing etch back, a sidewall 20 made of the polysilicon film is formed on the inner wall of the concave portion 19.
【００２７】次に、図１０に示すように、上部ポリシリ
コン膜１８をマスクに層間絶縁膜１７をエッチングす
る。次に上部ポリシリコン膜１８とゲート用ポリシリコ
ン膜１６を同時にエッチングして、ゲート絶縁膜１４ま
で達するホール２１が設けられる。Next, as shown in FIG. 10, the interlayer insulating film 17 is etched using the upper polysilicon film 18 as a mask. Next, the upper polysilicon film 18 and the gate polysilicon film 16 are simultaneously etched to form a hole 21 reaching the gate insulating film 14.
【００２８】図１１に示すように、次にゲート用ポリシ
リコン膜１６上の酸化膜を除去した後、ＳｉＯ2膜、Ｓ
ｉ3Ｎ2膜及びＳｉＯ2膜からなるＯＮＯ膜２２を形成す
る。これにより、ＯＮＯ膜２２に囲まれた領域は、フロ
ーティングゲート電極２４となる。As shown in FIG. 11, after removing the oxide film on the gate polysilicon film 16, the SiO 2 film and the S
An ONO film 22 made of an i 3 N 2 film and a SiO 2 film is formed. Thus, the region surrounded by the ONO film 22 becomes the floating gate electrode 24.
【００２９】次に、コントロールゲート電極６として、
ポリシリコン膜をホール２１が埋まるように成長させた
後、ゲート用ポリシリコン膜１６、ＯＮＯ膜２２、上部
ポリシリコン膜１８を同時にエッチングすることによ
り、図１に示すメモリセル１０が形成される。なお、コ
ントロールゲート電極６の低抵抗化のために、ポリシリ
コン膜を成長した後に、シリサイドを形成しても良く、
具体的にはタングステンシリサイド等である。Next, as the control gate electrode 6,
After the polysilicon film is grown so as to fill the holes 21, the gate polysilicon film 16, the ONO film 22, and the upper polysilicon film 18 are simultaneously etched to form the memory cell 10 shown in FIG. In order to reduce the resistance of the control gate electrode 6, silicide may be formed after growing a polysilicon film.
Specifically, tungsten silicide or the like is used.
【００３０】これにより、予め素子分離絶縁膜３上の第
１窒化膜１２ａの間隔は、第２窒化膜１２ｂとチャネル
２３上の第１窒化膜１２ａの間隔よりも狭くなるように
形成し、ゲート絶縁膜１４の一部であるチャネル２３上
のチャネルゲート絶縁膜１５よりもドレイン領域５上の
中心部分だけをトンネル絶縁膜１５として薄いシリコン
酸化膜を形成し、その他のドレイン領域５は、トンネル
絶縁膜１５よりも厚いシリコン酸化膜で覆われる構成に
することができる。従って、ドレイン領域５の中心部分
のトンネル絶縁膜１５は、薄いために高い電圧を掛ける
ことができるために、メモリセル１０への書込消去の速
度を速くすることができる。As a result, the gap between the first nitride film 12a on the element isolation insulating film 3 is formed so as to be smaller than the gap between the second nitride film 12b and the first nitride film 12a on the channel 23 in advance. A thin silicon oxide film is formed as a tunnel insulating film 15 only on a central portion of the drain region 5 above a channel gate insulating film 15 on a channel 23 which is a part of the insulating film 14, and the other drain region 5 is formed of a tunnel insulating film. A structure in which the silicon oxide film is thicker than the film 15 can be adopted. Therefore, the tunnel insulating film 15 at the center of the drain region 5 can be applied with a high voltage because it is thin, so that the speed of writing / erasing to the memory cell 10 can be increased.
【００３１】次に、上述の製造工程により製造されたメ
モリセルの書込動作について説明する。コントロールゲ
ート電極６に例えば、−９Ｖの負電圧、ドレイン領域５
に例えば、４Ｖの正電圧を掛けることにより、ファウラ
ー・ノルドハイム（以下、ＦＮという。）トンネル電流
を発生させて、フローティングゲート電極２４からドレ
イン領域５へ電子を引き抜くことを書込とする。また、
コントロールゲート電極６に例えば、１２Ｖの正電圧、
ドレイン領域５をグランドとすることにより、ＦＮトン
ネル電流を発生させてドレイン領域５側からフローティ
ングゲート電極２４に電子を注入することを消去とす
る。Next, a write operation of the memory cell manufactured by the above-described manufacturing process will be described. For example, a negative voltage of -9 V, a drain region 5
For example, applying a positive voltage of, for example, 4 V to generate a Fowler-Nordheim (hereinafter, referred to as FN) tunnel current and extracting electrons from the floating gate electrode 24 to the drain region 5 is writing. Also,
For example, a positive voltage of 12 V is applied to the control gate electrode 6,
Injecting electrons into the floating gate electrode 24 from the drain region 5 side by generating an FN tunnel current by setting the drain region 5 to ground is defined as erasing.
【００３２】書込時に、非選択セルにはドレインディス
ターブ又はゲートディスターブが掛かるが、ワード線を
共有する複数のメモリセルを同時に書き込むことによ
り、ゲートディスターブが掛かる時間を短くしている。
これは同時メモリセル１bit当たりの書込速度の向上に
もつながっている。ドレインディスターブについては、
複数のメモリセル毎に選択トランジスタを形成して、主
ビット線と副ビット線に分け、書込する場合に副ビット
線も同時に選択することにより、ドレインディスターブ
の掛かる時間を短くしている。At the time of writing, drain disturb or gate disturb is applied to the non-selected cells. By simultaneously writing a plurality of memory cells sharing a word line, the time required for the gate disturb is shortened.
This leads to an improvement in the writing speed per 1-bit simultaneous memory cell. For drain disturb,
A selection transistor is formed for each of a plurality of memory cells, divided into a main bit line and a sub-bit line, and a sub-bit line is simultaneously selected when writing, thereby shortening the time required for drain disturb.
【００３３】データの読み出しはコントロールゲート電
極６に例えば、３Ｖの正電圧、ドレイン領域５に例え
ば、１Ｖの正電圧を掛け、チャネル２３領域に電流が流
れるかどうかでデータの０又は１を判定する。For data reading, a positive voltage of, for example, 3 V is applied to the control gate electrode 6 and a positive voltage of, for example, 1 V is applied to the drain region 5, and 0 or 1 of data is determined based on whether a current flows in the channel 23 region. .
【００３４】また、本実施例によれば、抵抗を下げるた
めにシリサイドを形成したが、このシリサイドはタング
ステンシリサイドに限定されるものではなく、コバルト
シリサイド、チタンシリサイド又はニッケルシリサイド
等としてもよい。Further, according to the present embodiment, silicide is formed to reduce the resistance. However, this silicide is not limited to tungsten silicide, but may be cobalt silicide, titanium silicide, nickel silicide or the like.
【００３５】更に、本実施例によれば、予め素子分離絶
縁膜３上の第２窒化膜１２ｂとチャネル２３上の第１窒
化膜１２ａとの間隔と、チャネル２３上の窒化膜１２ａ
間の間隔を調整しているために、ドレイン領域５の中心
部分だけがゲート絶縁膜１４に覆われることがなく、残
りの中心部分以外のドレイン領域５がトンネル絶縁膜と
比較して膜厚が厚いゲート絶縁膜１４に覆われる構造と
することもできる。Further, according to the present embodiment, the distance between the second nitride film 12b on the element isolation insulating film 3 and the first nitride film 12a on the channel 23 and the nitride film 12a on the channel 23 are determined in advance.
Since the distance between the drain regions 5 is adjusted, only the central portion of the drain region 5 is not covered with the gate insulating film 14, and the thickness of the drain region 5 other than the remaining central portion is smaller than that of the tunnel insulating film. A structure covered with the thick gate insulating film 14 can also be adopted.
【００３６】次に、本発明の第２実施例について説明す
る。図１２は、本発明に係る第２実施例の不揮発性半導
体記憶装置のメモリセルを示す断面図である。なお、本
発明の第１実施例を示す図１乃至図１１と同一構成に
は、同一符号を付してその詳細な説明は省略する。Next, a second embodiment of the present invention will be described. FIG. 12 is a sectional view showing a memory cell of the nonvolatile semiconductor memory device according to the second embodiment of the present invention. The same components as those in FIGS. 1 to 11 showing the first embodiment of the present invention are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００３７】本実施例に係る不揮発性半導体記憶装置１
に設けられるメモリセルアレイ１０は、第１実施例と比
較して、ドレイン領域５の構造が異なる点が相違してい
るだけで、他の構成は同一である。本実施例において
は、ドレイン領域５は、第１のドレイン領域５ａと第２
のドレイン領域５ｂとからなる二重構造になっている。
第１のドレイン領域５ａは、トンネル絶縁膜に整合する
位置に形成され、第２のドレイン領域５ｂは、第１のド
レイン領域を取り囲むように形成されている。第１のド
レインと第２のドレイン領域では、ドーズ量が異なり第
１のドレイン領域５ｂの方が第２のドレイン領域５ａよ
りもドーズ量が多い。The nonvolatile semiconductor memory device 1 according to this embodiment
Is different from the first embodiment only in that the structure of the drain region 5 is different, and the other configuration is the same. In this embodiment, the drain region 5 is composed of the first drain region 5a and the second drain region 5a.
And a drain region 5b.
The first drain region 5a is formed at a position matching the tunnel insulating film, and the second drain region 5b is formed so as to surround the first drain region. The first drain region and the second drain region have different doses, and the first drain region 5b has a larger dose than the second drain region 5a.
【００３８】次に、第２実施例に係る不揮発性記憶装置
１の製造方法について説明する。図３乃至図５に示すよ
うに、トンネル絶縁膜１５を形成する工程までは第１実
施例と同じである。その後、ゲート絶縁膜１４を除去し
て再度酸化し、レジストマスク（図示せず）によって、
ドレイン領域５側のゲート絶縁膜１４が薄い領域のゲー
ト絶縁膜１４をエッチングする前に、ドレイン領域５へ
高ドーズかつ低エネルギーの砒素注入を行うことによっ
て形成する。この場合には、第１実施例で注入した砒素
よりも、内側に分布するように砒素の注入エネルギーを
低くし、注入量は多くする。これにより、ドーズ量の異
なる２重構造のドレイン領域５を得ることができる。ド
レイン領域５形成後のメモリセル１０の製造方法は、第
１実施例と同じである。Next, a method of manufacturing the nonvolatile memory device 1 according to the second embodiment will be described. As shown in FIGS. 3 to 5, the process up to the step of forming the tunnel insulating film 15 is the same as that of the first embodiment. Thereafter, the gate insulating film 14 is removed and oxidized again, and a resist mask (not shown) is used.
The gate insulating film 14 on the drain region 5 side is formed by implanting arsenic at a high dose and low energy into the drain region 5 before etching the gate insulating film 14 in the thin region. In this case, the arsenic implantation energy is reduced so that the arsenic is distributed inward from the arsenic implanted in the first embodiment, and the implantation amount is increased. Thereby, the drain regions 5 having a double structure with different doses can be obtained. The method of manufacturing the memory cell 10 after the formation of the drain region 5 is the same as that of the first embodiment.
【００３９】本実施例においては、ドレイン領域５をド
ーズ量の異なる二重構造とし、トンネル絶縁膜の下に高
濃度ドーズ領域を形成することにより、フローティング
ゲート電極２４とドレイン領域５とのオーバーラップの
部分の不純物濃度を、ドレイン領域５耐圧を気にせず高
くすることができる。よって、空乏層の発生を抑えて、
トンネル絶縁膜１５に効率よく電圧を掛けることができ
るために書込速度を上げることができる。In this embodiment, the drain region 5 has a double structure with different doses, and a high-concentration dose region is formed under the tunnel insulating film, so that the floating gate electrode 24 and the drain region 5 overlap. Can be increased without concern for the drain region 5 breakdown voltage. Therefore, by suppressing the generation of a depletion layer,
Since a voltage can be efficiently applied to the tunnel insulating film 15, the writing speed can be increased.
【００４０】[0040]
【実施例】以下、本発明の実施例に係る不揮発性半導体
記憶装置を製造し、そのトンネル絶縁膜に掛かる電圧を
計算した結果について、その比較例による結果と比較し
て具体的に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a result of calculating a voltage applied to a tunnel insulating film of a non-volatile semiconductor memory device according to an embodiment of the present invention will be specifically described in comparison with a result of a comparative example.
【００４１】本実施例において、ＦＮトンネル電流を使
用して書込を行う場合の書込速度は、ＦＮトンネル電流
を流すシリコン酸化膜（トンネル絶縁膜）に掛かる電界
の強さによって決まる。その電界の強さはフローティン
グゲート電極とコントロールゲート電極、ドレイン領
域、ソース領域及びチャネルの容量結合の強さによって
決まる。In this embodiment, the writing speed when writing is performed using the FN tunnel current is determined by the strength of the electric field applied to the silicon oxide film (tunnel insulating film) through which the FN tunnel current flows. The strength of the electric field is determined by the strength of capacitive coupling between the floating gate electrode and the control gate electrode, the drain region, the source region, and the channel.
【００４２】コントロールゲート電極−フローティング
ゲート電極間容量をＣfc、ドレイン領域−フローティン
グゲート電極間容量をＣfd、ソース領域−フローティン
グゲート電極間容量をＣfs、チャネル−フローティング
ゲート電極間容量をＣfsubとし、フローティングゲート
電極の電位をＶfg、コントロールゲート電極の電位をＶ
cg、ドレイン領域の電位をＶd、ソース領域の電位をＶ
s、チャネルの電位をＶsubとすると、Ｑ（フローティン
グゲート電極中の電荷量）は、下記の数式１を満たす。The capacitance between the control gate electrode and the floating gate electrode is Cfc, the capacitance between the drain region and the floating gate electrode is Cfd, the capacitance between the source region and the floating gate electrode is Cfs, and the capacitance between the channel and the floating gate electrode is Cfsub. The potential of the electrode is Vfg, and the potential of the control gate electrode is V
cg, the potential of the drain region is Vd, and the potential of the source region is Vd.
Assuming that s and the potential of the channel are Vsub, Q (the amount of charge in the floating gate electrode) satisfies Equation 1 below.
【００４３】[0043]
【数１】Ｃfd（Ｖfg−Ｖd）＋Ｃfc（Ｖfg−Ｖcg）＋Ｃf
s（Ｖfg−Ｖs）＋Ｃfsub（Ｖfg−Ｖsub）＝Ｑ ここで、書込を行う場合は、ソース領域とチャネルの電
位は０にするので、数式１は、下記に示す数式２に書き
換えることができる。## EQU1 ## Cfd (Vfg-Vd) + Cfc (Vfg-Vcg) + Cf
s (Vfg-Vs) + Cfsub (Vfg-Vsub) = Q Here, when writing is performed, the potentials of the source region and the channel are set to 0. Therefore, Expression 1 can be rewritten as Expression 2 below. .
【００４４】[0044]
【数１】 Ｖfg＝（ＣfdＶd＋ＣfcＶcg＋Ｑ）／Ｃtot Ｃtot＝Ｃfd＋Ｃfc＋Ｃfs＋Ｃfsub 次に、本発明に係る不揮発性半導体記憶装置と従来の不
揮発性半導体記憶装置の比較を行うために、トンネル絶
縁膜に掛かる電圧を計算する。本発明に係る不揮発性半
導体記憶装置において、チャネル長を０．２５μｍ、ド
レイン領域幅を０．３５μｍ、トンネル領域長さを０．
０５μｍ、ソース領域上のフローティングゲート電極の
高さを０．１５μｍ、素子分離絶縁膜上のフローティン
グゲート電極の高さを０．２５μｍ、トンネルゲート酸
化膜の厚さを８０Å、チャネル部分の膜厚を２００Å、
ＯＮＯ膜のシリコン酸化膜換算膜厚を１２０Åとし、簡
単のためソース領域とチャネルを一つにまとめ、Ｑ＝０
の場合を考えると、下記数式３のように示される。Vfg = (CfdVd + CfcVcg + Q) / Ctot Ctot = Cfd + Cfc + Cfs + Cfsub Next, in order to compare the nonvolatile semiconductor memory device according to the present invention with the conventional nonvolatile semiconductor memory device, the voltage applied to the tunnel insulating film is calculated. . In the nonvolatile semiconductor memory device according to the present invention, the channel length is 0.25 μm, the drain region width is 0.35 μm, and the tunnel region length is 0.2 μm.
05Myuemu, 0.15 [mu] m height of the floating gate electrode on the source region, 0.25 micron height of the floating gate electrode on the element isolation insulating film m, 80 Å thickness of the tunnel gate oxide film, the film thickness of the channel portion To 200Å
The silicon oxide equivalent film thickness of the ONO film is set to 120 °, the source region and the channel are combined into one for simplicity, and Q = 0
Considering the case of (3), it is expressed as in the following Expression 3.
【００４５】[0045]
【数３】 Ｖfg＝（0.05／0.008×Ｖd＋1.2/0.012×Ｖcg）／（1.2／0.012＋0.05／0.008＋ 0.25／0.02） ＝（Ｖd＋16Ｖcg）／19 ここで、コントロールゲート電極に掛かる電圧を−８
Ｖ、ドレイン領域に掛かる電圧を４Ｖとすると、トンネ
ル絶縁膜に掛かる電圧｜Ｖfg−Ｖd｜は、下記数式４の
ように求めることができる。Vfg = (0.05 / 0.008 × Vd + 1.2 / 0.012 × Vcg) / (1.2 / 0.012 + 0.05 / 0.008 + 0.25 / 0.02) = (Vd + 16Vcg) / 19 Here, the voltage applied to the control gate electrode is -8
V and the voltage applied to the drain region is 4 V, the voltage | Vfg−Vd | applied to the tunnel insulating film can be obtained as in the following Expression 4.
【００４６】[0046]
【数４】 ｜Ｖfg−Ｖd｜＝｜（4＋16×（-8））／19−4｜＝10.5Ｖ・・・ 一方、従来の不揮発性半導体装置では、素子分離上でも
ソース領域上でもフローティングゲート電極の高さは
０．１５μｍと変わらず、チャネル領域に接してドレイ
ン領域とフローティングゲート電極とのオーバーラップ
が形成されている。従って、フローティングゲート電極
２４の電圧は、下記数式５のように計算される。| Vfg−Vd | = | (4 + 16 × (−8)) / 19−4 | = 10.5 V On the other hand, in the conventional nonvolatile semiconductor device, the floating gate is formed on both the element isolation and the source region. The height of the electrode remains unchanged at 0.15 μm, and an overlap between the drain region and the floating gate electrode is formed in contact with the channel region. Therefore, the voltage of the floating gate electrode 24 is calculated as in the following Expression 5.
【００４７】[0047]
【数５】 Ｖfg＝（0.05／0.008×Ｖd＋1.1/0.012×Ｖcg）／（1.1／0.012＋0.05／0.008＋ 0.20／0.008） ＝（3Ｖd＋44Ｖcg）／59 更に、本発明に係る不揮発性半導体装置と同様な条件で
トンネル絶縁膜に掛かる電圧｜Ｖfg−Ｖd｜を求める
と、下記数式６のように計算される。Vfg = (0.05 / 0.008 × Vd + 1.1 / 0.012 × Vcg) / (1.1 / 0.012 + 0.05 / 0.008 + 0.20 / 0.008) = (3Vd + 44Vcg) / 59 Further, the nonvolatile semiconductor device according to the present invention. When the voltage | Vfg−Vd | applied to the tunnel insulating film is obtained under the same conditions as described above, it is calculated as in the following Expression 6.
【００４８】[0048]
【数６】 ｜Ｖfg−Ｖd｜＝｜（3×4＋44×（-8））／59−4｜＝9.76Ｖ・・・ 実際には及びの電圧は拡散層内のバンドを曲げた
り、空乏層を引き延ばしたりするのにも使われるため、
トンネル絶縁膜に掛かる電圧はこれより低くなる。従来
例ではフローティングゲート電極とドレイン領域のオー
バーラップは、ドレイン領域の端で行われるため、この
オーバーラップの大部分の不純物濃度は低く、空乏層が
延びやすくなっているため、上記の計算結果の大部分
は、空乏層が延びることに使われる。一方、本発明の不
揮発性半導体記憶装置では、フローティングゲート電極
はドレイン領域の不純物濃度の高いところでのみオーバ
ーラップしているので、空乏層の発生が抑えられの電
圧の殆どがトンネル絶縁膜に掛かっている。そのため、
従来の不揮発性半導体記憶装置に比べ、本発明の不揮発
性半導体記憶装置は書込速度が非常に速くなった。| Vfg−Vd | = | (3 × 4 + 44 × (−8)) / 59−4 | = 9.76 V Actually, the voltage of and bends the band in the diffusion layer or depletion layer. It is also used to extend
The voltage applied to the tunnel insulating film is lower than this. In the conventional example, since the floating gate electrode and the drain region overlap at the end of the drain region, the impurity concentration of most of the overlap is low, and the depletion layer is easily extended. Most are used to extend the depletion layer. On the other hand, in the nonvolatile semiconductor memory device of the present invention, since the floating gate electrode overlaps only in the region where the impurity concentration of the drain region is high, most of the voltage for suppressing the generation of the depletion layer is applied to the tunnel insulating film. I have. for that reason,
The writing speed of the nonvolatile semiconductor memory device of the present invention is much higher than that of the conventional nonvolatile semiconductor memory device.
【００４９】従来の不揮発性半導体記憶装置では、書込
する場合にドレイン領域端で発生するバンド間トンネル
起因の正孔が、空乏層で加速されることによって高いエ
ネルギーを持ち、再び正孔電子対を生成することによっ
て発生した正孔の一部がトンネル絶縁膜に飛び込み、ト
ンネル絶縁膜の劣化を生じさせており、メモリセルの寿
命を短くする原因となっていた。本発明では、フローテ
ィングゲート電極とドレイン領域のオーバーラップする
領域が空乏層から離れており、バンド間トンネル電流が
発生しにくいため、メモリセルの寿命が従来の不揮発性
半導体記憶装置に対して長くなった。In the conventional non-volatile semiconductor memory device, holes generated at the end of the drain region at the time of writing have a high energy by being accelerated by the depletion layer and have high energy. A part of the holes generated by the generation of the electrons jump into the tunnel insulating film, causing the deterioration of the tunnel insulating film, thereby shortening the life of the memory cell. In the present invention, the overlapping region between the floating gate electrode and the drain region is separated from the depletion layer, and a band-to-band tunnel current is less likely to occur, so that the life of the memory cell is longer than that of the conventional nonvolatile semiconductor memory device. Was.
【００５０】[0050]
【発明の効果】以上、詳述したように本発明において
は、ドレイン領域の一部と前記フローティングゲート電
極との間に形成されるゲート絶縁膜より薄いトンネル絶
縁膜を形成し、ドレイン領域の他の領域と前記フローテ
ィングゲート電極との間には、トンネル絶縁膜より厚い
絶縁膜を形成することにより、書込消去の速度を速くす
ることができる。As described above in detail, according to the present invention, a tunnel insulating film thinner than a gate insulating film formed between a part of the drain region and the floating gate electrode is formed. By forming an insulating film thicker than the tunnel insulating film between the region and the floating gate electrode, the writing / erasing speed can be increased.
【００５１】また、本発明においては、ドレイン領域の
他の領域とフローティングゲート電極との間にトンネル
絶縁膜より厚い絶縁膜を形成することにより、フローテ
ィングゲート電極とドレイン領域とオーバーラップする
領域が空乏層から離れ、バンド間トンネル電流が発生し
にくくなるため、信頼性が向上すると共に、メモリセル
の寿命を長くすることができる。In the present invention, by forming an insulating film thicker than the tunnel insulating film between the other region of the drain region and the floating gate electrode, a region overlapping the floating gate electrode and the drain region is depleted. Since the layer is separated from the layer and an inter-band tunnel current hardly occurs, the reliability is improved and the life of the memory cell can be prolonged.
【図１】本発明の第１実施例に係る不揮発性半導体記憶
装置のメモリセルを示す断面図である。FIG. 1 is a sectional view showing a memory cell of a nonvolatile semiconductor memory device according to a first embodiment of the present invention.
【図２】本発明の第１実施例に係る不揮発性半導体記憶
装置の模式図である。FIG. 2 is a schematic diagram of a nonvolatile semiconductor memory device according to a first embodiment of the present invention.
【図３】本発明の第１実施例に係る不揮発性半導体記憶
装置の製造方法を示す断面図である。FIG. 3 is a sectional view illustrating the method for manufacturing the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
【図４】図３の次の工程を示す断面図である。FIG. 4 is a sectional view showing a step subsequent to FIG. 3;
【図５】図４の次の工程を示す断面図である。FIG. 5 is a sectional view showing a step subsequent to FIG. 4;
【図６】図５の次の工程を示す断面図である。FIG. 6 is a sectional view showing a step subsequent to that of FIG. 5;
【図７】図６の次の工程を示す断面図である。FIG. 7 is a sectional view showing a step subsequent to FIG. 6;
【図８】図７の次の工程を示す断面図である。FIG. 8 is a sectional view showing a step subsequent to that of FIG. 7;
【図９】図８の次の工程を示す断面図である。FIG. 9 is a sectional view showing a step subsequent to that of FIG. 8;
【図１０】図９の次の工程を示す断面図である。FIG. 10 is a sectional view showing a step subsequent to FIG. 9;
【図１１】図１０の次の工程を示す断面図である。FIG. 11 is a sectional view showing a step subsequent to FIG. 10;
【図１２】本発明の第２実施例に係る不揮発性半導体記
憶装置のメモリセルを示す断面図である。FIG. 12 is a sectional view showing a memory cell of a nonvolatile semiconductor memory device according to a second embodiment of the present invention.
【図１３】（ａ）乃至（ｄ）は、従来の不揮発性半導体
記憶装置の製造方法を工程順に示す断面図である。13A to 13D are cross-sectional views illustrating a method for manufacturing a conventional nonvolatile semiconductor memory device in the order of steps.
【図１４】（ａ）乃至（ｃ）は、図１３の次の工程を示
す従来の不揮発性半導体記憶装置の製造方法を工程順に
示す断面図である。FIGS. 14A to 14C are cross-sectional views illustrating a method of manufacturing a conventional nonvolatile semiconductor memory device in the order of steps, showing the next step of FIG.
１、１００；不揮発性半導体記憶装置 ２、１０１；基板 ３、１０２；素子分離絶縁膜 ４、１０７；ソース領域 ５、１０８；ドレイン領域 ５ａ；第１のドレイン領域 ５ｂ；第２のドレイン領域 ６、１０９；コントロールゲート電極 ７；セレクトゲート ８；ソースコンタクト ９；ビットコンタクト １０；メモリセル １１；絶縁膜 １２；窒化膜 １２ａ；第１窒化膜 １２ｂ；第２窒化膜 １３；レジストマスク １４；ゲート絶縁膜 １４ａ；チャネルゲート絶縁膜 １５；トンネル絶縁膜 １６；ゲート用ポリシリコン膜 １７；層間絶縁膜 １８；上部ポリシリコン膜 １９；凹部 ２０；サイドウォール ２１；ホール ２２；ＯＮＯ膜 ２３；チャネル ２４、１０４；フローティングゲート電極 １０３；トンネル膜 １０５；容量膜 １０６；マスク 1, 100; nonvolatile semiconductor memory device 2, 101; substrate 3, 102; element isolation insulating film 4, 107; source region 5, 108; drain region 5a; first drain region 5b; second drain region 6, 109; control gate electrode 7; select gate 8; source contact 9; bit contact 10; memory cell 11; insulating film 12; nitride film 12a; first nitride film 12b; second nitride film 13; resist mask 14; 14a; channel gate insulating film 15; tunnel insulating film 16; gate polysilicon film 17; interlayer insulating film 18; upper polysilicon film 19; recess 20; sidewall 21; hole 22; ONO film 23; Floating gate electrode 103; tunnel film 105; capacitance film 106; mask
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792 Continuation of the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (4)
を形成する工程と、半導体基板及び素子分離絶縁膜上に
窒化膜を形成し、前記窒化膜をチャネルとなる領域上と
素子分離絶縁膜上に残存するようにパターニングする工
程と、前記窒化膜をマスクとしてイオン注入することに
より半導体基板表面にソース及びドレイン領域を形成す
る工程と、前記窒化膜の側面にサイドウォールを形成す
る工程と、前記窒化膜を除去し、前記チャネル上にゲー
ト絶縁膜を形成する工程と、前記ゲート絶縁膜より薄い
トンネル絶縁膜を前記ドレイン領域に形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製
造方法。A step of selectively forming an element isolation insulating film on a semiconductor substrate; a step of forming a nitride film on the semiconductor substrate and the element isolation insulating film; Patterning so as to remain on the film, forming source and drain regions on the surface of the semiconductor substrate by ion implantation using the nitride film as a mask, and forming sidewalls on side surfaces of the nitride film. Removing the nitride film and forming a gate insulating film on the channel; and forming a tunnel insulating film thinner than the gate insulating film in the drain region.
A method for manufacturing a nonvolatile semiconductor memory device, comprising:
に、ゲート用ポリシリコン膜を形成する工程と、層間絶
縁膜を形成する工程と、上部ポリシリコン膜を形成する
工程と、上部ポリシリコン膜に凹部を設け、この凹部の
内壁にサイドウォールを形成する工程と、前記上部ポリ
シリコン膜をマスクに層間絶縁膜をエッチングする工程
と、前記層間絶縁層をマスクにゲート用ポリシリコン膜
をエッチングすると共に、上部ポリシリコン膜をエッチ
ングする工程とを、有することを特徴とする請求項１に
記載の不揮発性半導体記憶装置の製造方法。To 2. A <br/> After enough engineering of forming the tunnel insulating film, forming a gate polysilicon film, forming an interlayer insulating film, forming an upper polysilicon film Forming a recess in the upper polysilicon film, forming a sidewall on the inner wall of the recess, etching the interlayer insulating film using the upper polysilicon film as a mask, and forming a gate for the gate using the interlayer insulating layer as a mask. 2. The method for manufacturing a nonvolatile semiconductor memory device according to claim 1 , further comprising: etching a polysilicon film and etching an upper polysilicon film.
記トンネル絶縁膜に整合する位置に第１のドレイン領域
を形成し、この第１のドレイン領域とドーズ量が異なり
前記第１のドレイン領域を取り囲むように第２のドレイ
ン領域を形成する工程であることを特徴とする請求項１
又は２に記載の不揮発性半導体記憶装置の製造方法。3. The step of forming the drain region includes forming a first drain region at a position matching the tunnel insulating film, and forming the first drain region at a dose different from that of the first drain region. claim 1, characterized in that the step of forming a second drain region so as to surround
Or the method for manufacturing a nonvolatile semiconductor memory device according to item 2 .
子分離絶縁膜上に残るようにパターニングする工程は、
前記素子分離膜上に形成される窒化膜と前記素子形成領
域に形成される窒化膜との間隔を前記素子形成領域に形
成される窒化膜の同士の間隔よりも狭く形成される工程
であることを特徴とする請求項１乃至３のいずれか１項
に記載の不揮発性半導体記憶装置の製造方法。4. The step of patterning so that the nitride film remains on a region to be a channel and on an element isolation insulating film,
A step of forming a gap between a nitride film formed on the element isolation film and a nitride film formed in the element formation region smaller than a gap between nitride films formed in the element formation region. method of manufacturing a nonvolatile semiconductor memory device according to any one of claims 1 to 3, wherein.
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