JPH07226449A - Semiconductor memory device capable of electrically writing and erasing and its manufacture and memory recognition - Google Patents
Semiconductor memory device capable of electrically writing and erasing and its manufacture and memory recognitionInfo
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- JPH07226449A JPH07226449A JP1613194A JP1613194A JPH07226449A JP H07226449 A JPH07226449 A JP H07226449A JP 1613194 A JP1613194 A JP 1613194A JP 1613194 A JP1613194 A JP 1613194A JP H07226449 A JPH07226449 A JP H07226449A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法ならびにその記憶認識方法に関し、特
に、電気的に情報の書込および消去が可能な半導体記憶
装置およびその製造方法ならびに記憶認識方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a manufacturing method thereof and a memory recognition method thereof, and more particularly to a semiconductor memory device capable of electrically writing and erasing information, a manufacturing method thereof and a memory recognition method. Regarding
【０００２】[0002]
【従来の技術】従来、不揮発性半導体記憶装置の１つと
して、メモリセルが１つのトランジスタで構成され、書
込まれた情報電荷を電気的に一括消去することが可能な
フラッシュＥＥＰＲＯＭが知られている。2. Description of the Related Art Conventionally, as one of non-volatile semiconductor memory devices, a flash EEPROM is known in which a memory cell is composed of one transistor and which can electrically erase written information charges collectively. There is.
【０００３】図２１は、従来のスタックゲート型（積層
ゲート型）のフラッシュＥＥＰＲＯＭを示した断面図で
ある。図２１を参照して、従来のフラッシュＥＥＰＲＯ
Ｍでは、Ｐ型シリコン基板１０１の主表面に、ソース拡
散領域１０８とドレイン拡散領域１０９とがチャネル領
域１１１を挟むように所定の間隔を隔てて形成されてい
る。チャネル領域１１１上には１００Å程度の膜厚を有
する薄い酸化膜１０２を介してフローティングゲート電
極１０３が形成されている。フローティングゲート電極
１０３上には層間絶縁膜１０６を介してコントロールゲ
ート電極１０７が形成されている。すなわち、フローテ
ィングゲート電極１０３とコントロールゲート電極１０
７とは電気的に分離されている。フローティングゲート
電極１０３とコントロールゲート電極１０７とは、とも
に多結晶シリコン膜によって形成されている。フローテ
ィングゲート電極１０３、層間絶縁膜１０６およびコン
トロールゲート電極１０７の両側面上には、サイドウォ
ール絶縁膜１１０が形成されている。FIG. 21 is a sectional view showing a conventional stacked gate type (stacked gate type) flash EEPROM. Referring to FIG. 21, a conventional flash EEPRO
In M, the source diffusion region 108 and the drain diffusion region 109 are formed on the main surface of the P-type silicon substrate 101 with a predetermined space therebetween so as to sandwich the channel region 111. A floating gate electrode 103 is formed on the channel region 111 via a thin oxide film 102 having a film thickness of about 100Å. A control gate electrode 107 is formed on the floating gate electrode 103 via an interlayer insulating film 106. That is, the floating gate electrode 103 and the control gate electrode 10
It is electrically separated from 7. Floating gate electrode 103 and control gate electrode 107 are both formed of a polycrystalline silicon film. Sidewall insulating films 110 are formed on both side surfaces of the floating gate electrode 103, the interlayer insulating film 106, and the control gate electrode 107.
【０００４】次に、図２１を参照して、フラッシュＥＥ
ＰＲＯＭの動作について説明する。まず、フラッシュＥ
ＥＰＲＯＭの書込方法にはチャネルホットエレクトロン
注入や基板ホットエレクトロン注入などがあるが、ここ
ではＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネ
ル現象を用いたフラッシュＥＥＰＲＯＭの書込動作につ
いて説明する。たとえばドレイン拡散領域１０９の端部
におけるＦＮ書込においては、ドレイン拡散領域１０９
に−１０〜−１２Ｖ程度の電圧が印加される。また、コ
ントローラゲート電極１０５は接地電位、ソース拡散領
域１０８はフローティング状態に保持される。ドレイン
拡散領域１０９に印加された電圧による電界によって、
ドレイン拡散領域１０９中の電子が酸化膜１０２を介し
てＦ−Ｎ現象によってフローティングゲート１０３中に
注入される。これにより、フローティングゲート電極１
０３中に電子が蓄積されることによって、メモリセルト
ランジスタのしきい値電圧Ｖthが高くなる。このしきい
値電圧Ｖthが所定の値よりも高くなった状態が書込まれ
た状態であり、“０”の状態と呼ばれる。Next, referring to FIG. 21, a flash EE
The operation of the PROM will be described. First, Flash E
There are channel hot electron injection, substrate hot electron injection, and the like as a writing method of the EPROM. Here, the writing operation of the flash EEPROM using the FN (Fowler-Nordheim) tunnel phenomenon will be described. For example, in FN writing at the end of the drain diffusion region 109, the drain diffusion region 109
A voltage of about -10 to -12 V is applied to the. Further, the controller gate electrode 105 is held at the ground potential, and the source diffusion region 108 is held in the floating state. By the electric field generated by the voltage applied to the drain diffusion region 109,
The electrons in the drain diffusion region 109 are injected into the floating gate 103 by the FN phenomenon through the oxide film 102. As a result, the floating gate electrode 1
The accumulation of electrons in the memory cell 03 increases the threshold voltage V th of the memory cell transistor. A state in which the threshold voltage V th is higher than a predetermined value is a written state, which is called a “0” state.
【０００５】次に、消去動作においては、ソース拡散領
域１０８に１０〜１２Ｖ程度の電圧が印加され、コント
ロールゲート電極１０５は接地電位、ドレイン拡散領域
１０９はフローティング状態に保持される。ソース拡散
領域１０８に印加された電圧による電界によって、フロ
ーティングゲート電極１０３中の電子はＦ−Ｎトンネル
現象によって薄い酸化膜１０２を介してソース拡散領域
１０８に引抜かれる。これにより、メモリセルトランジ
スタのしきい値電圧Ｖthが低くなる。このしきい値電圧
Ｖthが所定の値よりも低くなった状態が消去された状態
であり、“１”の状態と呼ばれる。Next, in the erase operation, a voltage of about 10 to 12 V is applied to the source diffusion region 108, the control gate electrode 105 is kept at the ground potential, and the drain diffusion region 109 is kept in a floating state. The electric field generated by the voltage applied to the source diffusion region 108 causes the electrons in the floating gate electrode 103 to be extracted to the source diffusion region 108 through the thin oxide film 102 by the FN tunnel phenomenon. This lowers the threshold voltage V th of the memory cell transistor. A state in which the threshold voltage V th becomes lower than a predetermined value is an erased state and is called a "1" state.
【０００６】さらに、読出動作においては、コントロー
ルゲート電極１０５に５Ｖ程度の電圧、ドレイン拡散領
域１０９に１〜２Ｖ程度の電圧が印加される。そのと
き、メモリセルトランジスタのチャネル領域１１１に電
流が流れるかどうか、すなわちメモリセルトランジスタ
がＯＮ状態かＯＦＦ状態かによって上記した“１”また
は“０”の判定が行なわれる。これにより、情報の読出
が行なわれる。Further, in the read operation, a voltage of about 5 V is applied to the control gate electrode 105 and a voltage of about 1 to 2 V is applied to the drain diffusion region 109. At that time, the above-described determination of "1" or "0" is performed depending on whether or not a current flows in the channel region 111 of the memory cell transistor, that is, whether the memory cell transistor is in the ON state or the OFF state. As a result, the information is read.
【０００７】[0007]
【発明が解決しようとする課題】上記した従来の半導体
記憶装置では、１つのメモリセルトランジスタで１ビッ
トの記憶容量であるため、メモリセルトランジスタの大
きさをいかに微細化できるかで集積度が決まってしまう
という問題点があった。In the conventional semiconductor memory device described above, since one memory cell transistor has a storage capacity of 1 bit, the degree of integration is determined by how the size of the memory cell transistor can be miniaturized. There was a problem that it would end up.
【０００８】この発明は、上記のような課題を解決する
ためになされたもので、請求項１〜４に記載の発明の目
的は、半導体記憶装置において、集積度をより向上させ
ることである。The present invention has been made to solve the above problems, and an object of the present invention is to improve the degree of integration in a semiconductor memory device.
【０００９】請求項１〜４に記載の発明のもう１つの目
的は、半導体記憶装置において、１トランジスタで２ビ
ットの記憶容量を有するようにすることによって高集積
化を可能にすることである。Another object of the inventions described in claims 1 to 4 is to enable high integration in a semiconductor memory device by having one transistor having a storage capacity of 2 bits.
【００１０】請求項５〜７に記載の発明の目的は、半導
体記憶装置の製造方法において、１トランジスタで２ビ
ットの記憶容量を有する半導体記憶装置を容易に製造す
ることである。An object of the present invention is to easily manufacture a semiconductor memory device having a storage capacity of 2 bits by one transistor in a method of manufacturing a semiconductor memory device.
【００１１】請求項８に記載の発明の目的は、半導体記
憶装置の記憶認識方法において、１トランジスタで２ビ
ットの記憶容量を有する半導体記憶装置の記憶内容を容
易に認識することである。An object of the present invention is to easily recognize the stored contents of a semiconductor memory device having a storage capacity of 2 bits with one transistor in a memory recognition method for a semiconductor memory device.
【００１２】[0012]
【課題を解決するための手段】請求項１〜４における半
導体記憶装置は、主表面を有する第１導電型の半導体基
板と、その半導体基板の主表面上にチャネル領域を挟む
ように所定の間隔を隔てて形成された第２導電型のソー
ス領域およびドレイン領域と、チャネル領域上に形成さ
れた第１の誘電体膜と、第１の誘電体膜上の所定領域に
形成された第２の誘電体膜と、第１の誘電体膜上に第２
の誘電体膜を挟むように所定の間隔を隔てて形成された
第１および第２の電荷蓄積電極と、第１および第２の電
荷蓄積電極上に形成された第３の誘電体膜と、第３の誘
電体膜上に形成された制御電極とを備えている。According to another aspect of the present invention, there is provided a semiconductor memory device comprising: a semiconductor substrate of a first conductivity type having a main surface; and a predetermined interval so as to sandwich a channel region on the main surface of the semiconductor substrate. A source region and a drain region of a second conductivity type that are formed apart from each other, a first dielectric film formed on the channel region, and a second dielectric film formed on a predetermined region on the first dielectric film. A dielectric film and a second dielectric film on the first dielectric film.
The first and second charge storage electrodes formed at a predetermined interval so as to sandwich the dielectric film of, and the third dielectric film formed on the first and second charge storage electrodes, And a control electrode formed on the third dielectric film.
【００１３】また、好ましくは、上記チャネル領域の第
２の誘電体膜の下方に位置する領域に第２導電型の不純
物領域を有するように形成する。さらに好ましくは、上
記した第１および第２の電荷蓄積電極の厚みと、第２の
誘電体膜の厚みとを実質的に等しくなるように構成す
る。また、好ましくは、第１および第２の電荷蓄積電極
の半導体基板の主表面に対して垂直な方向の厚みをソー
ス領域およびドレイン領域側に向かってそれぞれ次第に
減少するように構成する。Preferably, the channel region is formed so as to have an impurity region of the second conductivity type in a region located below the second dielectric film. More preferably, the thicknesses of the first and second charge storage electrodes described above are substantially equal to the thickness of the second dielectric film. Further, preferably, the thicknesses of the first and second charge storage electrodes in the direction perpendicular to the main surface of the semiconductor substrate are gradually reduced toward the source region and the drain region, respectively.
【００１４】請求項５における半導体記憶装置の製造方
法は、第１導電型の半導体基板の主表面上に第１の誘電
体膜を形成する工程と、その第１の誘電体膜上に所定の
間隔を隔てて第１および第２の電荷蓄積電極を形成する
工程と、第１の誘電体膜上の第１の電荷蓄積電極と第２
の電荷蓄積電極との間に位置する領域に第２の誘電体膜
を形成する工程と、第１および第２の電荷蓄積電極上に
第３の誘電体膜を介して制御電極を形成する工程とを備
えている。また、好ましくは、上記した第２の誘電体膜
を形成する工程に先立って、第１および第２の電荷蓄積
電極をマスクとしてチャネル領域に第２導電型の不純物
を導入する工程を備えるようにしてもよい。According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, which comprises a step of forming a first dielectric film on the main surface of a semiconductor substrate of the first conductivity type, and a predetermined step on the first dielectric film. Forming the first and second charge storage electrodes at intervals, the first charge storage electrode on the first dielectric film and the second charge storage electrode on the first dielectric film;
Forming a second dielectric film in a region located between the first charge storage electrode and the second charge storage electrode, and forming a control electrode on the first and second charge storage electrodes via the third dielectric film. It has and. Further, preferably, prior to the step of forming the second dielectric film described above, a step of introducing a second conductivity type impurity into the channel region using the first and second charge storage electrodes as a mask is provided. May be.
【００１５】請求項７における半導体記憶装置の製造方
法は、第１導電型の半導体基板の主表面上に第１の誘電
体膜を形成する工程と、その第１の誘電体膜上の所定領
域にパターニングされた第２の誘電体膜を形成する工程
と、第１の誘電体膜上に第２の誘電体膜を挟むように第
１および第２の電荷蓄積電極を形成する工程と、第２の
誘電体膜上と、第１および第２の電荷蓄積電極上とに第
３の誘電体膜を形成する工程と、第３の誘電体膜上に制
御電極を形成する工程とを備えている。According to a seventh aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, including a step of forming a first dielectric film on a main surface of a semiconductor substrate of a first conductivity type, and a predetermined region on the first dielectric film. Forming a patterned second dielectric film, forming first and second charge storage electrodes on the first dielectric film so as to sandwich the second dielectric film, and The step of forming a third dielectric film on the second dielectric film and the first and second charge storage electrodes, and the step of forming a control electrode on the third dielectric film. There is.
【００１６】請求項８における半導体記憶装置の記憶認
識方法は、第１の不純物領域をソース領域、第２の不純
物領域をドレイン領域としてメモリセルトランジスタの
ＯＮ，ＯＦＦを認識するステップと、第１の不純物領域
をドレイン領域、第２の不純物領域をソース領域として
メモリセルトランジスタのＯＮ，ＯＦＦを認識するステ
ップとを備えている。According to another aspect of the present invention, there is provided a method of recognizing a memory of a semiconductor memory device, which comprises recognizing ON / OFF of a memory cell transistor with a first impurity region as a source region and a second impurity region as a drain region. Recognizing ON / OFF of the memory cell transistor with the impurity region as the drain region and the second impurity region as the source region.
【００１７】[0017]
【作用】請求項１〜４に係る半導体記憶装置では、チャ
ネル領域上に形成された第１の誘電体膜上に第２の誘電
体膜を挟むように所定の間隔を隔てて第１および第２の
２つの電荷蓄積電極が形成されているので、両方の電荷
蓄積電極に電子がある場合とない場合、それぞれ片側だ
けに電子がある場合の４通りの状態が１つのメモリセル
トランジスタで保持される。また、チャネル領域の第２
の誘電体膜の下方に位置する領域に第２導電型の不純物
領域を形成すれば、ドレイン領域側の電界がチャネル領
域内に及びやすくなる。According to another aspect of the semiconductor memory device of the present invention, the first and second dielectric films are formed on the first dielectric film formed on the channel region so as to sandwich the second dielectric film. Since two charge storage electrodes No. 2 are formed, one memory cell transistor holds four states in the case where there is an electron in both charge storage electrodes and the case where there is an electron in only one side. It Also, the second of the channel region
If the second-conductivity-type impurity region is formed in the region located below the dielectric film, the electric field on the drain region side easily reaches the channel region.
【００１８】請求項５〜７に係る半導体記憶装置の製造
方法では、チャネル領域上に形成された第１の誘電体膜
上に所定の間隔を隔てて第１および第２の電荷蓄積電極
が形成されているので、１つのメモリセルトランジスタ
で４通りの状態を保持することが可能な半導体記憶装置
が容易に製造される。In the method of manufacturing a semiconductor memory device according to any one of claims 5 to 7, the first and second charge storage electrodes are formed on the first dielectric film formed on the channel region at a predetermined interval. Therefore, a semiconductor memory device capable of holding four states with one memory cell transistor is easily manufactured.
【００１９】請求項８に係る半導体記憶装置の記憶認識
方法では、第１の不純物領域をソース領域第２の不純物
領域をドレイン領域としてメモリセルトランジスタのＯ
Ｎ，ＯＦＦが認識され、第１の不純物領域をドレイン領
域、第２の不純物領域をソース領域としてメモリセルト
ランジスタのＯＮ，ＯＦＦが認識されるので、その組合
わせによって記憶状態を判別することができ、１メモリ
セルトランジスタで４ビットの状態が認識される。According to another aspect of the memory recognition method of the semiconductor memory device of the present invention, the first impurity region is the source region and the second impurity region is the drain region.
Since N and OFF are recognized, and ON and OFF of the memory cell transistor are recognized with the first impurity region as the drain region and the second impurity region as the source region, the memory state can be determined by the combination thereof. The state of 4 bits is recognized by one memory cell transistor.
【００２０】[0020]
【実施例】以下、本発明の実施例を図面に基づいて説明
する。Embodiments of the present invention will be described below with reference to the drawings.
【００２１】図１は、本発明の第１実施例による半導体
記憶装置を示した断面構造図である。図１を参照して、
この第１実施例の半導体記憶装置では、Ｐ型シリコン基
板１の主表面上の所定領域にチャネル領域１３を挟むよ
うに所定の間隔を隔ててｎ型不純物拡散領域８および９
が形成されている。チャネル領域１３上には薄いゲート
酸化膜２が形成されている。ゲート酸化膜２上の中央部
分には酸化膜からなる誘電体膜５が形成されている。ま
た、ゲート酸化膜２上には誘電体膜５を挟むように所定
の間隔を隔てて第１フローティングゲート電極３および
第２フローティングゲート電極４が形成されている。第
１フローティングゲート電極３および第２フローティン
グゲート電極４ならびに誘電体膜５上には層間絶縁膜６
を介してコントロールゲート電極７が形成されている。
第１フローティングゲート電極３の一方の側面上、第２
フローティングゲート電極４の一方の側面上、層間絶縁
膜６の両側面上、およびコントロールゲート電極７の両
側面上にはサイドウォール酸化膜１０が形成されてい
る。FIG. 1 is a sectional structural view showing a semiconductor memory device according to a first embodiment of the present invention. Referring to FIG.
In the semiconductor memory device of the first embodiment, n-type impurity diffusion regions 8 and 9 are spaced at a predetermined interval so as to sandwich channel region 13 in a predetermined region on the main surface of P-type silicon substrate 1.
Are formed. A thin gate oxide film 2 is formed on the channel region 13. A dielectric film 5 made of an oxide film is formed in the central portion on the gate oxide film 2. Further, a first floating gate electrode 3 and a second floating gate electrode 4 are formed on the gate oxide film 2 so as to sandwich the dielectric film 5 at a predetermined interval. An interlayer insulating film 6 is formed on the first floating gate electrode 3, the second floating gate electrode 4, and the dielectric film 5.
The control gate electrode 7 is formed via the.
On one side surface of the first floating gate electrode 3, the second
A sidewall oxide film 10 is formed on one side surface of the floating gate electrode 4, both side surfaces of the interlayer insulating film 6, and both side surfaces of the control gate electrode 7.
【００２２】ゲート酸化膜２は１００Å程度の厚みを有
している。第１フローティングゲート電極３および第２
フローティングゲート電極４は、ともにポリシリコン層
によって形成されており、その厚みは１０００Å程度で
ある。層間絶縁膜６は酸化膜と窒化膜との複合膜によっ
て形成されており、その厚みは２００Å程度である。コ
ントロールゲート電極７はポリシリコン層によって形成
されており、その厚みは２０００Å程度である。The gate oxide film 2 has a thickness of about 100Å. First floating gate electrode 3 and second
The floating gate electrodes 4 are both formed of a polysilicon layer and have a thickness of about 1000Å. The interlayer insulating film 6 is formed of a composite film of an oxide film and a nitride film, and its thickness is about 200Å. The control gate electrode 7 is formed of a polysilicon layer and has a thickness of about 2000Å.
【００２３】次に、図１〜図８を参照して、第１実施例
の半導体記憶装置の動作について説明する。Next, the operation of the semiconductor memory device of the first embodiment will be described with reference to FIGS.
【００２４】まず、書込動作においては、ｎ型不純物拡
散領域８に−１０〜−１２Ｖ程度の電圧が印加される。
また、コントロールゲート電極７は接地電位、ｎ型不純
物拡散領域９はフローティング状態に保持される。ｎ型
不純物拡散領域８に印加された電圧による電界によっ
て、ｎ型不純物領域８内の電子がＦ−Ｎトンネル現象に
よって薄いゲート酸化膜２を通過して第１フローティン
グゲート電極３に注入される。これにより、図２に示す
ように、第１フローティングゲート電極３内に電子が蓄
積される。First, in the writing operation, a voltage of about -10 to -12 V is applied to the n-type impurity diffusion region 8.
Further, the control gate electrode 7 is held at the ground potential, and the n-type impurity diffusion region 9 is held in the floating state. An electric field generated by the voltage applied to the n-type impurity diffusion region 8 causes the electrons in the n-type impurity region 8 to be injected into the first floating gate electrode 3 through the thin gate oxide film 2 by the FN tunnel phenomenon. As a result, electrons are accumulated in the first floating gate electrode 3 as shown in FIG.
【００２５】この場合の消去動作としては、ｎ型不純物
拡散領域８に１０〜１２Ｖ程度の電圧が印加される。ま
た、コントロールゲート電極７は接地電位、ｎ型不純物
拡散領域９はフローティング状態に保持される。ｎ型不
純物拡散領域８に印加された電圧による電界によって、
第１フローティングゲート電極３中の電子はＦ−Ｎトン
ネル現象によって薄いゲート酸化膜２を通過してｎ型不
純物拡散領域８に引抜かれる。In the erasing operation in this case, a voltage of about 10 to 12 V is applied to the n-type impurity diffusion region 8. Further, the control gate electrode 7 is held at the ground potential, and the n-type impurity diffusion region 9 is held in the floating state. By the electric field due to the voltage applied to the n-type impurity diffusion region 8,
The electrons in the first floating gate electrode 3 pass through the thin gate oxide film 2 by the FN tunnel phenomenon and are extracted to the n-type impurity diffusion region 8.
【００２６】同様に、ｎ型不純物拡散領域９に−１０〜
−１２Ｖ程度の電圧が印加され、コントロールゲート電
極７は接地電位、ｎ型不純物拡散領域８はフローティン
グ状態に保持する。このｎ型不純物拡散領域９に印加さ
れた電圧による電界によって、ｎ型不純物拡散領域９内
の電子がＦ−Ｎトンネル現象によって薄いゲート酸化膜
２を通過して第２フローティングゲート電極４に注入さ
れる。これにより、図３に示すように、第２フローティ
ングゲート電極４内に電子が蓄積される。Similarly, -10 to the n-type impurity diffusion region 9 is formed.
A voltage of about -12 V is applied, the control gate electrode 7 is held at the ground potential, and the n-type impurity diffusion region 8 is held in a floating state. Due to the electric field generated by the voltage applied to the n-type impurity diffusion region 9, electrons in the n-type impurity diffusion region 9 are injected into the second floating gate electrode 4 through the thin gate oxide film 2 by the FN tunnel phenomenon. It Thereby, as shown in FIG. 3, electrons are accumulated in the second floating gate electrode 4.
【００２７】この場合の消去動作としては、ｎ型不純物
拡散領域９に１０〜１２Ｖ程度の電圧を印加し、コント
ロールゲート電極７は接地電位、ｎ型不純物拡散領域８
はフローティングゲート状態に保持する。ｎ型不純物拡
散領域（ソース領域）９に印加された電圧による電界に
よって、第２フローティングゲート電極４中の電子はＦ
−Ｎトンネル現象によって薄いゲート酸化膜２を通過し
てｎ型不純物拡散領域９へ引抜かれる。In the erase operation in this case, a voltage of about 10 to 12 V is applied to the n-type impurity diffusion region 9, the control gate electrode 7 is at the ground potential, and the n-type impurity diffusion region 8 is used.
Hold in the floating gate state. Due to the electric field generated by the voltage applied to the n-type impurity diffusion region (source region) 9, electrons in the second floating gate electrode 4 are F
It is extracted to the n-type impurity diffusion region 9 through the thin gate oxide film 2 by the -N tunnel phenomenon.
【００２８】また、ｎ型不純物拡散領域８と９の両側に
−１０〜−１２Ｖ程度の電圧を印加し、コントロールゲ
ート電極７を接地電位に保持すると、ｎ型不純物拡散領
域８および９内の電子がＦ−Ｎトンネル現象によって薄
いゲート酸化膜２を介して第１フローティングゲート電
極３および第２フローティングゲート電極４の中へそれ
ぞれ注入される。これにより、第１フローティングゲー
ト電極３および第２フローティングゲート電極４の中に
電子が蓄積される。Further, when a voltage of about -10 to -12 V is applied to both sides of the n-type impurity diffusion regions 8 and 9 and the control gate electrode 7 is held at the ground potential, electrons in the n-type impurity diffusion regions 8 and 9 are stored. Are injected into the first floating gate electrode 3 and the second floating gate electrode 4 through the thin gate oxide film 2 by the FN tunnel phenomenon. As a result, electrons are accumulated in the first floating gate electrode 3 and the second floating gate electrode 4.
【００２９】この場合の消去動作としては、ｎ型不純物
拡散領域８および９の両側に１０〜１２Ｖ程度の電圧を
印加し、コントロールゲート電極７を接地電位に保持す
る。これにより、第１フローティングゲート電極３およ
び第２フローティングゲート電極４の中の電子はＦ−Ｎ
トンネル現象によって薄いゲート酸化膜２を通過してｎ
型不純物拡散領域８および９にそれぞれ引抜かれる。In the erasing operation in this case, a voltage of about 10 to 12 V is applied to both sides of the n-type impurity diffusion regions 8 and 9, and the control gate electrode 7 is held at the ground potential. Thereby, the electrons in the first floating gate electrode 3 and the second floating gate electrode 4 are FN.
N passes through the thin gate oxide film 2 due to the tunnel phenomenon
It is extracted to the type impurity diffusion regions 8 and 9, respectively.
【００３０】読出動作においては、まずコントロールゲ
ート電極７に５Ｖ程度の電圧を印加する。そして、ｎ型
不純物拡散領域８に３〜５Ｖ程度の電圧を印加し、ｎ型
不純物拡散領域９は接地しておく。この状態で、チャネ
ル領域に電流が流れるかどうかを判定する。次に、ｎ型
不純物拡散領域８を接地し、ｎ型不純物拡散領域９に３
〜５Ｖ程度の電圧を印加する。この状態で、チャネル領
域に電流が流れるかどうかを判定する。上記した２つの
判定の組合わせで４通りの状態を判別する。以下、図１
〜図４の状態の読出動作の際の状態を図５〜図８を用い
て説明する。In the read operation, first, a voltage of about 5 V is applied to the control gate electrode 7. Then, a voltage of about 3 to 5 V is applied to the n-type impurity diffusion region 8 and the n-type impurity diffusion region 9 is grounded. In this state, it is determined whether or not a current flows in the channel region. Next, the n-type impurity diffusion region 8 is grounded, and the n-type impurity diffusion region 9 is connected to the
A voltage of about 5 V is applied. In this state, it is determined whether or not a current flows in the channel region. Four kinds of states are discriminated by a combination of the above two discriminations. Below, Figure 1
4 to 4 will be described with reference to FIGS. 5 to 8. FIG.
【００３１】まず、図１のように第１フローティングゲ
ート電極３および第２フローティングゲート電極４の両
方に電子がない場合は、コントロールゲート電極７に５
Ｖの電圧を印加し、ｎ型不純物拡散領域８に５Ｖの電圧
を印加し、ｎ型不純物拡散領域９を接地すると、チャネ
ル領域１３表面のチャネル方向のポテンシャル分布は図
５に示す状態になる。すなわち、ｎ型不純物拡散領域９
からチャネルへの電位障壁が低くなり、電流が流れる。
次に、コントロールゲート電極７に５Ｖの電圧を印加し
たままで、ｎ型不純物拡散領域８を接地し、ｎ型不純物
拡散領域９に５Ｖの電圧を印加すると、チャネル領域１
３表面のチャネル方向のポテンシャル分布は図７に示す
ような状態となる。これにより、ｎ型不純物拡散領域８
からチャネル領域１３への電位障壁が低くなり、電流が
流れる。First, when there are no electrons in both the first floating gate electrode 3 and the second floating gate electrode 4 as shown in FIG.
When a voltage of V is applied, a voltage of 5 V is applied to the n-type impurity diffusion region 8 and the n-type impurity diffusion region 9 is grounded, the potential distribution in the channel direction on the surface of the channel region 13 becomes the state shown in FIG. That is, the n-type impurity diffusion region 9
The potential barrier from the channel to the channel is lowered, and current flows.
Next, when the voltage of 5V is still applied to the control gate electrode 7, the n-type impurity diffusion region 8 is grounded, and the voltage of 5V is applied to the n-type impurity diffusion region 9.
The potential distribution in the channel direction on the three surfaces is as shown in FIG. As a result, the n-type impurity diffusion region 8
The potential barrier from the channel region to the channel region 13 is lowered, and a current flows.
【００３２】また、図２に示すようなｎ型不純物拡散領
域８側の第１フローティングゲート電極３だけに電子が
ある場合は、コントロールゲート電極７に５Ｖの電圧を
印加し、ｎ型不純物拡散領域８に５Ｖの電圧を印加し、
ｎ型不純物拡散領域９を接地する。この場合、第１フロ
ーティングゲート電極３中の電子のために第１フローテ
ィングゲート電極３直下のチャネル領域１３にゲート電
界は及ばない。しかし、ｎ型不純物拡散領域８側の電界
のためにポテンシャルが下げられる。そのため、チャネ
ル領域１３表面のチャネル方向のポテンシャル分布は図
５に示す状態となり、ｎ型不純物拡散領域９からチャネ
ル領域１３への電位障壁が低くなり、電流が流れる。次
に、コントロールゲート電極７に５Ｖの電圧を印加した
ままで、ｎ型不純物拡散領域８を接地し、ｎ型不純物拡
散領域９に５Ｖの電圧を印加する。この場合、第１フロ
ーティングゲート電極３中の電子のために第１フローテ
ィングゲート電極３直下のチャネル領域１３にはゲート
電界が及ばないとともに、ｎ型不純物拡散領域９側の電
界も及ばない。そのため、チャネル領域１３表面のチャ
ネル方向のポテンシャル分布は図８のようになり、ｎ型
不純物拡散領域８からチャネル領域１３への電位障壁は
高いままで、電流が流れない。Further, when electrons are present only in the first floating gate electrode 3 on the n-type impurity diffusion region 8 side as shown in FIG. 2, a voltage of 5 V is applied to the control gate electrode 7 to make the n-type impurity diffusion region. Apply a voltage of 5V to 8,
The n-type impurity diffusion region 9 is grounded. In this case, the gate electric field does not reach the channel region 13 immediately below the first floating gate electrode 3 due to the electrons in the first floating gate electrode 3. However, the potential is lowered due to the electric field on the n-type impurity diffusion region 8 side. Therefore, the potential distribution in the channel direction on the surface of the channel region 13 becomes the state shown in FIG. 5, the potential barrier from the n-type impurity diffusion region 9 to the channel region 13 is lowered, and current flows. Next, while the voltage of 5V is being applied to the control gate electrode 7, the n-type impurity diffusion region 8 is grounded and the voltage of 5V is applied to the n-type impurity diffusion region 9. In this case, due to the electrons in the first floating gate electrode 3, the gate electric field does not reach the channel region 13 immediately below the first floating gate electrode 3, and the electric field on the n-type impurity diffusion region 9 side does not reach either. Therefore, the potential distribution in the channel direction on the surface of the channel region 13 is as shown in FIG. 8, the potential barrier from the n-type impurity diffusion region 8 to the channel region 13 remains high, and no current flows.
【００３３】図３に示すようなｎ型不純物拡散領域９側
の第２フローティングゲート電極４だけに電子がある場
合は、上記した図２の場合と対照的に、コントロールゲ
ート電極７に５Ｖ、ｎ型不純物拡散領域８に５Ｖの電圧
を印加し、ｎ型不純物拡散領域９を接地する。この場
合、チャネル領域１３表面のチャネル方向のポテンシャ
ル分布は図６に示すようになり、ｎ型不純物拡散領域９
からチャネル領域１３への電位障壁は高いままで、電流
は流れない。When electrons are present only in the second floating gate electrode 4 on the n-type impurity diffusion region 9 side as shown in FIG. 3, in contrast to the case of FIG. A voltage of 5 V is applied to the type impurity diffusion region 8 and the n-type impurity diffusion region 9 is grounded. In this case, the potential distribution in the channel direction on the surface of the channel region 13 is as shown in FIG. 6, and the n-type impurity diffusion region 9
The potential barrier from to channel region 13 remains high and no current flows.
【００３４】次に、コントロールゲート電極７に５Ｖの
電圧を印加したままでｎ型不純物拡散領域８を接地し、
ｎ型不純物拡散領域９に５Ｖの電圧を印加すると、ポテ
ンシャル分布は図７に示すような状態になり、ｎ型不純
物拡散領域８からチャネル領域１３への電位障壁は低く
なり、電流が流れる。Next, the n-type impurity diffusion region 8 is grounded while the voltage of 5 V is applied to the control gate electrode 7.
When a voltage of 5 V is applied to the n-type impurity diffusion region 9, the potential distribution becomes as shown in FIG. 7, the potential barrier from the n-type impurity diffusion region 8 to the channel region 13 is lowered, and current flows.
【００３５】図４に示すような第１フローティングゲー
ト電極３および第２フローティングゲート電極４の両側
に電子が蓄積されている場合は、コントロールゲート電
極７に５Ｖ、ｎ型不純物拡散領域８に５Ｖの電圧を印加
し、ｎ型不純物拡散領域９を接地する。この場合、チャ
ネル領域１３表面のチャネル方向のポテンシャル分布は
図６に示す状態となり、ｎ型不純物拡散領域９からチャ
ネル領域１３への電位障壁は高いままで電流は流れな
い。次に、コントロールゲート電極７に５Ｖの電圧を印
加したままで、ｎ型不純物拡散領域８を接地し、ｎ型不
純物拡散領域９に５Ｖの電圧を印加する。この場合、ポ
テンシャル分布は図８に示すようになり、ｎ型不純物拡
散領域８からチャネル領域１３への電位障壁は高いまま
で、電流は流れない。When electrons are accumulated on both sides of the first floating gate electrode 3 and the second floating gate electrode 4 as shown in FIG. 4, 5V is applied to the control gate electrode 7 and 5V is applied to the n-type impurity diffusion region 8. A voltage is applied and the n-type impurity diffusion region 9 is grounded. In this case, the potential distribution in the channel direction on the surface of the channel region 13 becomes as shown in FIG. 6, and the potential barrier from the n-type impurity diffusion region 9 to the channel region 13 remains high and no current flows. Next, while the voltage of 5V is being applied to the control gate electrode 7, the n-type impurity diffusion region 8 is grounded and the voltage of 5V is applied to the n-type impurity diffusion region 9. In this case, the potential distribution is as shown in FIG. 8, the potential barrier from the n-type impurity diffusion region 8 to the channel region 13 remains high, and no current flows.
【００３６】以上説明した図１〜図４の読出動作につい
てまとめると、次の表１のようになる。The read operation of FIGS. 1 to 4 described above can be summarized as shown in Table 1 below.
【００３７】[0037]
【表１】 上記表１を参照して、１つのメモリセルトランジスタで
２ビットの状態を保持し読出すことができることがわか
る。これにより、従来の１つのトランジスタで１ビット
の状態しか記憶できない場合に比べて、さらなる高集積
化を図ることができる。[Table 1] It can be seen from Table 1 above that one memory cell transistor can hold and read a 2-bit state. As a result, higher integration can be achieved as compared with the conventional case where only one bit state can be stored in one transistor.
【００３８】図９〜図１２は、図１に示した第１実施例
の半導体記憶装置の一つの製造プロセスを説明するため
の断面構造図である。図１および図９〜図１２を参照し
て、次に第１実施例の半導体記憶装置の製造プロセスに
ついて説明する。9 to 12 are cross-sectional structural views for explaining one manufacturing process of the semiconductor memory device of the first embodiment shown in FIG. The manufacturing process of the semiconductor memory device of the first embodiment will be described with reference to FIGS. 1 and 9 to 12.
【００３９】まず、図９に示すように、Ｐ型シリコン基
板１の所定領域にウェル領域および素子分離酸化膜（図
示せず）を形成した後、全面に１００Å程度の厚みを有
するゲート酸化層２ａを形成する。ゲート酸化層２ａ上
に１０００Å程度の厚みを有する第１ポリシリコン層３
０を形成する。第１ポリシリコン層３０上の所定領域に
レジスト（図示せず）を形成した後そのレジストをマス
クとして第１のポリシリコン層３０を異方性エッチング
する。これにより、第１ポリシリコン層３０のチャネル
領域（図示せず）の中央となる部分に相当する領域を
０．３μｍ程度抜く。その結果、図１０に示すようなポ
リシリコン層からなる第１フローティングゲート電極層
３ａおよび第２フローティングゲート電極層４ａが得ら
れる。First, as shown in FIG. 9, a well region and an element isolation oxide film (not shown) are formed in a predetermined region of the P-type silicon substrate 1, and then a gate oxide layer 2a having a thickness of about 100 Å is formed on the entire surface. To form. A first polysilicon layer 3 having a thickness of about 1000Å on the gate oxide layer 2a
Form 0. After forming a resist (not shown) on a predetermined region on the first polysilicon layer 30, the first polysilicon layer 30 is anisotropically etched using the resist as a mask. As a result, a region corresponding to the center of the channel region (not shown) of the first polysilicon layer 30 is removed by about 0.3 μm. As a result, the first floating gate electrode layer 3a and the second floating gate electrode layer 4a made of the polysilicon layer as shown in FIG. 10 are obtained.
【００４０】次に、ＣＶＤ法を用いて酸化膜（図示せ
ず）を３０００Å程度の厚みで堆積した後エッチバック
する。これにより、図１１に示されるような第１フロー
ティングゲート電極層３ａと第２フローティングゲート
電極層４ａとの間に埋込まれた酸化膜からなる誘電体膜
５が形成される。Next, an oxide film (not shown) is deposited by the CVD method to a thickness of about 3000 Å and then etched back. As a result, the dielectric film 5 made of an oxide film embedded between the first floating gate electrode layer 3a and the second floating gate electrode layer 4a as shown in FIG. 11 is formed.
【００４１】次に、全面に酸化膜と窒化膜との複合膜か
らなる層間絶縁層（図示せず）を２００Å程度の厚みで
形成した後、その上に第２ポリシリコン層（図示せず）
を２５００Å程度の厚みで形成する。そして、その第２
ポリシリコン層上の所定領域にレジスト（図示せず）を
形成した後、このレジストをマスクとして第２ポリシリ
コン層、層間絶縁層、第１フローティングゲート電極層
３ａ、第２フローティングゲート電極層４ａ、ゲート酸
化層２ａを異方性エッチングする。その後レジストを除
去することによって、図１２に示されるような、第２ポ
リシリコン層からなるコントロールゲート電極７、層間
絶縁膜６、第１フローティングゲート電極３、第２フロ
ーティングゲート電極４、およびゲート酸化膜２が形成
される。この後、コントロールゲート電極７をマスクと
して、Ｐ型シリコン基板１の主表面上に砒素（Ａｓ）を
３５ｋｅＶ、１×１０15／ｃｍ2 の条件下でイオン注入
する。これにより、ｎ型不純物拡散領域８および９が形
成される。Next, an interlayer insulating layer (not shown) made of a composite film of an oxide film and a nitride film is formed on the entire surface to a thickness of about 200Å, and then a second polysilicon layer (not shown) is formed thereon.
Is formed with a thickness of about 2500Å. And the second
After forming a resist (not shown) in a predetermined region on the polysilicon layer, the second polysilicon layer, the interlayer insulating layer, the first floating gate electrode layer 3a, the second floating gate electrode layer 4a, are formed using the resist as a mask. The gate oxide layer 2a is anisotropically etched. Thereafter, the resist is removed to remove the control gate electrode 7 made of the second polysilicon layer, the interlayer insulating film 6, the first floating gate electrode 3, the second floating gate electrode 4, and the gate oxide as shown in FIG. The film 2 is formed. Thereafter, using control gate electrode 7 as a mask, arsenic (As) is ion-implanted on the main surface of P-type silicon substrate 1 under the conditions of 35 keV and 1 × 10 15 / cm 2 . As a result, n-type impurity diffusion regions 8 and 9 are formed.
【００４２】最後に、全面に２０００Å程度の厚みを有
する酸化膜（図示せず）を形成した後異方性のリアクテ
ィブイオンエッチングを行なうことによって、図１に示
されるようなサイドウォール酸化膜１０が形成される。
このようにして本発明の第１実施例による半導体記憶装
置は完成される。なお、ＬＳＩ素子として用いる場合に
は、この後さらに層間絶縁膜、コンタクトホールを形成
し配線が施される。Finally, an oxide film (not shown) having a thickness of about 2000 Å is formed on the entire surface and anisotropic reactive ion etching is performed to form the sidewall oxide film 10 as shown in FIG. Is formed.
Thus, the semiconductor memory device according to the first embodiment of the present invention is completed. When used as an LSI element, thereafter, an interlayer insulating film and a contact hole are further formed and wiring is performed.
【００４３】図１３〜図１８は、第１実施例の半導体記
憶装置の他の製造プロセスを説明するための断面構造図
である。図１３〜図１８を参照して、次に第１実施例の
半導体記憶装置の他の製造プロセスについて説明する。13 to 18 are sectional structural views for explaining another manufacturing process of the semiconductor memory device of the first embodiment. Another manufacturing process of the semiconductor memory device of the first embodiment will be described with reference to FIGS.
【００４４】まず、図１３に示すように、Ｐ型シリコン
基板１の所定領域にウェル領域および素子分離酸化膜
（図示せず）を形成した後、全面に１００Å程度の厚み
を有するゲート酸化層２ａを形成する。ゲート酸化層２
ａ上に窒化層１１ａを１０００Å程度の厚みで形成す
る。窒化層１１ａ上の所定領域にレジストを形成した後
そのレジストをマスクとして窒化層１１ａを異方性エッ
チングすることによって、図１４に示されるような０．
３μｍ程度の幅を有する窒化膜１１が形成される。First, as shown in FIG. 13, a well region and an element isolation oxide film (not shown) are formed in a predetermined region of the P-type silicon substrate 1, and then a gate oxide layer 2a having a thickness of about 100Å is formed on the entire surface. To form. Gate oxide layer 2
A nitride layer 11a is formed on a with a thickness of about 1000Å. By forming a resist in a predetermined region on the nitride layer 11a and then anisotropically etching the nitride layer 11a using the resist as a mask, as shown in FIG.
A nitride film 11 having a width of about 3 μm is formed.
【００４５】次に、ＣＶＤ法を用いて全面に第１ポリシ
リコン層（図示せず）を１０００Å程度の厚みで堆積し
た後異方性のリアクティブイオンエッチングを行なうこ
とによって、図１５に示されるようなサイドウォール膜
形状を有する第１フローティングゲート電極３および第
２フローティングゲート電極４が形成される。Next, a first polysilicon layer (not shown) is deposited on the entire surface by the CVD method to a thickness of about 1000 Å, and then anisotropic reactive ion etching is performed, as shown in FIG. The first floating gate electrode 3 and the second floating gate electrode 4 having such a sidewall film shape are formed.
【００４６】次に、図１６に示すように、全面に酸化膜
と窒化膜との複合膜からなる層間絶縁層６ａを２００Å
程度の厚みで形成した後、層間絶縁層６ａ上に第２のポ
リシリコン層７ａを２５００Å程度の厚みで形成する。Next, as shown in FIG. 16, an interlayer insulating layer 6a made of a composite film of an oxide film and a nitride film is formed on the entire surface by 200Å.
Then, the second polysilicon layer 7a is formed on the interlayer insulating layer 6a to a thickness of about 2500Å.
【００４７】第２のポリシリコン層７ａ上の所定領域に
レジスト（図示せず）を形成した後、このレジストをマ
スクとして第２のポリシリコン層７ａ、層間絶縁層６
ａ、第１フローティングゲート電極３および第２フロー
ティングゲート電極４を異方性エッチングする。そし
て、レジストを除去することによって、図１７に示され
るような、第２のポリシリコン層からなるコントロール
ゲート電極７、層間絶縁膜６、第１フローティングゲー
ト電極３、および第２フローティングゲート電極４が形
成される。この後、コントロールゲート電極７をマスク
としてＰ型半導体基板１の主表面に砒素（Ａｓ）を３５
ｋｅＶ、１×１０15／ｃｍ2 の条件下でイオン注入す
る。これにより、ｎ型不純物拡散領域８および９が形成
される。After a resist (not shown) is formed on a predetermined region on the second polysilicon layer 7a, the second polysilicon layer 7a and the interlayer insulating layer 6 are used as a mask.
a, anisotropically etching the first floating gate electrode 3 and the second floating gate electrode 4. Then, by removing the resist, the control gate electrode 7 made of the second polysilicon layer, the interlayer insulating film 6, the first floating gate electrode 3, and the second floating gate electrode 4 as shown in FIG. 17 are formed. It is formed. After that, arsenic (As) is deposited on the main surface of the P-type semiconductor substrate 1 by using the control gate electrode 7 as a mask.
Ion implantation is performed under the conditions of keV and 1 × 10 15 / cm 2 . As a result, n-type impurity diffusion regions 8 and 9 are formed.
【００４８】次に、全面に２０００Å程度の厚みを有す
る酸化層（図示せず）を形成した後異方性のリアクティ
ブイオンエッチングを行なうことによって、図１８に示
されるようなサイドウォール酸化膜１０が形成される。
このようなプロセスによっても、本発明の第１実施例に
よる半導体記憶装置は完成されるが、ＬＳＩ素子として
用いる場合にはこの後層間絶縁膜、コンタクトホールが
形成され、さらに配線が施される。Next, an oxide layer (not shown) having a thickness of about 2000 Å is formed on the entire surface, and anisotropic reactive ion etching is performed to form the sidewall oxide film 10 as shown in FIG. Is formed.
The semiconductor memory device according to the first embodiment of the present invention is also completed by such a process, but when it is used as an LSI element, an interlayer insulating film and a contact hole are formed thereafter, and wiring is further provided.
【００４９】図１９は、本発明の第２実施例による半導
体記憶装置を示した断面構造図である。図１９を参照し
て、この第２実施例の半導体記憶装置は、基本的には図
１に示した第１実施例の半導体記憶装置と同じ構造を有
している。さらに、この第２実施例では、チャネル領域
１５内の誘電体膜５の直下にｎ型不純物拡散領域１２を
形成している。このようにチャネル領域１５内にｎ型不
純物拡散領域１２を形成することによって、隣接するｎ
型不純物拡散領域８，１２，９の間隔が狭くなり、ドレ
イン側の電界がチャネル領域１５内に及びやすくなる。
その結果、電流駆動能力が大きくなるという効果が得ら
れる。FIG. 19 is a sectional structural view showing a semiconductor memory device according to the second embodiment of the present invention. Referring to FIG. 19, the semiconductor memory device of the second embodiment basically has the same structure as the semiconductor memory device of the first embodiment shown in FIG. Further, in the second embodiment, the n-type impurity diffusion region 12 is formed immediately below the dielectric film 5 in the channel region 15. By forming the n-type impurity diffusion region 12 in the channel region 15 in this way, the adjacent n
The distance between the type impurity diffusion regions 8, 12, 9 is narrowed, and the electric field on the drain side easily reaches the channel region 15.
As a result, the effect of increasing the current drive capability is obtained.
【００５０】図２０は、図１９に示した第２実施例によ
る半導体記憶装置の製造プロセスを説明するための断面
構造図である。図２０を参照して、第１フローティング
ゲート電極層３ａおよび第２フローティングゲート電極
層４ａをパターニングによって形成した後、それらをマ
スクとして砒素（Ａｓ）を３５ｋｅＶ、１×１０15／ｃ
ｍ2 の条件下でイオン注入する。これにより、ｎ型不純
物拡散領域１２を形成する。FIG. 20 is a sectional structural view for illustrating a manufacturing process of the semiconductor memory device according to the second embodiment shown in FIG. Referring to FIG. 20, after forming first floating gate electrode layer 3a and second floating gate electrode layer 4a by patterning, arsenic (As) is used as a mask at 35 keV, 1 × 10 15 / c.
Ion implantation is performed under the condition of m 2 . As a result, the n-type impurity diffusion region 12 is formed.
【００５１】[0051]
【発明の効果】以上のように、請求項１〜４に記載の半
導体記憶装置によれば、所定の間隔を隔てて第１および
第２の電荷蓄積電極を形成することによって、１つのメ
モリセルトランジスタで２ビットの記憶状態を保持する
ことができる。その結果、従来の１トランジスタで１ビ
ットの記憶状態を保持する場合に比べて集積度をより向
上させることができる。As described above, according to the semiconductor memory device of the first to fourth aspects, one memory cell is formed by forming the first and second charge storage electrodes at a predetermined interval. A transistor can hold a 2-bit storage state. As a result, the degree of integration can be further improved as compared with the conventional case where one transistor holds a 1-bit storage state.
【００５２】また、第１および第２の電荷蓄積電極の間
に位置する第２の誘電体膜の下方に第２導電型の不純物
領域を形成すれば、ドレイン側の電界がチャネル領域内
に及びやすくなり、電流駆動力を大きくすることができ
る。Further, if the second conductivity type impurity region is formed below the second dielectric film located between the first and second charge storage electrodes, the electric field on the drain side extends to the channel region. It becomes easier and the current driving force can be increased.
【００５３】請求項５〜７に記載の半導体記憶装置の製
造方法によれば、第１および第２の電荷蓄積電極を所定
の間隔を隔てて形成することによって、１つのトランジ
スタで２ビットの記憶状態を保持することが可能な半導
体記憶装置を容易に製造することができる。According to the method of manufacturing a semiconductor memory device according to any one of claims 5 to 7, by forming the first and second charge storage electrodes at a predetermined interval, one transistor can store 2-bit data. A semiconductor memory device capable of holding the state can be easily manufactured.
【００５４】請求項８に記載の半導体記憶装置の記憶認
識方法によれば、ソース領域とドレイン領域とを入れ替
えてＯＮ，ＯＦＦ状態を判別し、両方の組合わせで状態
を認識することによって、１つのメモリセルトランジス
タで２ビットの記憶状態を認識することができる。According to the memory recognition method of the semiconductor memory device of the eighth aspect, the source region and the drain region are interchanged to determine the ON / OFF state, and the state is recognized by the combination of both, thereby Two memory cell transistors can recognize a 2-bit storage state.
【図１】本発明の第１実施例による半導体記憶装置を示
した断面構造図である。FIG. 1 is a sectional structural view showing a semiconductor memory device according to a first embodiment of the present invention.
【図２】本発明の第１実施例による半導体記憶装置の一
つの記憶状態を示した断面構造図である。FIG. 2 is a sectional structural view showing one memory state of the semiconductor memory device according to the first embodiment of the present invention.
【図３】本発明の第１実施例による半導体記憶装置の他
の記憶状態を示した断面構造図である。FIG. 3 is a sectional structural view showing another memory state of the semiconductor memory device according to the first embodiment of the present invention.
【図４】本発明の第１実施例による半導体記憶装置のさ
らに他の記憶状態を示した断面構造図である。FIG. 4 is a sectional structural view showing another storage state of the semiconductor memory device according to the first exemplary embodiment of the present invention.
【図５】本発明の第１実施例による半導体記憶装置の第
１の記憶状態でのチャネル表面のポテンシャル分布を示
した断面構造図である。FIG. 5 is a sectional structural view showing a potential distribution on a channel surface in a first memory state of the semiconductor memory device according to the first example of the present invention.
【図６】本発明の第１実施例による半導体記憶装置の第
２の記憶状態でのチャネル表面のポテンシャル分布を示
した断面構造図である。FIG. 6 is a sectional structural view showing a potential distribution on a channel surface in a second memory state of the semiconductor memory device according to the first example of the present invention.
【図７】本発明の第１実施例による半導体記憶装置の第
３の記憶状態でのチャネル表面のポテンシャル分布を示
した断面構造図である。FIG. 7 is a sectional structural view showing a potential distribution on a channel surface in a third memory state of the semiconductor memory device according to the first example of the present invention.
【図８】本発明の第１実施例による半導体記憶装置の第
４の記憶状態でのチャネル表面のポテンシャル分布を示
した断面構造図である。FIG. 8 is a sectional structural view showing a potential distribution on a channel surface in a fourth memory state of the semiconductor memory device according to the first example of the present invention.
【図９】図１に示した第１実施例による半導体記憶装置
の一つの製造プロセスの第１工程を説明するための断面
構造図である。9 is a sectional structural view for illustrating a first step of one manufacturing process of the semiconductor memory device according to the first embodiment shown in FIG. 1. FIG.
【図１０】図１に示した第１実施例による半導体記憶装
置の一つの製造プロセスの第２工程を説明するための断
面構造図である。10 is a sectional structural view for illustrating a second step of one manufacturing process of the semiconductor memory device according to the first embodiment shown in FIG. 1. FIG.
【図１１】図１に示した第１実施例による半導体記憶装
置の一つの製造プロセスの第３工程を説明するための断
面構造図である。11 is a sectional structural view for illustrating a third step of one manufacturing process of the semiconductor memory device according to the first embodiment shown in FIG. 1. FIG.
【図１２】図１に示した第１実施例による半導体記憶装
置の一つの製造プロセスの第４工程を説明するための断
面構造図である。12 is a sectional structural view for illustrating a fourth step of one manufacturing process of the semiconductor memory device according to the first embodiment shown in FIG. 1. FIG.
【図１３】図１に示した第１実施例による半導体記憶装
置の他の製造プロセスの第１工程を説明するための断面
構造図である。13 is a sectional structural view for illustrating a first step of another manufacturing process of the semiconductor memory device according to the first embodiment shown in FIG. 1. FIG.
【図１４】図１に示した第１実施例による半導体記憶装
置の他の製造プロセスの第２工程を説明するための断面
構造図である。14 is a cross-sectional structure diagram for illustrating the second step of another manufacturing process of the semiconductor memory device according to the first embodiment shown in FIG. 1. FIG.
【図１５】図１に示した第１実施例による半導体記憶装
置の他の製造プロセスの第３工程を説明するための断面
構造図である。15 is a sectional structural view for illustrating a third step of another manufacturing process of the semiconductor memory device according to the first embodiment shown in FIG. 1. FIG.
【図１６】図１に示した第１実施例による半導体記憶装
置の他の製造プロセスの第４工程を説明するための断面
構造図である。16 is a sectional structural view for illustrating a fourth step of another manufacturing process of the semiconductor memory device according to the first embodiment shown in FIG. 1. FIG.
【図１７】図１に示した第１実施例による半導体記憶装
置の他の製造プロセスの第５工程を説明するための断面
構造図である。FIG. 17 is a sectional structural view for illustrating a fifth step of another manufacturing process of the semiconductor memory device according to the first embodiment shown in FIG. 1.
【図１８】図１に示した第１実施例による半導体記憶装
置の他の製造プロセスの第６工程を説明するための断面
構造図である。18 is a sectional structural view for illustrating a sixth step of another manufacturing process of the semiconductor memory device according to the first embodiment shown in FIG. 1. FIG.
【図１９】本発明の第２実施例による半導体記憶装置を
示した断面構造図である。FIG. 19 is a sectional structural view showing a semiconductor memory device according to a second embodiment of the present invention.
【図２０】図１９に示した第２実施例による半導体記憶
装置の製造プロセスを説明するための断面構造図であ
る。20 is a sectional structural view for illustrating the manufacturing process for the semiconductor memory device according to the second embodiment shown in FIG. 19. FIG.
【図２１】従来の半導体記憶装置を示した断面構造図で
ある。FIG. 21 is a sectional structural view showing a conventional semiconductor memory device.
１：Ｐ型シリコン基板 ２：ゲート酸化膜 ３：第１フローティングゲート電極 ４：第２フローティングゲート電極 ５：誘電体膜 ６：層間絶縁膜 ７：コントロールゲート電極 ８：ｎ型不純物拡散領域 ９：ｎ型不純物拡散領域 １０：サイドウォール酸化膜 １１：窒化膜 １２：ｎ型不純物拡散領域 なお、各図中、同一符号は同一または相当部分を示す。 1: P-type silicon substrate 2: Gate oxide film 3: First floating gate electrode 4: Second floating gate electrode 5: Dielectric film 6: Interlayer insulating film 7: Control gate electrode 8: N-type impurity diffusion region 9: n Type impurity diffusion region 10: Sidewall oxide film 11: Nitride film 12: N type impurity diffusion region In each figure, the same reference numerals indicate the same or corresponding portions.
Claims (8)
と、 前記半導体基板の主表面上にチャネル領域を挟むように
所定の間隔を隔てて形成された第２導電型のソース領域
およびドレイン領域と、 前記チャネル領域上に形成された第１の誘電体膜と、 前記第１の誘電体膜上の所定領域に形成された第２の誘
電体膜と、 前記第１の誘電体膜上に前記第２の誘電体膜を挟むよう
に所定の間隔を隔てて形成された第１および第２の電荷
蓄積電極と、 前記第１および第２の電荷蓄積電極上に形成された第３
の誘電体膜と、 前記第３の誘電体膜上に形成された制御電極とを備え
た、電気的に情報の書込および消去が可能な半導体記憶
装置。1. A first-conductivity-type semiconductor substrate having a main surface, and a second-conductivity-type source region and a drain which are formed on the main surface of the semiconductor substrate with a predetermined space therebetween so as to sandwich a channel region. A region, a first dielectric film formed on the channel region, a second dielectric film formed on a predetermined region on the first dielectric film, and a first dielectric film on the first dielectric film First and second charge storage electrodes formed at predetermined intervals so as to sandwich the second dielectric film, and a third charge storage electrode formed on the first and second charge storage electrodes.
And a control electrode formed on the third dielectric film, capable of electrically writing and erasing information.
の下方に位置する領域には第２導電型の不純物領域が形
成されている、請求項１に記載の電気的に情報の書込お
よび消去が可能な半導体記憶装置。2. The electrically writing information according to claim 1, wherein a second conductivity type impurity region is formed in a region of the channel region below the second dielectric film. And a erasable semiconductor memory device.
みと、前記第２の誘電体膜の厚みとは実質的に等しい、
請求項１に記載の電気的に情報の書込および消去が可能
な半導体記憶装置。3. The thickness of the first and second charge storage electrodes and the thickness of the second dielectric film are substantially equal to each other.
A semiconductor memory device according to claim 1, wherein information can be electrically written and erased.
記半導体基板の主表面に対して垂直な方向の厚みは、前
記ソース領域および前記ドレイン領域側に向かってそれ
ぞれ次第に減少している、請求項１に記載の電気的に情
報の書込および消去が可能な半導体記憶装置。4. The thickness of each of the first and second charge storage electrodes in a direction perpendicular to the main surface of the semiconductor substrate gradually decreases toward the source region and the drain region, respectively. A semiconductor memory device according to claim 1, wherein information can be electrically written and erased.
１の誘電体膜を形成する工程と、 前記第１の誘電体膜上に所定の間隔を隔てて第１および
第２の電荷蓄積電極を形成する工程と、 前記第１の誘電体膜上の前記第１の電荷蓄積電極と前記
第２の電荷蓄積電極との間に位置する領域に第２の誘電
体膜を形成する工程と、 前記第１および第２の電荷蓄積電極上に第３の誘電体膜
を介して制御電極を形成する工程とを備えた、電気的に
情報の書込および消去が可能な半導体記憶装置の製造方
法。5. A step of forming a first dielectric film on a main surface of a semiconductor substrate of the first conductivity type, and a first and a second dielectric film formed on the first dielectric film with a predetermined space therebetween. Forming a charge storage electrode; and forming a second dielectric film on a region of the first dielectric film located between the first charge storage electrode and the second charge storage electrode. A semiconductor memory device capable of electrically writing and erasing information, including a step and a step of forming a control electrode on the first and second charge storage electrodes via a third dielectric film. Manufacturing method.
立って、前記第１および第２の電荷蓄積電極をマスクと
して前記チャネル領域に第２導電型の不純物を導入する
工程をさらに備える、請求項５に記載の電気的に情報の
書込および消去が可能な半導体記憶装置の製造方法。6. Prior to the step of forming the second dielectric film, the method further comprises the step of introducing an impurity of a second conductivity type into the channel region using the first and second charge storage electrodes as a mask. A method of manufacturing a semiconductor memory device according to claim 5, wherein information can be electrically written and erased.
１の誘電体膜を形成する工程と、 前記第１の誘電体膜上の所定領域にパターニングされた
第２の誘電体膜を形成する工程と、 前記第１の誘電体膜上に前記第２の誘電体膜を挟むよう
に第１および第２の電荷蓄積電極を形成する工程と、 前記第２の誘電体膜上と、前記第１および第２の電荷蓄
積電極上とに第３の誘電体膜を形成する工程と、 前記第３の誘電体膜上に制御電極を形成する工程とを備
えた、電気的に情報の書込および消去が可能な半導体記
憶装置の製造方法。7. A step of forming a first dielectric film on a main surface of a semiconductor substrate of the first conductivity type, and a second dielectric film patterned in a predetermined region on the first dielectric film. Forming a first and a second charge storage electrode on the first dielectric film so as to sandwich the second dielectric film, and on the second dielectric film. Electrically forming a third dielectric film on the first and second charge storage electrodes, and forming a control electrode on the third dielectric film. Manufacturing method of semiconductor memory device capable of writing and erasing data.
電極と、メモリセルトランジスタのソース領域およびド
レイン領域となる第１または第２の不純物領域とを含む
電気的に情報の書込および消去が可能な半導体記憶装置
の記憶認識方法であって、 前記第１の不純物領域を前記ソース領域、前記第２の不
純物領域を前記ドレイン領域として、前記メモリセルト
ランジスタのＯＮ，ＯＦＦを認識するステップと、 前記第１の不純物領域を前記ドレイン領域、前記第２の
不純物領域を前記ソース領域として前記メモリセルトラ
ンジスタのＯＮ，ＯＦＦを認識するステップとを備え
た、電気的に情報の書込および消去が可能な半導体記憶
装置の記憶認識方法。8. An electrical information write and write operation including first and second charge storage electrodes, a control electrode, and a first or second impurity region serving as a source region and a drain region of a memory cell transistor. A method of recognizing an erasable semiconductor memory device, comprising recognizing ON / OFF of the memory cell transistor, wherein the first impurity region is the source region and the second impurity region is the drain region. And erasing ON / OFF of the memory cell transistor by using the first impurity region as the drain region and the second impurity region as the source region, and electrically writing and erasing information. Recognizing method of semiconductor memory device capable of performing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1613194A JPH07226449A (en) | 1994-02-10 | 1994-02-10 | Semiconductor memory device capable of electrically writing and erasing and its manufacture and memory recognition |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1613194A JPH07226449A (en) | 1994-02-10 | 1994-02-10 | Semiconductor memory device capable of electrically writing and erasing and its manufacture and memory recognition |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226449A true JPH07226449A (en) | 1995-08-22 |
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ID=11907948
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| Application Number | Title | Priority Date | Filing Date |
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| JP1613194A Withdrawn JPH07226449A (en) | 1994-02-10 | 1994-02-10 | Semiconductor memory device capable of electrically writing and erasing and its manufacture and memory recognition |
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| Country | Link |
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