JP3129928B2 - 樹脂封止型半導体装置 - Google Patents

樹脂封止型半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、内部に３個以上の半導
体チップを縦方向に重ねて搭載した樹脂封止型半導体装
置に関するものである。
【０００２】
【従来の技術】現在、１つのパッケージ内に複数の半導
体チップを搭載したパッケージとして、図６に示すよう
な１つのリードフレームのダイパッド部８上に平面的に
複数の半導体チップ１を搭載し、金ワイヤー３によりリ
ードフレームのインナーリード部２と電気的に接続し、
封止樹脂４による封止したものがある。一方、半導体チ
ップ１を立体的に搭載する半導体装置として、図７に示
すように、１つのダイパッド部８の両面に半導体チップ
１をダイボンドして搭載し、金ワイヤー３によりワイヤ
ーボンドを行うことによって、電気的に接続し、その
後、封止樹脂４により封止した構造をもつものがある。
また、図７に示す構造の改良として、図８に示すよう
な、複数のリードフレームを用いて多数の半導体チップ
１を封止樹脂４内に搭載するものもある。
【０００３】また、図９に示すように、ワイヤーボンデ
ィング技術を用いず、フレキシブル基板６にパターニン
グしたインナーリード部５に直接、互いの回路形成面を
対向させ、接続させた２個の半導体チップ１を樹脂封止
したものに直接接続したものや、図１０に示すように、
互いの回路形成面と反対の面を対向させ、フレキシブル
基板６にパターニングしたインナーリード部５に直接接
続するものもある。
【０００４】
【発明が解決しようとする課題】近年、半導体等の電子
部品を搭載した電子機器は、高機能化が進む一方で、小
型化・薄型化・軽量化が進んでいる。その電子機器の小
型化・薄型化・軽量化に伴い、電子部品自身の小型化・
薄型化・高密度化・高集積化が要求されるようになって
いる。つまり、電子機器に搭載された同一サイズの基板
上に更に多くの電子部品を実装したい、または同一数の
電子部品を小さいサイズの基板に実装したいという要求
が高くなってきている。
【０００５】この要求を満たすために、上述したよう
に、複数の半導体チップを同一樹脂封止型半導体装置に
搭載する技術があるが、図６に示すように、平面的に複
数の半導体チップを搭載するものでは、樹脂封止型半導
体装置の外形サイズが大きくなる。そのため、より高密
度に半導体チップを搭載するためには、図７〜図１０に
示すように立体的に搭載する構造が望ましい。
【０００６】しかし、立体的に３個以上の半導体チップ
を搭載する場合、２枚以上のリードフレームを用い、ワ
イヤーボンディングにより電気的に接続していた。その
ため、２枚以上のリードフレームの厚み、及び電気的接
合に必要なワイヤーの高さ分の樹脂厚がチップ数分必要
となり、半導体装置の樹脂封止部分の厚みが厚くなり、
電子機器の小型化・薄型化にはマイナスであった。
【０００７】一方、図９及び図１０に示す構造では、２
個の半導体チップしか封止できず、高集積化に不向きで
あった。また、図９と図１０とを組み合わせた構造で
は、すべての半導体チップをフレキシブル基板にパター
ニングしたインナーリードと接合するため、搭載する全
ての半導体チップに対応する、フレキシブル基板に形成
されたインナーリードのパターンを形成する必要があ
り、機種変更の場合には新たにすべてのフレキシブル基
板のパターンを設計し直す必要があるため、コストアッ
プになるという問題点があった。
【０００８】本発明は、コストアップを押え、搭載にお
いて自由度の高い、３個以上の半導体チップを搭載した
樹脂封止型半導体装置を提供することを目的とするもの
である。
【０００９】
【課題を解決するための手段】請求項１記載の本発明の
樹脂封止型半導体装置は、第１の半導体チップと第２の
半導体チップとが、回路形成面同士を対向するように配
置され、第１の半導体チップに形成された端子と第２の
半導体チップに形成された端子とが、複数のインナーリ
ードからなり、且つ、その先端部分の厚さが薄くされ
た、一のインナーリード部の表側から及び裏側から該イ
ンナーリード部の上記先端部分と電気的に接続され、且
つ、上記第１の半導体チップの回路形成面の裏面に、回
路形成面の裏が対向するように第３の半導体チップが接
合されており、上記第３の半導体チップはワイヤーボン
ディングにより所定のインナーリードと電気的に接続さ
れていることを特徴とするものである。
【００１０】また、請求項２記載の本発明の樹脂封止型
半導体装置は、上記第２の半導体チップの回路形成面の
裏面に、回路形成面の裏面が対向するように第４の半導
体チップが接合されており、上記第４の半導体チップは
ワイヤーボンディングにより上記インナーリード部と電
気的に接続されていることを特徴とする、請求項１記載
の樹脂封止型半導体装置である。
【００１１】また、請求項３記載の本発明の樹脂封止型
半導体装置は、上記第１の半導体チップが上記第２の半
導体チップに形成された回路パターンに対してミラー反
転した回路パターンを有し、且つ、回路パターンの反転
して同じ位置にくる端子同士を同一の他の端子の接続し
ていないインナーリードに接続し、且つ、チップセレク
ト用コントロール端子は互いに異なる、他の端子の接続
していないインナーリードに接続されていることを特徴
とする、請求項１又は請求項２記載の樹脂封止型半導体
装置である。
【００１２】また、請求項４記載の本発明の樹脂封止型
半導体装置は、上記第３の半導体チップに形成された回
路パターンが上記第２の半導体チップと同一の回路パタ
ーンを有する、又は、上記第３の半導体チップが上記第
２の半導体チップと、上記第４の半導体チップが上記第
１の半導体チップと同一の回路パターンを有し、且つ、
同一の回路パターンにおいて、同じ位置にくる端子同士
を同一の他の端子の接続していないインナーリードに接
続し、チップセレクト用コントロール端子は互いに異な
る、他の端子が接続していないインナーリードに接続さ
れていることを特徴とする、請求項１、請求項２又は請
求項３記載の樹脂封止型半導体装置である。
【００１３】また、請求項５記載の本発明の樹脂封止型
半導体装置は、上記第１の半導体チップ、上記第２の半
導体チップ、及び上記第３の半導体チップに形成された
回路パターンが全て異なり、各端子が他の端子の接続し
ていないインナーリードと電気的に接続していることを
特徴とする、請求項１記載の樹脂封止型半導体装置であ
る。
【００１４】更に、請求項６記載の本発明の樹脂封止型
半導体装置は、上記第１の半導体チップ、上記第２の半
導体チップ、上記第３の半導体チップ、及び上記第４の
半導体チップに形成された回路パターンが全て異なり、
各端子が他の端子の接続していないインナーリードと電
気的に接続していることを特徴とする、請求項２記載の
樹脂封止型半導体装置である。
【００１５】
【作用】上記構成により、１つの樹脂封止型半導体装置
の内部に３個又は４個の半導体チップを同時に封止する
ことが可能となり、半導体チップのリードフレームのダ
イパッド部にボンディングするのではなく、半導体チッ
プ同士を直接接着するため樹脂封止部分の厚みを薄くす
ることができる。
【００１６】また、３個又は４個の半導体チップをトラ
ンスファーモールドにより１度に成型することができ、
樹脂封止型半導体装置における１チップ当たりの後半ア
センブリ材料・工程費用が低減できる。
【００１７】更に、インナーリードと直接接続された半
導体チップの回路形成面の裏面に搭載された半導体チッ
プとインナーリードとの電気的接合をワイヤーボンディ
ングにより取ることができるため、半導体チップの機種
変更等に伴うコストアップを極力抑えることができる。
【００１８】
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。
【００１９】図１（ａ）は請求項１記載の本発明の、フ
レキシブル基板に形成したインナーリードを用いた樹脂
封止型半導体装置の断面図であり、同（ｂ）は請求項１
記載の本発明の、リードフレームの一部からなるインナ
ーリードを用いた樹脂封止型半導体装置の断面図であ
り、図２（ａ）は請求項２記載の本発明の、フレキシブ
ル基板に形成したインナーリードを用いた樹脂封止型半
導体装置の断面図であり、同（ｂ）は請求項２記載の本
発明の、リードフレームの一部からなるインナーリード
を用いた樹脂封止型半導体装置の断面図であり、図３は
請求項１記載の本発明の、フレキシブル基板に形成した
インナーリードを用いた樹脂封止型半導体装置の製造工
程を示す図であり、図４は請求項１記載の本発明の、リ
ードフレームの一部からなるインナーリードを用いた樹
脂封止型半導体装置の製造工程を示す図であり、図５は
請求項２記載の本発明の、フレキシブル基板上に形成し
たインナーリードを用いた樹脂封止型半導体装置の製造
工程を示す図である。
【００２０】図１乃至図５において、１ａ乃至１ｄは半
導体チップ、２はリードフレームのインナーリード部、
３は金ワイヤー、４は封止用樹脂、５はフレキシブル基
板に形成されたインナーリード部、６はフレキシブル基
板、７は端子を示す。
【００２１】図１及び図２に示すように、本発明の樹脂
封止型半導体装置は、以下の特徴がある。
【００２２】まず、半導体チップ１ａ、１ｂを回路形成
面同士を対向させ、リードフレームの一部からなるイン
ナーリード部２又はフレキシブル基板６に形成されたイ
ンナーリード部５を介して直接接続させ、該半導体チッ
プ１ａ、１ｂの回路形成面と裏面に、別の半導体チップ
１ｃ、１ｄを回路形成面の裏面とを対向させ接合し、ワ
イヤーボンディングにより、インナーリード部２、５と
接続することを特徴とするものである。
【００２３】また、半導体チップ１ａ、１ｂに形成され
た回路パターンがミラー反転の回路パターンを有する場
合、又は／及び、半導体チップ１ｃ、１ｄに形成された
回路パターンがミラー反転の回路パターンを有する場
合、反転して同じ位置にくる端子同士を同一のインナー
リード部２、５に接合し、チップセレクト用コントロー
ル端子のみは別々のインナーリード部２、５に接続する
必要がある。
【００２４】また、搭載される半導体チップ１ａ〜１ｄ
がそれぞれ異なる回路パターンを有する場合には、すべ
ての端子７を別々のインナーリード部２、５に接続する
必要がある。
【００２５】更に、半導体チップ１ａに形成された配線
パターンが、半導体チップ１ｂに形成された回路パター
ンに対してミラー反転の回路パターンであり、且つ、半
導体チップ１ａ又は半導体チップ１ｂと同一の回路パタ
ーンが形成された半導体チップを接合させる場合には、
該半導体チップを半導体チップ１ａ、１ｂの内、同一回
路パターンを有する半導体チップと反対の半導体チップ
の回路形成面の裏面に、接合する。そして、同一回路パ
ターンにおいて同じ位置にくる端子同士は同じインナー
リード部に接続される。
【００２６】即ち、回路パターンが異なる場合には、す
べての端子を他の端子の接続していないインナーリード
に接続し、回路パターンが同一の場合には、同じ位置に
くる端子は同一のインナーリードに接続し、且つチップ
セレクト用コントロール端子は他の端子の接続していな
いインナーリードに接続し、また、２つの回路パターン
が互いにミラー反転の関係にある場合には、一方を反転
して、同じ位置にくる端子同士は同一のインナーリード
に接続し、且つチップセレクト用コントロール端子は他
の端子の接続していないインナーリードに接続する。
【００２７】なお、その他に、半導体チップ１ａは半導
体チップ１ｂの回路パターンのミラー反転した回路パタ
ーンを有し、且つ半導体チップ１ｃの回路パターンは、
半導体チップ１ａ及び半導体チップ１ｂの回路パターン
とも異なる場合や、半導体チップ１ａは半導体チップ１
ｂの回路パターンのミラー反転した回路パターンを有
し、且つ半導体チップ１ａ及び半導体チップ１ｄの回路
パターンが同一で、且つ半導体チップ１ｂ及び半導体チ
ップ１ｃの回路パターンが同一である場合や、半導体チ
ップ１ａは半導体チップ１ｂの回路パターンのミラー反
転した回路パターンを有し、且つ半導体チップ１ｃの回
路パターンは半導体チップ１ａ、１ｂ、１ｄの回路パタ
ーンと異なり、且つ、半導体チップ１ｄの回路パターン
も半導体チップ１ａ、１ｂの回路パターンとは異なる場
合等がある。
【００２８】次に図３を用いて、請求項１記載の本発明
の、フレキシブル基板に形成したインナーリードを用い
た樹脂封止型半導体装置の製造工程を説明する。
【００２９】まず、２個の半導体チップ１ａ、１ｂの回
路形成面同士を向かい合わせ、インナーリード６を挟ん
でボンディングする。尚、半導体チップ１ａと半導体チ
ップ１ｂとは異なる回路パターンを有する場合には、そ
れぞれ異なるインナーリードに接合するが、半導体チッ
プ１ｂに半導体チップ１ａの回路パターンをミラー反転
した回路が形成されている場合、片方を反転して同じ位
置にくるパッド同士を同一のインナーリードに接合し、
チップセレクト用のコントロール端子をそれぞれ異なる
インナーリードに接合する。
【００３０】また、この接合に際し、半導体チップ１
ａ、１ｂ側又はインナーリード部６先端に金属バンプを
付けるか若しくは金属バンプを付けずに直接インナーリ
ード部２、５を半導体チップ１ａ、１ｂに接続させる
（図３（ａ）〜（ｃ））。この半導体チップ１ａ、１ｂ
に付ける金属バンプ（端子７）としては、スパッタリン
グで付けたバンプを用いたり、ワイヤーボンディング技
術を用いたスタッドバンプ等を付ける。
【００３１】一方、インナーリード部５先端にバンプを
付ける場合は転写バンプ等を用いる。このとき接合する
インナーリード部５はテープキャリアパッケージ（以
下、「ＴＣＰ」とする。）等で用いられるポリイミドで
できたフレキシブル基板６に銅箔を付け、インナーリー
ドのパターンを形成したものを用いる。このインナーリ
ード接合時、接合部のインナーリード部５は錫（Ｓｎ）
メッキを形成しておき、半導体チップ１ａ、１ｂの端子
７と接合する。
【００３２】この場合、接合に際し、約５００℃に加熱
し、接合荷重は１端子当たり２０〜３０ｇ程度の圧力
を、例えば、５６個の端子をもつ半導体チップの場合、
約１．５ｋｇをチップ全体に上下から加え接合する。
尚、このときの荷重の方が、半導体チップ１ａ、１ｂに
半導体チップ１ｃ、１ｄをダイボンドするときの荷重よ
り大きいので、上記工程をダイボンド工程より先に行
う。
【００３３】また、半導体チップ１ａ、１ｂが接合する
インナーリードにフレキシブル基板に形成したインナー
リードパターンを用いる場合、半導体チップ１ａ、１ｂ
に接合した側と逆方向のインナーリード部６をリードフ
レームのインナーリード部２に接合し、フレキシブル基
板６上のインナーリード部６とリードフレームのインナ
ーリード部２とは、異方性導電性接着剤を用いて導通を
取れるようにする。
【００３４】次に、インナーリード部６に接合された半
導体チップ１ａの回路形成面の裏面にダイボンド用の接
着剤を用いて半導体チップ１ｃを接着する（図３
（ｄ））。
【００３５】尚、上述のように、半導体チップ１ｃに半
導体チップ１ｂの回路パターンと同一の回路が形成され
ている場合、同じ位置にくるパッド同士を同一のインナ
ーリードに接合し、チップセレクト用のコントロール端
子をそれぞれ異なるインナーリードに接合する。このよ
うに半導体チップ１ｂに半導体チップ１ａの回路パター
ンをミラー反転した回路が形成され、半導体チップ１ｃ
に形成された回路パターンが半導体チップ１ｂに形成さ
れた回路パターンと同一のものであり、且つ、半導体チ
ップがメモリ素子の場合、１の半導体チップを有する樹
脂封止型半導体装置に比べて３倍の容量をもつ樹脂封止
型半導体装置を形成することができる。
【００３６】次に、接着された半導体チップ１ｃは、半
導体チップ１ｂの回路形成面の裏面を支持して、金ワイ
ヤー３を用いて従来と同様のワイヤーボンディングを行
い、リードフレームのインナーリード部２との電気的接
続を行う（図３（ｅ））。その後、樹脂により一度に封
止し、リードフレームのインナーリード部２を形成し、
樹脂封止型半導体装置が完成する（図３（ｆ）、
（ｇ））。
【００３７】また、リードフレームのインナーリード部
２先端部分をエッチング等による化学的手法、若しくは
コインニング等による機械的手法により厚さのみを薄く
したものを用いる場合、図４に示すように、リードフレ
ームのインナーリード部２先端を直接半導体チップ１
ａ、１ｂに接合するので、図３（ｃ）に示す半導体チッ
プ１ａ、１ｂに接合した側と逆方向のインナーリード部
６先端をリードフレームのインナーリード部２に接合
し、フレキシブル基板６上のインナーリード部５とリー
ドフレームのインナーリード部２とを、異方性導電性接
着剤を用いて導通させる工程は不要となる。
【００３８】次に、１つの樹脂封止型半導体装置に４個
の半導体チップを搭載する場合の製造工程について、図
５を用いて説明する。尚、ＴＣＰを用いた場合について
説明するが、リードフレームのインナーリード部２に直
接半導体チップを接合させる場合も同様に実施可能であ
る。
【００３９】まず、図３と同様の工程にて、半導体チッ
プ１ａの回路形成面の裏面に半導体チップ１ｃを搭載し
た後、リードフレームを反転させ、半導体チップ１ｃの
回路形成面の裏面をＯリング等の弾性体（図示せず。）
を用いて支持し、半導体チップ１ｂの回路形成面の裏面
に半導体チップ１ｄを搭載する（図５（ａ）〜
（ｄ））。
【００４０】次に、ワイヤーボンドしていない側の半導
体チップ１ｄ表面をダイボンド時と同様Ｏリング等の弾
性体（図示せず。）を用いて支持し、半導体チップ１ｃ
とインナーリード部５とをワイヤーボンドし、更にリー
ドフレームを反転し、同様にワイヤーボンドを行う。こ
の２回目のワイヤーボンドは１回目のワイヤーボンド位
置から外側にずらしてインナーリード部２との接合を行
う。
【００４１】尚、ワイヤ−ボンディング時の回路形成面
保護のため、半導体チップの回路形成面に膜厚が１０μ
ｍ程度のポリイミド等でコーティングする必要がある。
ポリイミドを１０μｍ以上付け、しかも半導体チップ支
持側をＯリングで支えた場合は、ダイボンド時の荷重が
加わった場合でも、半導体チップ回路形成面が保護され
ていることが確認されて要る。この半導体チップ上にポ
リイミドを１０μｍ付けるには、ウエハープロセスにお
いて、ウエハー全面にポリイミドを塗布し、フォトリソ
グラフィによりワイヤーパッド部を開口させる手法や、
ウエハー状態でワイヤーパッド部を避ける位置にスクリ
ーン印刷法で印刷する手法が可能である。また、ダイボ
ンド時の荷重としては５０〜１００ｇ、ワイヤーボンド
時の荷重は約１００ｇとしている。また、ダイボンドで
は半導体チップの密着性を向上させるためにスクラブし
た方がよい。
【００４２】また、このとき使用するＯリングの材料と
しては、鎖状のテフロンをカーボンブラックで架橋し、
フッ素系のゴム材を充填させた構造をもつものを用い
た。しかし、Ｏリングは耐薬品性・耐熱性をもち、２０
０〜３００℃程度の加熱でも弾性を有する材料であれば
よい。また、形状はリング状でなくても一定値以上の弾
性力を確保できれば、棒状や面状でも可能である。
【００４３】その後、樹脂により全体を封止し、樹脂封
止型半導体装置を形成する。
【００４４】尚、上記工程順を変更し、半導体チップ１
ｃをダイボンドした後、半導体チップ１ｃとインナーリ
ードとをワイヤーボンドし、その後、リードフレームを
反転し、半導体チップ１ｄをダイボンドし、半導体チッ
プ１ｄとインナーリード部２とをワイヤーボンドする。
この工程を用いると、半導体チップ１ｃにのみ弾性体を
付けるだけでよく、工程数が減る。
【００４５】
【発明の効果】以上詳細に説明したように、１つの樹脂
封止型半導体装置の内部に３個又は４個の半導体チップ
を同時に封止することが可能となり、半導体チップのリ
ードフレームのダイパッド部にボンディングするのでは
なく、半導体チップ同士を直接接着するため樹脂封止部
分の厚みを薄くすることができる。
【００４６】また、３個又は４個の半導体チップをトラ
ンスファーモールドにより１度に成型することができ、
樹脂封止型半導体装置における１チップ当たりの後半ア
センブリ材料・工程費用が低減でき、更に、一部の半導
体チップとの電気的接合をワイヤーボンディングにより
取ることができるため、半導体チップの機種変更等に伴
うコストアップを極力抑えることができる。
【００４７】即ち、今後必要となるであろう電子部品の
高機能化に対し、その製造に必要不可欠な電子部品であ
る半導体装置を小型化・薄型化・軽量化しながら大容量
化・高密度化することができる。つまり、１つの樹脂封
止型半導体装置の内部に３個ないし４個の半導体チップ
を搭載することが可能となるため、半導体チップ１つ分
の電子機器内部に占める空間が小さくなる。そのため、
同一サイズの電子機器内部に多くの電子部品、つまり半
導体装置を実装することが可能となり、電子機器の高機
能化を図ることができる。また、同じ機能の場合には、
その電子部品を実装する部分を小さくすることができ、
電子機器全体を薄く、また軽くすることが可能となる。
【００４８】また、メモリ等の半導体装置であれば、ウ
エハープロセスで製造可能な最大容量の４倍の容量まで
を同一の外形サイズを樹脂封止型半導体装置に封止する
ことが可能であるため、電子機器の高機能化に効果があ
り、更に、異なる半導体チップの搭載も可能であるため
マルチチップモジュール化も可能である。
【図面の簡単な説明】
【図１】（ａ）は請求項１記載の本発明の、フレキシブ
ル基板に形成したインナーリードを用いた樹脂封止型半
導体装置の断面図であり、（ｂ）は請求項１記載の本発
明の、リードフレームの一部からなるインナーリードを
用いた樹脂封止型半導体装置の断面図である。
【図２】（ａ）は請求項２記載の本発明の、フレキシブ
ル基板に形成したインナーリードを用いた樹脂封止型半
導体装置の断面図であり、（ｂ）は請求項２記載の本発
明の、リードフレームの一部からなるインナーリードを
用いた樹脂封止型半導体装置の断面図である。
【図３】請求項１記載の本発明の、フレキシブル基板に
形成したインナーリードを用いた樹脂封止型半導体装置
の製造工程を示す図である。
【図４】請求項１記載の本発明の、リードフレームの一
部からなるインナーリードを用いた樹脂封止型半導体装
置の製造工程を示す図である。
【図５】請求項２記載の本発明の、フレキシブル基板に
形成したインナーリードを用いた樹脂封止型半導体装置
の製造工程を示す図である。
【図６】従来の第１の樹脂封止型半導体装置の断面図で
ある。
【図７】従来の第２の樹脂封止型半導体装置の断面図で
ある。
【図８】従来の第３の樹脂封止型半導体装置の断面図で
ある。
【図９】従来の第４の樹脂封止型半導体装置の断面図で
ある。
【図１０】従来の第５の樹脂封止型半導体装置の断面図
である。
【符号の説明】
１ 半導体チップ ２ リードフレームのインナーリード部 ３ 金ワイヤー ４ 封止樹脂 ５ フレキシブル基板のインナーリード部 ６ フレキシブル基板 ７ 端子
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/04 H01L 21/60

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１の半導体チップと第２の半導体チッ
    プとが、回路形成面同士を対向するように配置され、第
    １の半導体チップに形成された端子と第２の半導体チッ
    プに形成された端子とが、複数のインナーリードからな
    り、且つ、その先端部分の厚さが薄くされた、一のイン
    ナーリード部の表側から及び裏側から該インナーリード
    部の上記先端部分と電気的に接続され、且つ、上記第１
    の半導体チップの回路形成面の裏面に、回路形成面の裏
    が対向するように第３の半導体チップが接合されてお
    り、上記第３の半導体チップはワイヤーボンディングに
    より所定のインナーリードと電気的に接続されているこ
    とを特徴とする樹脂封止型半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018168198A1 (ja) 2017-03-15 2018-09-20 東芝メモリ株式会社 半導体記憶装置
US10964671B2 (en) 2018-07-12 2021-03-30 Toshiba Memory Corporation Stacked chips comprising interconnects

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3937265B2 (ja) * 1997-09-29 2007-06-27 エルピーダメモリ株式会社 半導体装置
KR19990060952A (ko) * 1997-12-31 1999-07-26 김영환 반도체 패키지
US6147411A (en) * 1998-03-31 2000-11-14 Micron Technology, Inc. Vertical surface mount package utilizing a back-to-back semiconductor device module
JP3077668B2 (ja) * 1998-05-01 2000-08-14 日本電気株式会社 半導体装置、半導体装置用リードフレームおよびその製造方法
US6573538B2 (en) * 1998-11-12 2003-06-03 International Business Machines Corporation Semiconductor device with internal heat dissipation
SG93192A1 (en) * 1999-01-28 2002-12-17 United Microelectronics Corp Face-to-face multi chip package
JP3876088B2 (ja) * 1999-01-29 2007-01-31 ローム株式会社 半導体チップおよびマルチチップ型半導体装置
US6118176A (en) * 1999-04-26 2000-09-12 Advanced Semiconductor Engineering, Inc. Stacked chip assembly utilizing a lead frame
US6355980B1 (en) * 1999-07-15 2002-03-12 Nanoamp Solutions Inc. Dual die memory
US6559525B2 (en) * 2000-01-13 2003-05-06 Siliconware Precision Industries Co., Ltd. Semiconductor package having heat sink at the outer surface
JP3839323B2 (ja) * 2001-04-06 2006-11-01 株式会社ルネサステクノロジ 半導体装置の製造方法
US6744121B2 (en) * 2001-04-19 2004-06-01 Walton Advanced Electronics Ltd Multi-chip package
KR100422450B1 (ko) * 2002-05-10 2004-03-11 삼성전자주식회사 반도체 메모리장치의 플립칩 인터페이스회로 및 그 방법
US7309923B2 (en) * 2003-06-16 2007-12-18 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
JP4725346B2 (ja) * 2006-02-08 2011-07-13 ソニー株式会社 半導体装置
US7384819B2 (en) * 2006-04-28 2008-06-10 Freescale Semiconductor, Inc. Method of forming stackable package
US8432026B2 (en) * 2006-08-04 2013-04-30 Stats Chippac Ltd. Stackable multi-chip package system
US7645638B2 (en) * 2006-08-04 2010-01-12 Stats Chippac Ltd. Stackable multi-chip package system with support structure
US7622333B2 (en) * 2006-08-04 2009-11-24 Stats Chippac Ltd. Integrated circuit package system for package stacking and manufacturing method thereof
US8642383B2 (en) * 2006-09-28 2014-02-04 Stats Chippac Ltd. Dual-die package structure having dies externally and simultaneously connected via bump electrodes and bond wires
US7531383B2 (en) 2006-10-31 2009-05-12 Freescale Semiconductor, Inc. Array quad flat no-lead package and method of forming same
US7683467B2 (en) * 2006-12-07 2010-03-23 Stats Chippac Ltd. Integrated circuit package system employing structural support
US7759783B2 (en) * 2006-12-07 2010-07-20 Stats Chippac Ltd. Integrated circuit package system employing thin profile techniques
US8314499B2 (en) * 2008-11-14 2012-11-20 Fairchild Semiconductor Corporation Flexible and stackable semiconductor die packages having thin patterned conductive layers
DE102011003195B4 (de) 2011-01-26 2019-01-10 Robert Bosch Gmbh Bauteil und Verfahren zum Herstellen eines Bauteils
JP5831401B2 (ja) * 2012-08-24 2015-12-09 三菱電機株式会社 半導体装置
CN113113379A (zh) * 2021-04-13 2021-07-13 马鞍山市槟城电子有限公司 芯片封装结构

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5588356A (en) * 1978-12-27 1980-07-04 Hitachi Ltd Semiconductor device
JPH0619353B2 (ja) * 1985-12-20 1994-03-16 和光純薬工業株式会社 亜硝酸塩測定用試薬組成物
JPH0778596B2 (ja) * 1988-08-19 1995-08-23 富士写真フイルム株式会社 ハロゲン化銀写真乳剤の製造方法
US5530292A (en) * 1990-03-15 1996-06-25 Fujitsu Limited Semiconductor device having a plurality of chips
JPH04103141A (ja) * 1990-08-22 1992-04-06 Hitachi Ltd 半導体装置
JPH04184949A (ja) * 1990-11-20 1992-07-01 Fujitsu Miyagi Electron:Kk 半導体装置とその製造方法
US5331235A (en) * 1991-06-01 1994-07-19 Goldstar Electron Co., Ltd. Multi-chip semiconductor package

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018168198A1 (ja) 2017-03-15 2018-09-20 東芝メモリ株式会社 半導体記憶装置
US11145625B2 (en) 2017-03-15 2021-10-12 Toshiba Memory Corporation Semiconductor memory device
US11594523B2 (en) 2017-03-15 2023-02-28 Kioxia Corporation Semiconductor memory device
US10964671B2 (en) 2018-07-12 2021-03-30 Toshiba Memory Corporation Stacked chips comprising interconnects
US11594521B2 (en) 2018-07-12 2023-02-28 Kioxia Corporation Stacked chips comprising interconnects

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