JP3129234B2 - Active matrix type liquid crystal display - Google Patents
Active matrix type liquid crystal displayInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、アクティブマトリ
ックス型液晶表示装置に関し、特にサンプルホールド回
路とγ変換回路及びデータ反転回路のオフセットばらつ
きを平均化するアクティブマトリックス型液晶表示装置
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix type liquid crystal display device, and more particularly to an active matrix type liquid crystal display device for averaging offset variations of a sample hold circuit, a .gamma. Conversion circuit and a data inversion circuit.
【０００２】[0002]
【従来の技術】従来、アクティブマトリックス型液晶表
示装置（以下「ＡＭ−ＬＣＤ」とも略記する）として、
例えば特開平６−２９５１６２号公報に示されるよう
に、ビデオ信号に対する信号処理にあたり、低消費電力
化と、コンパクト化及び低価格化を目的として用いられ
ている。2. Description of the Related Art Conventionally, as an active matrix type liquid crystal display device (hereinafter abbreviated as "AM-LCD"),
For example, as shown in Japanese Patent Application Laid-Open No. 6-295162, in signal processing for a video signal, it is used for the purpose of low power consumption, compactness and low cost.
【０００３】図１６は、従来のＡＭ−ＬＣＤの構成を示
すブロック図である。図１７は、図１６内のサンプルホ
ールド回路ブロック１７の内部回路の構成を示す図であ
る（特開平６−２９５１６２号公報参照）。FIG. 16 is a block diagram showing a configuration of a conventional AM-LCD. FIG. 17 is a diagram showing a configuration of an internal circuit of the sample-and-hold circuit block 17 in FIG. 16 (see Japanese Patent Application Laid-Open No. 6-295162).
【０００４】図１６及び図１７を参照して、ＡＭ−ＬＣ
Ｄの構成と回路動作を説明する。Referring to FIGS. 16 and 17, AM-LC
The configuration and circuit operation of D will be described.
【０００５】ＡＭ−ＬＣＤは、画素電極１３がマトリッ
クス状に配列されたＬＣＤパネル１２と、このＬＣＤパ
ネル１２を駆動する、垂直ドライバ回路１と、上側及び
下側水平ドライバ回路９、１０とを備えている。The AM-LCD includes an LCD panel 12 in which pixel electrodes 13 are arranged in a matrix, a vertical driver circuit 1 for driving the LCD panel 12, and upper and lower horizontal driver circuits 9, 10. ing.
【０００６】コントローラ１４は、ＬＰＦ（低域通過フ
ィルタ）１５とＶＣＯ（電圧制御発振器）１６によりＰ
ＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ；位相同期
ループ）回路を構成し、水平同期信号（Ｈｏｒｉｚｏｎ
ｔａｌ Ｓｙｎｃｈ；図中、「ＨＳ」で示す）と垂直同
期信号（Ｖｅｒｔｉｃａｌ Ｓｙｎｃｈ；図中、「Ｖ
Ｓ」で示す）を基準信号として、ドットクロック信号及
び各回路を制御する信号を発生する。[0006] The controller 14 uses a LPF (low-pass filter) 15 and a VCO (voltage controlled oscillator) 16 to control the P
An LL (Phase Locked Loop) circuit is formed, and a horizontal synchronization signal (Horizon) is formed.
tal Sync; indicated by “HS” in the figure) and a vertical synchronization signal (Vertical Sync;
S ”), a dot clock signal and a signal for controlling each circuit are generated.
【０００７】図１７を参照すると、サンプルホールド回
路ブロック１７において、入力バッファ回路２１は、入
力されたビデオ信号のレベルシフトと増幅を行い、サン
プルホールド回路２に出力する。一方、コントローラ１
４から供給されるドットクロック信号とスタートパルス
信号によりシフトレジスタ回路２０はドットクロックに
同期してシフトし、サンプルホールド回路２に対しての
サンプリングクロックを発生する。[0007] Referring to FIG. 17, in a sample and hold circuit block 17, an input buffer circuit 21 performs level shift and amplification of an input video signal, and outputs it to a sample and hold circuit 2. On the other hand, controller 1
The shift register circuit 20 shifts in synchronization with the dot clock by the dot clock signal and the start pulse signal supplied from 4, and generates a sampling clock for the sample and hold circuit 2.
【０００８】サンプリングクロックの生成回路３からの
サンプリングクロックにより、入力バッファ回路２１で
レベルシフト及び増幅されたビデオ信号（ビデオ信号
は、Ｒ、Ｇ、Ｂの３色ある）は、サンプルホールド回路
２内のホールドコンデンサにサンプルホールドされる。The video signal (the video signal has three colors of R, G and B) which has been level-shifted and amplified by the input buffer circuit 21 by the sampling clock from the sampling clock generating circuit 3 is stored in the sample-and-hold circuit 2. Is sampled and held by the hold capacitor.
【０００９】さらに、サンプルホールド回路２における
サンプルホールド列の前半部と後半部は、それぞれ対に
なり、セレクタ回路１８内のラッチに保持される。この
セレクタ回路１８においては、コントローラ１４からの
セレクタ信号により、対になったサンプルホールド列の
前半部分を出力するか、後半部分を出力するかを切り替
えて、すなわちシリアル・パラレル変換して、サンプル
ホールド回路ブロック１７の出力とする。Further, the first half and the second half of the sample-and-hold column in the sample-and-hold circuit 2 are paired and held by a latch in the selector circuit 18. The selector circuit 18 switches the output of the first half or the second half of the paired sample and hold columns according to a selector signal from the controller 14, that is, performs serial / parallel conversion and performs sample / hold conversion. The output of the circuit block 17 is used.
【００１０】再び図１６を参照して、シリアル・パラレ
ル変換されたビデオ信号は、γ変換回路５により、撮像
機側（送信側）の逆γ変換の補正及び液晶の輝度−電圧
特性の補償が行われる。Referring to FIG. 16 again, the video signal subjected to the serial / parallel conversion is subjected to correction of inverse γ conversion on the image pickup device side (transmission side) and compensation of the luminance-voltage characteristic of the liquid crystal by the γ conversion circuit 5. Done.
【００１１】データ反転回路５において、γ変換された
信号の半分を、画素電極１３電位のゲート電圧によるフ
ィードスルー電圧を無視できる場合は、ＬＣＤ（Ｌiqui
d Ｃrystal Ｄysplay）パネル１２の対向電極の電圧に
対して反転して出力し、残りの信号を非反転で出力す
る。すなわち、データ反転回路５は、ＬＣＤパネル１２
のアナログ式の上側、下側水平ドライバ回路９、１０
に、対向電極の電圧に対して、逆相の信号を供給する。In the data inverting circuit 5, when a half of the γ-converted signal can be neglected from the feedthrough voltage caused by the gate voltage of the pixel electrode 13, the LCD (Liquid) is used.
d Crystal Display) The output is inverted with respect to the voltage of the counter electrode of the panel 12, and the remaining signals are output without being inverted. That is, the data inversion circuit 5 is connected to the LCD panel 12.
Analog upper and lower horizontal driver circuits 9, 10
Then, a signal having a phase opposite to the voltage of the counter electrode is supplied.
【００１２】上側、下側水平ドライバ回路９、１０にお
いて、データ反転回路５により対向電極の電圧に対して
反転、非反転された信号は、ＬＣＤパネル１２の画素電
極１３に供給される。In the upper and lower horizontal driver circuits 9 and 10, signals inverted and non-inverted with respect to the voltage of the counter electrode by the data inverting circuit 5 are supplied to the pixel electrodes 13 of the LCD panel 12.
【００１３】[0013]
【発明が解決しようとする課題】上述した従来のＡＭ−
ＬＣＤは、サンプルホールド回路と、γ変換回路及びデ
ータ反転回路が複数で構成されている。The above-mentioned conventional AM-
The LCD includes a plurality of sample and hold circuits, a γ conversion circuit, and a data inversion circuit.
【００１４】製造上、サンプルホールド回路内のホール
ドコンデンサのばらつき、ホールドコンデンサに接続さ
れるスイッチ部のトランジスタの寄生容量のばらつきな
どにより、入力されるビデオ信号のサンプリングし、ホ
ールドして出力した電圧値がサンプルホールド回路間で
ばらつきが生じる。In manufacturing, the input video signal is sampled, the voltage value is output after being sampled due to the variation of the hold capacitor in the sample and hold circuit, the variation of the parasitic capacitance of the transistor of the switch connected to the hold capacitor, and the like. However, variations occur between the sample and hold circuits.
【００１５】データ反転回路において、反転回路と非反
転回路のオフセットばらつきが生じ、また、γ変換回路
においてもオフセットばらつきが生じる。In a data inverting circuit, offset variations occur between an inverting circuit and a non-inverting circuit, and offset variations also occur in a γ converting circuit.
【００１６】このように生じたばらつきやオフセットば
らつきを持った電圧が、画素電極に書き込まれると、液
晶の輝度−電圧特性から輝度が異なってしまい、ＬＣＤ
パネルで縦縞や表示ムラとなって見える、という問題が
ある。When a voltage having the variation and offset variation generated as described above is written to the pixel electrode, the luminance differs from the luminance-voltage characteristic of the liquid crystal.
There is a problem that vertical stripes and display unevenness appear on the panel.
【００１７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、縦縞や表示ムラ
のないアクティブマトリックス型液晶表示装置を提供す
ることにある。Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to provide an active matrix type liquid crystal display device free from vertical stripes and display unevenness.
【００１８】[0018]
【課題を解決するための手段】上記目的を達成するため
に、本願第１発明のアクティブマトリックス型液晶表示
装置は、アクティブマトリックス型液晶パネルと、前記
液晶パネルを駆動する垂直ドライバ回路と水平ドライバ
回路と、ビデオ信号を処理して前記水平ドライバ回路に
供給する信号処理回路と、前記垂直ドライバ回路、前記
水平ドライバ回路、及び前記信号処理回路の動作を制御
する信号を発生するコントローラと、を備えたアクティ
ブマトリックス型液晶表示装置において、前記信号処理
回路が、２×Ｎ（Ｎは自然数）個のサンプルホールド回
路と、前記２×Ｎ個のサンプルホールド回路に対して、
ビデオ信号のサンプリングの順序を、１水平走査期間毎
に変更するように制御するサンプリングクロックの生成
回路と、Ｎ個で構成される第１のセレクタ回路であっ
て、Ｎ個毎に前半部と後半部に分けられた前記ビデオ信
号の順序に対応して、前記２×Ｎ個のサンプルホールド
回路の前半部をなす１番目からＮ番目と、前記前半部の
それぞれに１対１で対応した後半部をなす（Ｎ＋１）番
目から（２×Ｎ）番目とから入力された信号を切り替え
て出力する前記第１のセレクタ回路と、前記第１のセレ
クタ回路の出力信号をγ変換するＮ個のγ変換回路と、
前記γ変換回路の出力信号をある一定電圧に対し反転さ
せた信号と非反転の信号を作成するＮ個のデータ反転回
路と、前記サンプルホールド回路で順序を変更された前
記ビデオ信号に対して元の正しい順序に戻し、前記デー
タ反転回路の出力信号を選択するＮ個の第２のセレクタ
回路と、を備え、前記液晶表示パネルの前記水平ドライ
バ回路に信号を供給する、ように構成される。In order to achieve the above object, an active matrix type liquid crystal display device according to a first aspect of the present invention comprises an active matrix type liquid crystal panel, a vertical driver circuit and a horizontal driver circuit for driving the liquid crystal panel. A signal processing circuit that processes a video signal and supplies the processed signal to the horizontal driver circuit; and a controller that generates a signal that controls an operation of the vertical driver circuit, the horizontal driver circuit, and the signal processing circuit. In the active matrix type liquid crystal display device, the signal processing circuit includes: 2 × N (N is a natural number) sample / hold circuits; and 2 × N sample / hold circuits.
The order of the sampling of the video signal, and generating circuit of the sampling clock for controlling to change every horizontal scanning period, met first selector circuit constituted by the N
The video signal divided into the first half and the second half every N
Corresponding to the order of the signals, the first to N-th parts forming the first half of the 2 × N sample-and-hold circuits ,
No. (N + 1), which forms the latter half of each one-to-one correspondence
Said first selector circuit that outputs switch the signal input from the eye (2 × N) th and, and N gamma conversion circuit for converting the output signal of the first selector circuit gamma,
N data inverting circuits for generating a signal obtained by inverting the output signal of the γ conversion circuit with respect to a certain voltage and a non-inverted signal; N selectors for selecting the output signal of the data inverting circuit.
And a circuit, which supplies a signal to the horizontal driver circuit of the liquid crystal display panel, so configured.
【００１９】本願第２発明のアクティブマトリックス型
液晶表示装置は、前記本願第１発明の構成において、前
記γ変換回路の位置を前記入力バッファ回路と前記サン
プルホールド回路の間に構成される。An active matrix liquid crystal display device according to a second aspect of the present invention is the active matrix type liquid crystal display device according to the first aspect of the present invention, wherein the position of the γ conversion circuit is configured between the input buffer circuit and the sample hold circuit.
【００２０】本願第３発明のアクティブマトリックス型
液晶表示装置は、本願第１発明において、前記２×Ｎ
（Ｎは偶数の自然数）個のサンプルホールド回路で構成
された場合、前記２×Ｎ個のサンプルホールド回路に、
ビデオ信号のサンプリングの順序を、１水平走査期間毎
に変更するように制御するサンプリングクロックの生成
回路と、Ｎ個で構成される第１のセレクタ回路であっ
て、Ｎ個毎に前半部と後半部に分けられた前記ビデオ信
号の順序に対応して、前記２×Ｎ個のサンプルホールド
回路の前半部をなす１番目からＮ番目と、前記前半部の
それぞれに１対１で対応した後半部をなす（Ｎ＋１）番
目から（２×Ｎ）番目とから入力された信号を切り替え
て出力するとともに、前記第１のセレクタ回路の１番目
と２番目、…、（Ｎ−１）番目とＮ番目の互いに隣接す
る組は同一の配線で結線された前記第１のセレクタ回路
と、前記第１のセレクタ回路の出力信号をγ変換するＮ
個のγ変換回路と、前記γ変換回路の出力信号をある一
定電圧に対し反転させた信号と非反転の信号を作成する
Ｎ個のデータ反転回路と、Ｎ個で構成される第２のセレ
クタ回路であって、前記第２のセレクタ回路の１番目と
２番目、…、（Ｎ−１）番目とＮ番目の互いに隣接する
組は同一の配線で結線されており、前記２×Ｎ個のサン
プルホールド回路で順序を変更された前記ビデオ信号に
対して元の正しい順序に戻し、前記Ｎ個のデータ反転回
路の出力信号を選択する前記第２のセレクタ回路により
構成される。The active matrix type liquid crystal display device according to the third aspect of the present invention is the same as the first aspect of the invention, wherein the 2 × N
When (N is an even natural number) sample-and-hold circuits, the 2 × N sample-and-hold circuits include:
The order of the sampling of the video signal, and generating circuit of the sampling clock for controlling to change every horizontal scanning period, met first selector circuit constituted by the N
The video signal divided into the first half and the second half every N
Corresponding to the order of the signals, the first to N-th parts forming the first half of the 2 × N sample-and-hold circuits ,
No. (N + 1), which forms the latter half of each one-to-one correspondence
From the eye (2 × N) th while switching the input signal output from the, first and second of said first selector circuit, ..., (N-1) th and N-th set of adjacent N is for converting the same to the first selector circuit <br/> which is connected by wiring, an output signal of said first selector circuit γ
Γ conversion circuits, N data inversion circuits for generating a signal obtained by inverting the output signal of the γ conversion circuit with respect to a certain voltage and a non-inversion signal, and a second selector composed of N pieces a circuit, first and second of said second selector circuit, ..., (N-1) th and N-th adjacent pairs to each other are connected by the same wire, the 2 × N number of back into the correct order with respect to the video signal change the order by the sample-and-hold circuit, constituted by the second selector circuit for selecting an output signal of said N data inversion circuit.
【００２１】本願第４発明のアクティブマトリックス型
液晶表示装置は、前記第３発明において、前記γ変換回
路の位置を前記入力バッファ回路と前記サンプルホール
ド回路の間に構成される。According to a fourth aspect of the present invention, in the active matrix type liquid crystal display device according to the third aspect, the position of the γ conversion circuit is configured between the input buffer circuit and the sample hold circuit.
【００２２】[0022]
【発明の実施の形態】本発明の好ましい実施の形態につ
いて説明する。本発明のアクティブマトリックス型液晶
表示装置は、その好ましい実施の形態において、ビデオ
信号を処理してＬＣＤパネルの水平ドライバ回路に供給
する信号処理回路において、ビデオ信号のサンプルホー
ルドする順序をサンプルホールド回路（図１の２）で変
更し、第１のセレクタ回路（図１の４）にて、サンプル
ホールドしたビデオ信号の前半部と後半部とを切り替え
て出力し、第１のセレクタ回路の出力信号を、γ変換回
路（図１の５）でγ変換し、ある一定電圧に対して反転
した信号と非反転の信号をデータ反転回路（図１の６）
で作成して出力し、第２のセレクタ回路（図１の７）に
てデータ反転回路の出力をビデオ信号の順序を変更され
た信号を元の正しい順序に戻し、ＬＣＤパネルの水平ド
ライバ回路に供給するようにしたものである。このた
め、半導体基板の出力信号は、回路のばらつき、オフセ
ットばらつきが平均化され、ＬＣＤパネルの画素電極に
は平均化された電圧が書き込まれ、画素間の輝度のばら
つきがなくなる。DESCRIPTION OF THE PREFERRED EMBODIMENTS A preferred embodiment of the present invention will be described. In a preferred embodiment of the active matrix type liquid crystal display device of the present invention, in a signal processing circuit for processing a video signal and supplying the video signal to a horizontal driver circuit of an LCD panel, a sample and hold sequence of the video signal is determined by a sample and hold circuit ( 1), the first selector circuit (4 in FIG. 1) switches and outputs the first half and the second half of the sampled and held video signal, and outputs the output signal of the first selector circuit. Γ conversion circuit (5 in FIG. 1), and a data inversion circuit (6 in FIG. 1) of a signal inverted and a non-inversion signal with respect to a certain constant voltage.
The output of the data inverting circuit is returned to the original correct order by the second selector circuit (7 in FIG. 1), and the output signal is returned to the horizontal driver circuit of the LCD panel. It is intended to be supplied. For this reason, in the output signal of the semiconductor substrate, the variation in the circuit and the variation in the offset are averaged, the averaged voltage is written to the pixel electrode of the LCD panel, and the variation in luminance between pixels is eliminated.
【００２３】より詳細には、本発明の実施の形態におい
て、ビデオ信号を処理してＬＣＤパネルの水平ドライバ
回路に供給する信号処理回路は、ビデオ信号のサンプリ
ングの順序を１水平走査期間毎に変更してサンプルホー
ルドする複数のサンプルホールド回路（図２の２）と、
複数のサンプルホールド回路の動作を制御するサンプリ
ングクロックの生成回路（図２の３）と、ビデオ信号の
順序に対して、複数のサンプルホールド回路の出力信号
の前半部と後半部とを切り替える第１のセレクタ回路
（図２の４）と、第１のセレクタ回路の出力信号をγ変
換するγ変換回路（図２の５）と、γ変換回路の出力信
号をある一定電圧に対し反転させた信号と非反転の信号
を作成するデータ反転回路（図２の６）と、サンプルホ
ールド回路で順序を変更されたビデオ信号に対して、元
の正しい順序に戻し、データ反転回路の出力信号を選択
する第２のセレクタ回路（図２の７）により構成され
る。More specifically, in the embodiment of the present invention, the signal processing circuit that processes the video signal and supplies the video signal to the horizontal driver circuit of the LCD panel changes the sampling order of the video signal every one horizontal scanning period. A plurality of sample-and-hold circuits (2 in FIG. 2) for sampling and holding;
A sampling clock generation circuit (3 in FIG. 2) for controlling the operation of the plurality of sample and hold circuits, and a first circuit for switching the first half and the second half of the output signals of the plurality of sample and hold circuits with respect to the order of the video signals. Selector circuit (4 in FIG. 2), a gamma conversion circuit (5 in FIG. 2) for gamma conversion of the output signal of the first selector circuit, and a signal obtained by inverting the output signal of the gamma conversion circuit with respect to a certain voltage. And a data inverting circuit (6 in FIG. 2) for generating a non-inverted signal, and for a video signal whose order has been changed by the sample-and-hold circuit, restore the original correct order and select an output signal of the data inverting circuit. It is composed of a second selector circuit (7 in FIG. 2).
【００２４】サンプリングクロックの生成回路の出力信
号のタイミングを変化させ、１水平走査期間（１Ｈ）毎
にビデオ信号のサンプリングする順序をサンプルホール
ド回路で変更する（例えば図３参照）。The timing of the output signal of the sampling clock generation circuit is changed, and the sampling order of the video signal is changed by the sample and hold circuit every horizontal scanning period (1H) (for example, see FIG. 3).
【００２５】第１のセレクタ回路は、サンプルホールド
回路でホールドしたビデオ信号の前半部と後半部を切り
替える（例えば図４参照）。第１のセレクタ回路の出力
信号はγ変換回路でγ変換され、ある一定電圧に対して
反転した信号と非反転の信号をデータ反転回路で作成し
出力される。第２のセレクタ回路はデータ反転回路の出
力をサンプルホールド回路でビデオ信号の順序を変更さ
れた信号を元の正しい順序に戻し、液晶パネルの水平ド
ライバ回路に信号を出力する。The first selector circuit switches between the first half and the second half of the video signal held by the sample hold circuit (for example, see FIG. 4). The output signal of the first selector circuit is γ-converted by a γ-conversion circuit, and a signal inverted and a non-inverted signal with respect to a certain voltage are created and output by a data inversion circuit. The second selector circuit restores the output of the data inverting circuit to the original correct order of the signal whose video signal order has been changed by the sample-and-hold circuit, and outputs the signal to the horizontal driver circuit of the liquid crystal panel.
【００２６】このように、本発明の実施の形態において
は、ビデオ信号の順序を、各サンプルホールド回路と各
γ変換回路及び各データ反転回路を１Ｈ毎に変更させ
て、第２のセレクタ回路のビデオ信号を正しい順序に直
すことで、サンプルホールド回路のばらつきと、γ変換
回路及びデータ反転回路のオフセットばらつきを平均化
することができ、ＬＣＤパネルの画素電極に書き込み電
圧が平均化されることで、液晶の輝度が平均化され、画
素間の輝度ばらつきをなくすことができるので縦縞や表
示ムラをなくすことができる。As described above, in the embodiment of the present invention, the order of the video signal is changed for each sample-and-hold circuit, each gamma conversion circuit, and each data inversion circuit for each 1H, and By correcting the video signal in the correct order, the variation of the sample and hold circuit and the offset variation of the γ conversion circuit and the data inversion circuit can be averaged, and the writing voltage is averaged to the pixel electrodes of the LCD panel. In addition, since the luminance of the liquid crystal is averaged and the luminance variation between pixels can be eliminated, vertical stripes and display unevenness can be eliminated.
【００２７】また、本発明の実施の形態においては、γ
変換回路をサンプルホールド回路の前に配置した構成と
してよい。In the embodiment of the present invention, γ
The conversion circuit may be arranged before the sample-and-hold circuit.
【００２８】また、本発明は、別の好ましい実施の形態
として、ビデオ信号を処理してＬＣＤパネルの水平ドラ
イバ回路に供給する信号処理回路が、サンプルホールド
回路が２×Ｎ（Ｎは偶数の自然数）個で構成された場
合、Ｎ個で構成される第１のセレクタ回路であって、ビ
デオ信号の順序に対して、２×Ｎ個のサンプルホールド
回路の奇数番目の出力信号の前半部と後半部を切り替え
る奇数番目の第１のセレクタ回路と、２×Ｎ個のサンプ
ルホールド回路の偶数番目の出力信号の前半部と後半部
を切り替える偶数番目の第１のセレクタ回路と、第１の
セレクタの出力信号をγ変換するＮ個のγ変換回路と、
γ変換回路の出力信号をある一定電圧に対し反転させた
信号と非反転の信号を作成するＮ個のデータ反転回路
と、Ｎ個で構成される第２のセレクタ回路であって、前
記２×Ｎ個のサンプルホールド回路で順序を変更された
前記ビデオ信号に対して元の正しい順序に戻し、前記Ｎ
個のデータ反転回路において奇数番目の回路の出力信号
を選択する第２のセレクタ回路と、偶数番目の回路の出
力信号を選択する第２のセレクタ回路で構成される。こ
の構成により、Ｎがの値が大き場合、データ反転回路と
第２のセレクタの入出力の信号線及び第２のセレクタ回
路を制御する第２のセレクタ信号が増え、チップ面積が
大きくなり単価が高くなり、平均化するために、第１の
セレクタ信号及び第２のセレクタ信号の動作がより複雑
化するという問題の解消を図るものである。According to another preferred embodiment of the present invention, a signal processing circuit for processing a video signal and supplying the processed signal to a horizontal driver circuit of an LCD panel includes a sample and hold circuit of 2 × N (N is an even natural number). ), A first selector circuit composed of N pieces, the first half and the second half of odd-numbered output signals of 2 × N sample-and-hold circuits in the order of video signals. An odd-numbered first selector circuit for switching the section, an even-numbered first selector circuit for switching the former half and the latter half of the even-numbered output signals of the 2 × N sample-and-hold circuits, and a first selector circuit. N γ conversion circuits for γ conversion of the output signal;
a second selector circuit composed of N data inverting circuits for generating a signal obtained by inverting an output signal of the γ conversion circuit with respect to a certain voltage and a non-inverted signal; The video signal whose order has been changed by the N sample and hold circuits is returned to the original correct order,
Each of the data inverting circuits includes a second selector circuit for selecting an output signal of an odd-numbered circuit and a second selector circuit for selecting an output signal of an even-numbered circuit. With this configuration, when the value of N is large, the number of signal lines for input / output of the data inverting circuit and the second selector and the number of the second selector signal for controlling the second selector circuit are increased, the chip area is increased, and the unit price is increased. It is intended to solve the problem that the operation of the first selector signal and the second selector signal becomes more complicated due to the higher and averaging.
【００２９】[0029]
【実施例】上記した実施の形態について更に、具体的且
つ詳細に説明すべく、本発明の実施例について図面を参
照して以下に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention;
【００３０】［実施例１］図１は、本発明の第１の実施
例をなすＡＭ−ＬＣＤのブロック図である。[First Embodiment] FIG. 1 is a block diagram of an AM-LCD according to a first embodiment of the present invention.
【００３１】図１を参照して、本発明の第１の実施例の
構成と回路動作を説明する。Referring to FIG. 1, the configuration and circuit operation of the first embodiment of the present invention will be described.
【００３２】コントローラ１４は、ＬＰＦ（低域通過フ
ィルタ）１５とＶＣＯ（電圧制御発振器）１６によりＰ
ＬＬ（位相同期ループ）回路を構成し、水平同期信号Ｈ
Ｓと垂直同期信号ＶＳを基準信号として、ドットクロッ
ク信号及び各回路を制御する信号を発生する。信号処理
回路１を構成するサンプルホールド回路２、サンプリン
グクロック生成回路３、第１のセレクタ回路４、γ変換
回路５、データ反転回路６、第２のセレクタ回路７は、
半導体基板８に搭載される。The controller 14 uses a low pass filter (LPF) 15 and a voltage controlled oscillator (VCO) 16
LL (phase-locked loop) circuit, and the horizontal synchronizing signal H
A dot clock signal and a signal for controlling each circuit are generated using S and the vertical synchronization signal VS as reference signals. The sample-and-hold circuit 2, the sampling clock generation circuit 3, the first selector circuit 4, the gamma conversion circuit 5, the data inversion circuit 6, and the second selector circuit 7, which constitute the signal processing circuit 1,
It is mounted on a semiconductor substrate 8.
【００３３】本実施例では、ビデオ信号は、信号処理回
路１で処理できる電圧にレベルシフト及び増幅されてい
るものとする。従来の技術で説明したように、レベルシ
フト及び増幅の処理を行う入力バッファ回路２１を半導
体基板８内すなわち信号処理回路１内に構成してもよ
い。In this embodiment, it is assumed that the video signal is level-shifted and amplified to a voltage that can be processed by the signal processing circuit 1. As described in the related art, the input buffer circuit 21 that performs the level shift and amplification processing may be configured in the semiconductor substrate 8, that is, in the signal processing circuit 1.
【００３４】また、サンプリングクロックの生成回路３
には、従来の技術の説明において、図１７に、シフトレ
ジスタ回路２０を用いた構成を例として挙げたが、本実
施例でも、シフトレジスタ回路を用いた構成として説明
する。The sampling clock generation circuit 3
In the description of the related art, FIG. 17 shows a configuration using the shift register circuit 20 as an example. However, in this embodiment, a configuration using the shift register circuit will be described.
【００３５】コントローラ１４から供給されるドックク
ロック信号とスタートパルス信号によりサンプリングク
ロックの生成回路３はドットクロックに同期してシフト
し、サンプルホールド回路２に対してのサンプリングク
ロックを発生する。The sampling clock generation circuit 3 shifts in synchronization with the dot clock by the dock clock signal and the start pulse signal supplied from the controller 14, and generates a sampling clock for the sample and hold circuit 2.
【００３６】ビデオ信号が、サンプルホールド回路２に
入力されると、サンプルホールド回路２はサンプリング
クロックの生成回路３の出力信号により制御されて、入
力バッファ回路１の出力信号をサンプルホールドする。
この時、ビデオ信号の順序が変更されて、サンプリング
される。When a video signal is input to the sample and hold circuit 2, the sample and hold circuit 2 is controlled by the output signal of the sampling clock generation circuit 3 to sample and hold the output signal of the input buffer circuit 1.
At this time, the order of the video signals is changed and sampling is performed.
【００３７】第１のセレクタ回路４は、コントローラ１
４からの第１のセレクタ信号により制御されてサンプル
ホールド回路２の出力信号をビデオ信号に対して前半部
と後半部を切り替えて、シリアル・パラレル変換して出
力する。The first selector circuit 4 includes a controller 1
The output signal of the sample-and-hold circuit 2 is controlled by the first selector signal from the switch 4 to switch between the first half and the second half of the video signal, and is subjected to serial / parallel conversion and output.
【００３８】第１のセレクタ回路４の出力信号はγ変換
回路５により、撮像機側の逆γ変換の補正及び液晶の輝
度・電圧特性の補償が行われて出力される。The output signal of the first selector circuit 4 is output by the gamma conversion circuit 5 after the correction of the inverse gamma conversion on the imaging device side and the compensation of the luminance / voltage characteristics of the liquid crystal.
【００３９】データ反転回路６により、γ変換された信
号の半分は、ある一定電圧に対して反転して出力され、
残りの信号は非反転して出力される。The data inverting circuit 6 inverts half of the γ-converted signal with respect to a certain voltage and outputs the inverted signal.
The remaining signals are output non-inverted.
【００４０】第２のセレクタ回路７により、データ反転
回路６の出力信号はビデオ信号に対して元の正しい順序
に変更して選択されて出力される。The output signal of the data inverting circuit 6 is changed by the second selector circuit 7 in the original correct order with respect to the video signal, selected and output.
【００４１】第２のセレクタ回路７の出力信号は、上
側、下側水平ドライバ回路９、１０の振り分けられて入
力され、ＬＣＤパネル１２の画素電極１３に供給され
る。The output signal of the second selector circuit 7 is distributed and input to the upper and lower horizontal driver circuits 9 and 10 and supplied to the pixel electrode 13 of the LCD panel 12.
【００４２】この時、第２のセレクタ回路７の奇数番目
が上側水平ドライバ回路９と接続され、第２のセレクタ
回路の偶数番目は下側水平ドライバ回路１０に接続され
ている。At this time, the odd number of the second selector circuit 7 is connected to the upper horizontal driver circuit 9, and the even number of the second selector circuit is connected to the lower horizontal driver circuit 10.
【００４３】ＬＣＤパネル１２の画素電極１３に供給さ
れた電圧の奇数列目と偶数列目は、ある一定電圧に対し
て互いに極性が異なり、１Ｈ（１水平期間）毎に、その
極性は変更されるので、各画素電極についてみると、そ
れぞれ、正極性と負極性が交互になる。１垂直期間毎に
も極性が変更される。The odd-numbered columns and the even-numbered columns of the voltage supplied to the pixel electrodes 13 of the LCD panel 12 have different polarities with respect to a certain voltage, and the polarity is changed every 1H (one horizontal period). Therefore, regarding each pixel electrode, a positive polarity and a negative polarity are alternated. The polarity is changed every one vertical period.
【００４４】ビデオ信号に対する順序の変更およびもと
の順序に変更する方法について、上述した回路動作を、
図２、図３、図４、図５、及び図６を参照して説明す
る。The above-described circuit operation for changing the order with respect to the video signal and for changing the order to the original order is as follows.
This will be described with reference to FIGS. 2, 3, 4, 5, and 6.
【００４５】図２は、図１に示した第１の実施例におい
て、信号処理回路１内の各回路ブロックをＲＧＢの３色
分の回路のうち１色分の回路について、各回路ブロック
を複数（Ｎ）で表した構成例を示したブロック図であ
る。FIG. 2 is a circuit diagram of the first embodiment shown in FIG. 1 in which each circuit block in the signal processing circuit 1 is divided into a plurality of circuit blocks for one of three color RGB circuits. It is the block diagram which showed the structural example represented by (N).
【００４６】図３は、第１実施例において、ビデオ信号
（ＤＡＴＡ）の順序を変更し、そのビデオ信号がサンプ
ルホールドされるサンプルホールド回路の番号を示した
図である。図３では、例えばフェーズ（Ｐｈａｓｅ）１
のとき、ビデオ信号の１番目（ＤＡＴＡ１）はサンプル
ホールド回路２の１番目（ＳＨ１）でサンプルホールド
し、フェーズ（Ｐｈａｓｅ）Ｎのとき、ビデオ信号の１
番目（ＤＡＴＡ１）はサンプルホールド回路２のＮ番目
（ＳＨＮ）でサンプルホールドすることを示している。FIG. 3 is a diagram showing the numbers of the sample and hold circuits in which the order of the video signals (DATA) is changed and the video signals are sampled and held in the first embodiment. In FIG. 3, for example, phase 1
, The first (DATA1) of the video signal is sampled and held by the first (SH1) of the sample-and-hold circuit 2, and when the phase (Phase) N, the first of the video signal is
The number (DATA1) indicates that the sample and hold is performed at the Nth (SHN) of the sample and hold circuit 2.
【００４７】図４は、第１の実施例において第１のセレ
クタ回路４（ＦＳＥＣ）で第１のセレクタ信号により制
御され、選択するサンプルホールド回路２を示した図で
ある。図４において、例えばＳＨ１：ＳＨＮ＋１は、第
１のセレクタ回路４が先にサンプルホールド回路２の１
（ＳＨ１）を出力信号を選択し、その後サンプルホール
ド回路２のＮ＋１（ＳＨＮ＋１）の出力信号を選択する
動作を交互に繰り返すことを示している。FIG. 4 is a diagram showing the sample and hold circuit 2 controlled and selected by the first selector signal in the first selector circuit 4 (FSEC) in the first embodiment. In FIG. 4, for example, SH1: SHN + 1 is such that the first selector circuit 4
(SH1) indicates that an operation of selecting an output signal and then selecting an N + 1 (SHN + 1) output signal of the sample and hold circuit 2 is alternately repeated.
【００４８】図５は、第１の実施例において第２のセレ
クタ回路７（ＳＳＥＣ）が選択するデータ反転回路６
（ＤＩＮＶ）を示した図である。図５において、フェー
ズ（Ｐｈａｓｅ）１のとき、第２のセレクタ回路７の１
番目（ＳＳＥＣ１）は、データ反転回路６の１番目（Ｄ
ＩＮＶ１）の出力信号を入力し、フェーズ（Ｐｈａｓ
ｅ）Ｎのとき、第２のセレクタ回路７の１番目（ＳＳＥ
Ｃ１）は、データ反転回路６のＮ番目（ＤＩＮＶＮ）の
出力信号を入力することを示している。FIG. 5 shows a data inverting circuit 6 selected by the second selector circuit 7 (SSEC) in the first embodiment.
(DINV). In FIG. 5, at the time of a phase (Phase 1), one of the second selector circuits 7
The first (SSEC1) is the first (D
INV1), and the phase (Phas
e) When N, the first (SSE) of the second selector circuit 7
C1) indicates that the Nth (DINVN) output signal of the data inversion circuit 6 is input.
【００４９】図６は、第１の実施例において上記の図で
示した一部のフェーズ（Ｐｈａｓｅ）のときのスタート
パルス信号とビデオ信号の関係（位相）を示したタイミ
ングチャート図である。FIG. 6 is a timing chart showing the relationship (phase) between the start pulse signal and the video signal in a part of the phase (Phase) shown in the above figure in the first embodiment.
【００５０】図７は、サンプリングクロックの生成回路
３の真理値表である。ドットクロック信号（ＤＣＬＫ）
とスタートパルス信号（ＳＰ）を入力し、サンプリング
クロック（Ｑ１，Ｑ２，・・・，Ｑ２Ｎ−１，Ｑ２Ｎ）
を出力する。FIG. 7 is a truth table of the sampling clock generation circuit 3. Dot clock signal (DCLK)
, A start pulse signal (SP) and a sampling clock (Q1, Q2,..., Q2N-1, Q2N)
Is output .
【００５１】フェーズ（Ｐｈａｓｅ）１の場合、図６の
ようなタイミングで、スタートパルス信号とドットクロ
ック信号が入力されると、サンプリングクロックの生成
回路３は、図７に示した真理値表に従い動作し、サンプ
リングクロックが出力される。In the case of Phase 1, when the start pulse signal and the dot clock signal are input at the timing as shown in FIG. 6, the sampling clock generating circuit 3 operates according to the truth table shown in FIG. Then, a sampling clock is output.
【００５２】そして、図３で示すように、ビデオ信号の
１番目のデータ（ＤＡＴＡ１）は、サンプルホールド回
路２の１番目（ＳＨ１）にサンプルホールドされ、２番
目、３番目、…、Ｎ番目、Ｎ＋１番目、…、２Ｎ−１番
目、２Ｎ番目のデータ（ＤＡＴＡ２〜ＤＡＴＡ２Ｎ）
は、それぞれ、サンプルホールド回路２の２、３、…、
Ｎ、Ｎ＋１、…、２Ｎ−１、２Ｎ（ＳＨ２〜ＳＨ２Ｎ）
にサンプルホールドされる。Then, as shown in FIG. 3, the first data (DATA1) of the video signal is sampled and held by the first (SH1) of the sample and hold circuit 2, and the second, third,... N + 1th,..., 2N-1st, 2Nth data (DATA2 to DATA2N)
Are 2, 3,... Of the sample and hold circuit 2, respectively.
N, N + 1, ..., 2N-1, 2N (SH2 to SH2N)
Is sampled and held.
【００５３】第１のセレクタ回路４は、第１のセレクタ
信号により制御されて、ビデオ信号の前半部と後半部で
切り替えて出力される。The first selector circuit 4 is controlled by the first selector signal, and outputs the video signal by switching between the first half and the second half of the video signal.
【００５４】すなわち、図２及び図４に示したように、
例えば第１のセレクタ回路４の１番目（ＦＳＥＣ１）
は、サンプルホールド回路２のうちの１番目（ＳＨ１）
とＮ＋１番目（ＳＨＮ＋１）とを交互に切り替えて出力
し、第１のセレクタ回路４のＮ番目（ＦＳＥＣＮ）は、
サンプルホールド回路２のＮ番目（ＳＨＮ）と２Ｎ番目
（ＳＨ２Ｎ）とを交互に切り替えて出力する。That is, as shown in FIGS. 2 and 4,
For example, the first (FSEC1) of the first selector circuit 4
Is the first of the sample and hold circuits 2 (SH1)
And the N + 1th (SHN + 1) are alternately output. The Nth (FSECN) of the first selector circuit 4
The N-th (SHN) and 2N-th (SH2N) of the sample and hold circuit 2 are alternately switched and output.
【００５５】第１のセレクタ回路４の１番目の出力信号
は、γ変換回路５の１番目でγ変換されて、データ反転
回路６の１番目で１Ｈ毎に反転または非反転して出力さ
れ、第１のセレクタ回路４のＮ番目の出力信号も同様
に、γ変換回路５のＮ番目でγ変換されて、データ反転
回路６のＮ番目で１Ｈ毎に反転または非反転して出力さ
れる。The first output signal of the first selector circuit 4 is γ-converted by the first γ-conversion circuit 5 and inverted or non-inverted every 1H by the first data-inversion circuit 6 and output. Similarly, the N-th output signal of the first selector circuit 4 is also γ-converted by the N-th output of the γ-conversion circuit 5 and is inverted and non-inverted every 1H by the N-th output of the data inversion circuit 6 and output.
【００５６】この時、データ反転信号に制御されて、デ
ータ反転回路６の奇数と偶数は、ある一定の電圧に対し
て互いに極性が異なり、奇数が反転動作を行う場合、偶
数は非反転動作を行い、逆に、奇数が非反転動作の行う
場合、偶数は反転動作を行う。At this time, under the control of the data inversion signal, the odd number and the even number of the data inversion circuit 6 have different polarities with respect to a certain voltage, and when the odd number performs the inversion operation, the even number performs the non-inversion operation. Conversely, if an odd number performs a non-inverting operation, an even number performs an inverting operation.
【００５７】図５に、示すように、第２のセレクタ信号
に制御されて、第２のセレクタ回路７の１番目（ＳＳＥ
Ｃ１）は、データ反転回路６の１番目（ＤＩＮＶ１）の
出力信号を入力して、上側水平ドライバ回路９に出力
し、第２のセレクタ回路７のＮ番目（ＳＳＥＣＮ）は、
第２のセレクタ信号のＮ番目（ＳＳＥＮ）に制御され
て、データ反転回路６のＮの出力信号を入力して、下側
水平ドライバ回路１０に出力する。As shown in FIG. 5, the first (SSE) of the second selector circuit 7 is controlled by the second selector signal.
C1) receives the first (DINV1) output signal of the data inversion circuit 6 and outputs it to the upper horizontal driver circuit 9, and the N-th (SSECN) of the second selector circuit 7
Under the control of the Nth (SSEN) of the second selector signal, the N output signal of the data inverting circuit 6 is input and output to the lower horizontal driver circuit 10.
【００５８】フェーズ（Ｐｈａｓｅ）Ｎの場合、図６に
示すようなタイミングで、スタートパルス信号ＳＰとド
ットクロック信号ＤＣＬＫが入力されると、サンプリン
グクロックの生成回路３は、図７に示したような真理値
表で動作し、サンプリングクロックＱ１〜Ｑ２Ｎが出力
される。In the phase (Phase) N, when the start pulse signal SP and the dot clock signal DCLK are input at the timing shown in FIG. 6, the sampling clock generating circuit 3 operates as shown in FIG. It operates on a truth table and outputs sampling clocks Q1 to Q2N.
【００５９】そして図３に示すようにビデオ信号の１番
目のデータは、サンプルホールド回路２のＮ（ＳＨＮ）
にサンプルホールドされ、２番目、３番目、…、Ｎ、Ｎ
＋１、…、２Ｎ−１、２Ｎ番目のデータはそれぞれサン
プルホールド回路のＮ＋１、Ｎ＋２、…、２Ｎ−１、２
Ｎ、…、Ｎ−２、Ｎ−１にサンプルホールドされる。Then, as shown in FIG. 3, the first data of the video signal is N (SHN) of the sample and hold circuit 2.
, N, N
,..., 2N−1, and 2N-th data are N + 1, N + 2,.
, N-2, N-1 are sampled and held.
【００６０】第１のセレクタ回路４で第１のセレクタ信
号により制御されて、ビデオ信号の前半部と後半部で切
り替えて出力される。すなわち図４に示したように、第
１のセレクタ回路４の１番目（ＦＳＥＣ１）は、サンプ
ルホールド回路２のＮ＋１番目（ＳＨＮ＋１）と１番目
（ＳＨ１）とを交互に切り替えて出力し、第１のセレク
タ回路４のＮ番目（ＦＳＥＣＮ）は、サンプルホールド
回路２のＮ番目（ＳＨＮ）と２Ｎ番目（ＳＨ２Ｎ）とを
交互に切り替えて出力する。Controlled by the first selector signal in the first selector circuit 4, the video signal is switched between the first half and the second half of the video signal and output. That is, as shown in FIG. 4, the first (FSEC1) of the first selector circuit 4 alternately outputs the (N + 1) th (SHN + 1) and the first (SH1) of the sample and hold circuit 2 and outputs the first. The Nth (FSECN) of the selector circuit 4 alternately outputs the Nth (SHN) and 2Nth (SH2N) of the sample and hold circuit 2.
【００６１】第１のセレクタ回路４の１番目の出力信号
は、γ変換回路５の１番目でγ変換されて、データ反転
回路６の１番目で１Ｈ毎に反転または非反転して出力さ
れ、第１のセレクタ回路４のＮ番目の出力信号も同様
に、γ変換回路５のＮ番目でγ変換されて、データ反転
回路６のＮ番目で１Ｈ毎に反転または非反転して出力さ
れる。この時、データ反転回路６の奇数と偶数はある一
定の電圧に対して互いに極性が異なり、奇数が反転動作
を行う場合、偶数は非反転動作を行い、逆に奇数が非反
転動作を行う場合、偶数は反転動作を行う。The first output signal of the first selector circuit 4 is γ-converted by the first γ-conversion circuit 5 and inverted or non-inverted every 1H by the first data-inversion circuit 6 and output. Similarly, the N-th output signal of the first selector circuit 4 is also γ-converted by the N-th output of the γ-conversion circuit 5 and is inverted and non-inverted every 1H by the N-th output of the data inversion circuit 6 and output. At this time, the odd number and the even number of the data inversion circuit 6 have different polarities with respect to a certain voltage, and when the odd number performs the inversion operation, the even number performs the non-inversion operation, and when the odd number performs the non-inversion operation. , And even numbers perform an inversion operation.
【００６２】図５に示すように、第２のセレクタ信号に
制御されて、第２のセレクタ回路７の１番目（ＳＳＥＣ
１）は、データ反転回路６のＮ番目（ＤＩＮＶＮ）の出
力信号を入力して、上側水平ドライバ回路９に出力し、
第２のセレクタ回路のＮ番目（ＳＳＥＣＮ）は、データ
反転回路６のＮ−１番目（ＤＩＮＶＮ−１）の出力信号
を入力して、下側水平ドライバ回路１０に出力する。As shown in FIG. 5, the first (SSEC) of the second selector circuit 7 is controlled by the second selector signal.
1) receives the Nth (DINVN) output signal of the data inversion circuit 6 and outputs it to the upper horizontal driver circuit 9;
The Nth (SSECN) of the second selector circuit receives the (N−1) th (DINVN−1) output signal of the data inverting circuit 6 and outputs it to the lower horizontal driver circuit 10.
【００６３】フェーズ（Ｐｈａｓｅ）２Ｎの場合、図６
に示すようなタイミングで、スタートパルス信号とドッ
トクロック信号が入力されると、サンプリングクロック
の生成回路３は、図７に示した真理値表に従い動作し、
サンプリングクロックが出力される。In the case of Phase 2N, FIG.
When the start pulse signal and the dot clock signal are input at the timings shown in FIG. 7, the sampling clock generation circuit 3 operates according to the truth table shown in FIG.
A sampling clock is output.
【００６４】そして、図３に示すように、ビデオ信号の
１番目のデータは、サンプルホールド回路３の２Ｎ（Ｓ
Ｈ２Ｎ）にサンプルホールドされ、２番目、３番目、
…、Ｎ、Ｎ＋１、…、２Ｎ−１、２Ｎ番目のデータはそ
れぞれサンプルホールド回路３の１、２、…、Ｎ−１、
Ｎ、…、２Ｎ−２、２Ｎ−１にサンプルホールドされ
る。Then, as shown in FIG. 3, the first data of the video signal is 2N (S
H2N), and the second, third,
.., N, N + 1,..., 2N−1, and 2N-th data are 1, 2,.
N,..., 2N-2, and 2N-1 are sampled and held.
【００６５】第１のセレクタ回路４で、第１のセレクタ
信号に制御されて、ビデオ信号の前半部と後半部で切り
替えて出力される。すなわち図４に示したように、第１
のセレクタ回路４の１番目（ＦＳＥＣ１）は、サンプル
ホールド回路２の１番目（ＳＨ１）とＮ＋１番目（ＳＨ
Ｎ＋１）を交互に切り替えて出力し、第１のセレクタ回
路４のＮ番目（ＦＳＥＣＮ）は、サンプルホールド回路
２の２Ｎ番目（ＳＨ２Ｎ）とＮ番目（ＳＨＮ）とを交互
に切り替えて出力する。The first selector circuit 4 switches and outputs the video signal in the first half and the second half under the control of the first selector signal. That is, as shown in FIG.
The first (FSEC1) of the selector circuit 4 is the first (SH1) and the (N + 1) th (SH1) of the sample and hold circuit 2.
N + 1) are alternately output. The Nth (FSECN) of the first selector circuit 4 alternately outputs the 2Nth (SH2N) and the Nth (SHN) of the sample and hold circuit 2.
【００６６】第１のセレクタ回路４の１番目の出力信号
は、γ変換回路５の１番目でγ変換されて、データ反転
回路６の１番目で１Ｈ毎に反転または非反転して出力さ
れ、第１のセレクタ回路４のＮ番目の出力も同様に、γ
変換回路５のＮ番目でγ変換されて、データ反転回路６
のＮ番目で１Ｈ毎に反転または非反転して出力される。
この時、データ反転回路の奇数と偶数はある一定の電圧
に対して互いに極性が異なり、奇数が反転動作を行う場
合、偶数は非反転動作を行い、逆に奇数が非反転動作を
行う場合、偶数は反転動作を行う。The first output signal of the first selector circuit 4 is γ-converted by the first γ-conversion circuit 5 and inverted or non-inverted every 1H by the first data-inversion circuit 6 and output. Similarly, the N-th output of the first selector circuit 4 is γ
Γ-converted by the N-th conversion circuit 5 and the data inversion circuit 6
Is inverted or non-inverted every 1H and output.
At this time, the odd number and the even number of the data inversion circuit have different polarities with respect to a certain voltage, and when the odd number performs the inversion operation, the even number performs the non-inversion operation, and when the odd number performs the non-inversion operation, Even numbers perform inversion operations.
【００６７】図５に示すように、第２のセレクタ信号に
制御されて、第２のセレクタ回路７の１番目（ＳＳＥＣ
１）は、データ反転回路６のＮ番目（ＤＩＮＶＮ）の出
力信号を入力して、上側水平ドライバ回路９に出力し、
第２のセレクタ回路７のＮ番目（ＳＳＥＣＮ）は、デー
タ反転回路６のＮ−１番目（ＤＩＮＶＮ−１）の出力信
号を入力して、下側水平ドライバ回路１０に出力する。As shown in FIG. 5, the first (SSEC) of the second selector circuit 7 is controlled by the second selector signal.
1) receives the Nth (DINVN) output signal of the data inversion circuit 6 and outputs it to the upper horizontal driver circuit 9;
The Nth (SSECN) of the second selector circuit 7 receives the (N−1) th (DINVN−1) output signal of the data inverting circuit 6 and outputs it to the lower horizontal driver circuit 10.
【００６８】上記したように、フェーズ１からフェーズ
２Ｎの動作を１水平期間および１垂直期間に行うこと
で、画素電極１３に、サンプルホールド回路２と、γ変
換回路５及び、データ反転回路６をばらつき、オフセッ
トを平均化して書き込むことができる。As described above, by performing the operations from phase 1 to phase 2N in one horizontal period and one vertical period, the sample-and-hold circuit 2, the γ conversion circuit 5, and the data inversion circuit 6 are provided in the pixel electrode 13. Variations and offsets can be averaged for writing.
【００６９】すなわちビデオ信号の１番目のデータはサ
ンプルホールド回路２の１番目（ＳＨ１）から２Ｎ番目
（ＳＨＮ２）で、サンプルホールドされ、γ変換回路５
の１からＮ番目を通り、データ反転回路６の１からＮ番
目を通り、ＬＣＤパネル１２の画素電極１３の１列目に
供給される。That is, the first data of the video signal is sampled and held by the first (SH1) to 2Nth (SHN2) of the sample and hold circuit 2, and the γ conversion circuit 5
, And from the 1st to Nth of the data inverting circuit 6, and is supplied to the first column of the pixel electrodes 13 of the LCD panel 12.
【００７０】書き込まれた電圧が平均化されることで、
液晶の輝度が平均化され、画素間の輝度ばらつきをなく
することができるので縦縞や表示ムラをなくすことがで
きる。By averaging the written voltages,
Since the luminance of the liquid crystal is averaged and the luminance variation between pixels can be eliminated, vertical stripes and display unevenness can be eliminated.
【００７１】消費電力などの問題で、ＲＧＢの３色分の
回路を一チップの半導体基板８内に構成することが難し
い場合、色毎に分けて３チップの半導体基板８で構成し
ても良い。When it is difficult to configure circuits for three colors of RGB in a single-chip semiconductor substrate 8 due to power consumption or the like, the three-chip semiconductor substrate 8 may be configured for each color. .
【００７２】本実施例では、従来例に合わせて、水平ド
ライバ回路を上下に分けるように構成しているが、本発
明はこれに限定されるものでなく、図８にブロック図と
して示したＡＭ−ＬＣＤのように、上側または下側のみ
に偶数列と奇数列の両方を駆動する水平ドライバ回路を
構成しても良い。In this embodiment, the horizontal driver circuit is divided into upper and lower parts in accordance with the conventional example. However, the present invention is not limited to this, and the AM circuit shown in the block diagram of FIG. -Like an LCD, a horizontal driver circuit that drives both even and odd columns only on the upper or lower side may be configured.
【００７３】［実施例２］図９は、本発明の第２の実施
例をなすＡＭ−ＬＣＤの構成を示すブロック図である。
図９を参照すると、本発明の第２の実施例は、上記第１
の実施例におけるγ変換回路５を１回路にして、サンプ
ルホールド回路２の前段に配置した構成としたものであ
る。[Embodiment 2] FIG. 9 is a block diagram showing a configuration of an AM-LCD according to a second embodiment of the present invention.
Referring to FIG. 9, the second embodiment of the present invention is the same as the first embodiment.
In this embodiment, the γ-conversion circuit 5 is configured as a single circuit, and is arranged in a stage preceding the sample-and-hold circuit 2.
【００７４】本実施例は、γ変換回路５を、１回路にし
てサンプルホールド回路２前段に配置したことで、γ変
換回路５で消費する電力をＮ分の１にすることができ、
サンプルホールド及びシリアル・パラレル変換する前に
処理されたビデオ信号であるから、画素電極１３に供給
される電圧にγ変換回路５のオフセットばらつきの影響
はなくすことができる。In this embodiment, the power consumed by the γ conversion circuit 5 can be reduced to 1 / N by arranging the γ conversion circuit 5 as one circuit and disposing the γ conversion circuit 5 in the preceding stage of the sample hold circuit 2.
Since the video signal is processed before the sample hold and the serial / parallel conversion, the influence of the offset variation of the γ conversion circuit 5 on the voltage supplied to the pixel electrode 13 can be eliminated.
【００７５】［実施例３］図１０は、本発明の第３の実
施例をなす信号処理回路の構成を示す図であり、図１に
示した信号処理回路１内の各回路ブロックを、ＲＧＢの
３色分の回路から１色分の回路とし、各ブロックを複数
（Ｎ）で表したブロック図である。[Embodiment 3] FIG. 10 is a diagram showing the configuration of a signal processing circuit according to a third embodiment of the present invention. Each circuit block in the signal processing circuit 1 shown in FIG. 3 is a block diagram in which a circuit for one color is changed from a circuit for three colors, and each block is represented by a plurality (N).
【００７６】本実施例は、第１の実施例において、Ｎの
値が大きい場合、図１のレベルで表した場合は、上記し
た第１の実施例と同じであるが、信号処理回路内を各回
路ブロックを複数（Ｎ）で表すと、その信号線の接続及
び動作は、上記した第１の実施例と相違している。This embodiment is the same as the first embodiment when the value of N is large in the first embodiment and when it is represented by the level of FIG. 1, but the inside of the signal processing circuit is When each circuit block is represented by a plurality (N), the connection and operation of the signal lines are different from those in the first embodiment.
【００７７】図１１は、本実施例において、ビデオ信号
（ＤＡＴＡ）の順序を変更し、そのビデオ信号がサンプ
ルホールドされるサンプルホールド回路の番号を示した
図である。FIG. 11 is a diagram showing the numbers of sample and hold circuits in which the order of video signals (DATA) is changed and the video signals are sampled and held in this embodiment.
【００７８】図１１を参照すると、フェーズ（Ｐｈａｓ
ｅ）１のとき、ビデオ信号の１番目（ＤＡＴＡ１）は、
サンプルホールド回路２の１番目（ＳＨ１）でサンプル
ホールドし、フェーズ（Ｐｈａｓｅ）Ｎのとき、ビデオ
信号の１番目（ＤＡＴＡ１）は、サンプルホールド回路
２の２Ｎ−１番目（ＳＨ２Ｎ−１）でサンプルホールド
する。ビデオ信号の１番目（ＤＡＴＡ１）は、必ず奇数
のサンプルホールド回路でサンプルホールドされる。Referring to FIG. 11, the phase (Phas
e) When 1, the first (DATA1) of the video signal is
The sample-and-hold is performed at the first (SH1) of the sample-and-hold circuit 2, and when the phase (Phase) is N, the first (DATA1) of the video signal is sampled and held at the (2N-1) -th (SH2N-1) of the sample-and-hold circuit 2. I do. The first (DATA1) of the video signal is always sampled and held by an odd number of sample and hold circuits.
【００７９】図１２は、本実施例において、第１のセレ
クタ回路４（ＦＳＥＣ）で第１のセレクタ信号により制
御され、選択するサンプルホールド回路２を示した図で
ある。図１２において、例えばＳＨ１：ＳＨＮ＋１は、
第１のセレクタ回路４が、先にサンプルホールド回路２
の１（ＳＨ１）を出力信号を選択し、その後サンプルホ
ールド回路２のＮ＋１（ＳＨＮ＋１）の出力信号を選択
する動作を交互に繰り返すことを示している。FIG. 12 is a diagram showing the sample-and-hold circuit 2 which is controlled by the first selector circuit 4 (FSEC) in accordance with the first selector signal and selects in the present embodiment. In FIG. 12, for example, SH1: SHN + 1 is
The first selector circuit 4 has the sample and hold circuit 2
1 (SH1) indicates that the output signal is selected and then the operation of selecting the N + 1 (SHN + 1) output signal of the sample and hold circuit 2 is alternately repeated.
【００８０】図１３は、本実施例において、第２のセレ
クタ回路７（ＳＳＥＣ）が選択するデータ反転回路６
（ＤＩＮＶ）を示した図である。図１３において、フェ
ーズ（Ｐｈａｓｅ１）のとき、第２のセレクタ回路７の
１番目（ＳＳＥＣ１）は、データ反転回路６の１番目
（ＤＩＮＶ１）の出力信号を入力し、フェーズ（Ｐｈａ
ｓｅ）Ｎのとき、第２のセレクタ回路７の１番目（ＳＥ
ＬＣ１）はデータ反転回路６のＮ−１番目（ＤＩＮＶＮ
−１）の出力信号を入力することを示している。FIG. 13 shows the data inverting circuit 6 selected by the second selector circuit 7 (SSEC) in this embodiment.
(DINV). In FIG. 13, in the phase (Phase 1), the first (SSEC1) of the second selector circuit 7 inputs the first (DINV1) output signal of the data inverting circuit 6, and the phase (Phas1).
se) When N, the first (SE) of the second selector circuit 7
LC1) is the (N-1) th (DINVN) of the data inversion circuit 6.
-1) indicates that the output signal is input.
【００８１】図１４は、本実施例において、上記の図で
示した一部のフェーズのときのスタートパルス信号とビ
デオ信号の関係（位相）を示したタイミングチャート図
である。FIG. 14 is a timing chart showing the relationship (phase) between the start pulse signal and the video signal in some of the phases shown in the above-described embodiment in this embodiment.
【００８２】本実施例は、第１の実施例においてＮの値
が大きい場合を解決するものである。This embodiment solves the case where the value of N is large in the first embodiment.
【００８３】Ｎの値が大きいと、データ反転回路と第２
のセレクタの入出力の信号線及び第２のセレクタ回路を
制御する第２のセレクタ信号が増え、チップ面積が大き
くなり単価が高くなり、平均化するために、第１のセレ
クタ信号及び第２のセレクタ信号の動作がより複雑化す
るという問題がある。If the value of N is large, the data inversion circuit and the second
The number of the second input / output signal lines and the second selector signal for controlling the second selector circuit are increased, the chip area is increased, the unit price is increased, and the first selector signal and the second selector signal are increased. There is a problem that the operation of the selector signal becomes more complicated.
【００８４】図１０を参照して、本実施例と、図２に示
した第１の実施例と相違する部分の構成について主に説
明し、同一部分については重複を回避するため適宜省略
する。Referring to FIG. 10, the structure of the present embodiment and parts different from the first embodiment shown in FIG. 2 will be mainly described, and the same parts will be omitted as appropriate to avoid duplication.
【００８５】Ｎ（但し、Ｎは偶数の自然数）個の回路で
構成された第１のセレクタ回路４の１と２、３と４、
…、Ｎ−１とＮを、同じ第１のセレクタ信号に接続し、
Ｎ個の回路で構成された第２のセレクタ回路７の１と
２、３と４、…、Ｎ−１とＮを同じ第２のセレクタ信号
に接続し、奇数の第２のセレクタ回路７は奇数のデータ
反転回路６の出力信号を入力し、偶数の第２のセレクタ
回路７は、偶数のセレクタ回路６の出力信号を入力して
構成する。The first selector circuit 4 is composed of N (where N is an even natural number) circuits 1, 2, 3, and 4,
..., N-1 and N are connected to the same first selector signal,
.., N−1 and N of the second selector circuit 7 composed of N circuits are connected to the same second selector signal, and the odd second selector circuit 7 An output signal of the odd data inversion circuit 6 is input, and an even second selector circuit 7 is configured by inputting an output signal of the even selector circuit 6.
【００８６】次の本実施例の回路動作について、第１の
実施例の回路動作と相違する部分について、図１０、図
７、図１１、図１２、及び図１３、図１４を参照して説
明する。Next, with respect to the circuit operation of the present embodiment, differences from the circuit operation of the first embodiment will be described with reference to FIGS.
7 , FIG. 11, FIG. 12, FIG. 13, and FIG.
【００８７】フェーズ（Ｐｈａｓｅ）１の場合、図１４
に示すようなタイミングでスタートパルス信号とドット
クロック信号が入力されると、サンプリングクロックの
生成回路３は、図７に示した真理値表に従い動作し、サ
ンプリングクロックが出力される。そして、図１１で示
すように、ビデオ信号の１番目のデータ（ＤＡＴＡ１）
は、サンプルホールド回路２の１（ＳＨ１）にサンプル
ホールドされ、２番目、３番目、…、Ｎ、Ｎ＋１、…、
２Ｎ−１、２Ｎ番目のデータはそれぞれサンプルホール
ド回路２の２、３、…、Ｎ、Ｎ＋１、…、２Ｎ−１、２
Ｎにサンプルホールドされ、第１のセレクタ回路４で第
１のセレクタ信号により制御されて、ビデオ信号の前半
部と後半部で切り替えて出力される。In the case of Phase 1, FIG.
When the start pulse signal and the dot clock signal are input at the timings shown in FIG. 7, the sampling clock generation circuit 3 operates according to the truth table shown in FIG. 7 and outputs the sampling clock. Then, as shown in FIG. 11, the first data (DATA1) of the video signal
Are sampled and held at 1 (SH1) of the sample and hold circuit 2, and the second, third,..., N, N + 1,.
.., N, N + 1,..., 2N−1, 2
The video signal is sampled and held at N, controlled by the first selector signal by the first selector circuit 4, and switched between the first half and the second half of the video signal to be output.
【００８８】すなわち図１２に示したように、第１のセ
レクタ回路４の１（ＦＳＥＣ１）は、サンプルホールド
回路２の１番目（ＳＨ１）とＮ＋１番目（ＳＨＮ＋１）
とを交互に切り替えて出力し、第１のセレクタ回路４の
２番目（ＦＳＥＣ２）は、サンプルホールド回路２の２
番目（ＳＨ２）とＮ＋２番目（ＳＨＮ＋２）とを交互に
切り替えて出力し、第１のセレクタ回路４のＮ−１番目
（ＦＳＥＣＮ−１）は、サンプルホールド回路２のＮ−
１番目（ＳＨＮ−１）と２Ｎ−１番目（ＳＨ２Ｎ−１）
とを切り替えて出力し、第１のセレクタ回路４のＮ番目
（ＦＳＥＣＮ）は、サンプルホールド回路２のＮ番目
（ＳＨＮ）と２Ｎ番目（ＳＨ２Ｎ）とを交互に切り替え
て出力する。That is, as shown in FIG. 12, 1 (FSEC1) of the first selector circuit 4 is the first (SH1) and N + 1th (SHN + 1) of the sample and hold circuit 2.
Are alternately switched and output. The second (FSEC2) of the first selector circuit 4 is
(SH2) and the (N + 2) th (SHN + 2) are alternately output. The (N−1) th (FSECN−1) of the first selector circuit 4 is the N−
1st (SHN-1) and 2N-1st (SH2N-1)
And the Nth (FSECN) of the first selector circuit 4 alternately outputs the Nth (SHN) and 2Nth (SH2N) of the sample and hold circuit 2.
【００８９】第１のセレクタ回路４の１番目の出力信号
は、γ変換回路５の１番目でγ変換されて、データ反転
回路６の１番目で１Ｈ毎に反転または非反転して出力さ
れ、第１のセレクタ回路４のＮ番目の出力信号も同様
に、γ変換回路５のＮ番目でγ変換されて、データ反転
回路６のＮ番目で１Ｈ毎に反転または非反転して出力さ
れる。The first output signal of the first selector circuit 4 is γ-converted by the first γ-conversion circuit 5 and inverted or non-inverted every 1H by the first data-inversion circuit 6 to be output. Similarly, the N-th output signal of the first selector circuit 4 is also γ-converted by the N-th output of the γ-conversion circuit 5 and is inverted and non-inverted every 1H by the N-th output of the data inversion circuit 6 and output.
【００９０】この時、データ反転信号の１と２に制御さ
れて、データ反転回路６の奇数と偶数は、ある一定の電
圧に対して互いに極性が異なり、奇数が反転動作を行う
場合、偶数は非反転動作を行い、逆に奇数が非反転動作
を行う場合、偶数は反転動作を行う。At this time, under the control of the data inversion signals 1 and 2, the odd number and the even number of the data inversion circuit 6 have different polarities with respect to a certain fixed voltage. When the non-inverting operation is performed and the odd number performs the non-inverting operation, the even number performs the inverting operation.
【００９１】図１３に示すように、第２のセレクタ信号
に制御されて、第２のセレクタ回路７の１番目（ＳＳＥ
Ｃ１）は、データ反転回路６の１番目（ＤＩＮＶ１）の
出力信号を入力して、上側水平ドライバ回路９に出力
し、第２のセレクタ回路７の２番目（ＳＳＥＣ２）は、
データ反転回路６の２番目（ＤＩＮＶ２）の出力信号を
入力して、下側水平ドライバ回路１０に出力し、第２の
セレクタ回路７のＮ−１番目（ＳＳＥＣＮ−１）は、デ
ータ反転回路６のＮ−１番目（ＤＩＮＶＮ−１）の出力
信号を入力して、上側水平ドライバ回路９に出力し、第
２のセレクタ回路７のＮ番目（ＳＳＥＮＣＮ）は、デー
タ反転回路６のＮ番目（ＤＩＮＶＮ）の出力信号を入力
して、下側水平ドライバ回路１１に出力する。As shown in FIG. 13, the first (SSE) of the second selector circuit 7 is controlled by the second selector signal.
C1) receives the first (DINV1) output signal of the data inversion circuit 6 and outputs it to the upper horizontal driver circuit 9, and the second (SSEC2) of the second selector circuit 7
The second (DINV2) output signal of the data inverting circuit 6 is input and output to the lower horizontal driver circuit 10, and the (N-1) th (SSECN-1) of the second selector circuit 7 is the data inverting circuit 6 , The N-th (DINVN-1) output signal is input and output to the upper horizontal driver circuit 9. The N-th (SSENCN) of the second selector circuit 7 is the N-th (DINVN) of the data inversion circuit 6. ) Is input and output to the lower horizontal driver circuit 11.
【００９２】同様に、他のフェーズにおいても、図７、
図１１、図１２、図１３、図１４で示した動作を行な
う。Similarly, in other phases, FIG.
The operations shown in FIGS. 11, 12, 13, and 14 are performed.
【００９３】［実施例４］図１５は、本発明の第４の実
施例の信号処理回路の構成を示したブロック図である。
本実施例は、上記第３の実施例のγ変換回路５を１回路
にして、サンプルホールド回路２の前に配置した構成と
したものである。[Embodiment 4] FIG. 15 is a block diagram showing a configuration of a signal processing circuit according to a fourth embodiment of the present invention.
In the present embodiment, the γ-conversion circuit 5 of the third embodiment is formed as one circuit, and is arranged before the sample-and-hold circuit 2.
【００９４】本実施例の効果は、上記第２の実施例と同
様であり、γ変換回路５を、１回路にしてサンプルホー
ルド回路２に持ってくることで、γ変換回路５で消費す
る電力をＮ分の１にすることができ、サンプルホールド
及びシリアル・パラレル変換する前に処理されたビデオ
信号であるから、画素電極１３に供給される電圧にγ変
換回路５のオフセットばらつきの影響はなくすことがで
きる。The effect of the present embodiment is the same as that of the second embodiment. By bringing the γ conversion circuit 5 into one circuit and bringing it to the sample and hold circuit 2, the power consumed by the γ conversion circuit 5 is obtained. Can be reduced to 1 / N and is a video signal processed before sample-hold and serial / parallel conversion, so that the voltage supplied to the pixel electrode 13 is not affected by the offset variation of the γ conversion circuit 5. be able to.
【００９５】[0095]
【発明の効果】以上詳細に説明したように、本発明によ
れば、縦縞や表示ムラのないアクティブマトリックス型
液晶表示装置が実現することができる、という顕著な効
果を奏する。As described above in detail, according to the present invention, there is a remarkable effect that an active matrix type liquid crystal display device free from vertical stripes and display unevenness can be realized.
【００９６】その理由は、本発明においては、ビデオ信
号が処理される回路の経路を変更し、サンプルホールド
回路のばらつきとγ変換回路及びデータ反転回路のオフ
セットばらつきを平均化することができ、ＬＣＤパネル
の画素電極の書き込み電圧が平均化し、液晶の輝度が平
均化され、画素間の輝度ばらつきをなくすことができる
ようにしたことによる。The reason is that in the present invention, the path of the circuit for processing the video signal is changed, and the variation in the sample and hold circuit and the offset variation in the γ conversion circuit and the data inversion circuit can be averaged. This is because the writing voltage of the pixel electrode of the panel is averaged, the luminance of the liquid crystal is averaged, and the variation in luminance between pixels can be eliminated.
【図１】本発明の第１の実施例のアクティブマトリック
ス型液晶表示装置の構成を示したブロック図である。FIG. 1 is a block diagram showing a configuration of an active matrix type liquid crystal display device according to a first embodiment of the present invention.
【図２】本発明の第１の実施例における信号処理回路の
内部構成を示したブロック図である。FIG. 2 is a block diagram showing an internal configuration of a signal processing circuit according to the first embodiment of the present invention.
【図３】本発明の第１の実施例を説明するための図であ
り、ビデオ信号の順序を変更し、そのビデオ信号がサン
プルホールドされるサンプルホールド回路の番号を示し
た図である。FIG. 3 is a diagram for explaining the first embodiment of the present invention, in which the order of video signals is changed, and the numbers of sample and hold circuits for sampling and holding the video signals are shown.
【図４】本発明の第１の実施例を説明するための図であ
り、第１のセレクタ回路で第１のセレクタ信号により制
御され選択するサンプルホールド回路を示した図であ
る。FIG. 4 is a diagram for explaining the first embodiment of the present invention, and is a diagram showing a sample and hold circuit controlled and selected by a first selector signal in a first selector circuit.
【図５】本発明の第１の実施例を説明するための図であ
り、第２のセレクタ回路が選択するデータ反転回路を示
した図である。FIG. 5 is a diagram for explaining the first embodiment of the present invention, and is a diagram showing a data inverting circuit selected by a second selector circuit.
【図６】本発明の第１の実施例を説明するための図であ
り、一部のフェーズのときのスタートパルス信号とビデ
オ信号の関係（位相）を示したタイミングチャート図で
ある。FIG. 6 is a diagram for explaining the first embodiment of the present invention, and is a timing chart showing a relationship (phase) between a start pulse signal and a video signal in a partial phase.
【図７】本発明の第１の実施例を説明するための図であ
り、サンプリングクロックの生成回路の動作を示した真
理値表である。FIG. 7 is a diagram for explaining the first embodiment of the present invention, and is a truth table showing an operation of a sampling clock generation circuit.
【図８】本発明の第１の実施例の変形例を示す図であ
り、上下側水平ドライバ回路を一つの水平ドライバで構
成したアクティブマトリックス型液晶表示装置の構成を
示したブロック図である。FIG. 8 is a diagram illustrating a modification of the first embodiment of the present invention, and is a block diagram illustrating a configuration of an active matrix type liquid crystal display device in which the upper and lower horizontal driver circuits are configured by one horizontal driver.
【図９】本発明の第２の実施例のアクティブマトリック
ス型液晶表示装置の構成を示したブロック図である。FIG. 9 is a block diagram showing a configuration of an active matrix type liquid crystal display device according to a second embodiment of the present invention.
【図１０】本発明の第３の実施例における信号処理回路
の内部構成を示したブロック図である。FIG. 10 is a block diagram illustrating an internal configuration of a signal processing circuit according to a third embodiment of the present invention.
【図１１】本発明の第３の実施例を説明するための図で
あり、ビデオ信号の順序を変更し、そのビデオ信号がサ
ンプルホールドされるサンプルホールド回路の番号を示
した図である。FIG. 11 is a diagram for explaining the third embodiment of the present invention, in which the order of video signals is changed, and the numbers of sample and hold circuits for sampling and holding the video signals are shown.
【図１２】本発明の第３の実施例を説明するための図で
あり、第１のセレクタ回路で第１のセレクタ信号により
制御され、選択するサンプルホールド回路を示した図で
ある。FIG. 12 is a diagram for explaining the third embodiment of the present invention, and is a diagram showing a sample and hold circuit controlled and selected by a first selector signal by a first selector circuit.
【図１３】本発明の第３の実施例を説明するための図で
あり、第２のセレクタ回路が選択するデータ反転回路を
示した図である。FIG. 13 is a diagram for explaining a third embodiment of the present invention, and is a diagram illustrating a data inverting circuit selected by a second selector circuit.
【図１４】本発明の第１の実施例を説明するための図で
あり、一部のフェーズのときのスタートパルス信号とビ
デオ信号の関係（位相）を示したタイミングチャート図
である。FIG. 14 is a diagram for explaining the first embodiment of the present invention, and is a timing chart showing a relationship (phase) between a start pulse signal and a video signal in a part of phases.
【図１５】本発明の第４の実施例における信号処理回路
の内部回路構成を示したブロック図である。FIG. 15 is a block diagram showing an internal circuit configuration of a signal processing circuit according to a fourth embodiment of the present invention.
【図１６】従来のアクティブマトリックス型液晶表示装
置の構成を示すブロック図である。FIG. 16 is a block diagram showing a configuration of a conventional active matrix type liquid crystal display device.
【図１７】図１５に示した従来のアクティブマトリック
ス型液晶表示装置のサンプルホールド回路ブロックの内
部構成を示したブロック図である。FIG. 17 is a block diagram showing an internal configuration of a sample and hold circuit block of the conventional active matrix type liquid crystal display device shown in FIG.
１ 信号処理回路 ２ サンプルホールド回路 ３ サンプリングクロックの生成回路 ４ 第１のセレクタ回路 ５ γ変換回路 ６ データ反転回路 ７ 第２のセレクタ回路 ８ 半導体基板 ９ 上側水平ドライバ回路 １０ 下側水平ドライバ回路 １１ 垂直ドライバ回路 １２ ＬＣＤパネル １３ 画素電極 １４ コントローラ １５ ＬＰＦ １６ ＶＣＯ １７ サンプルホールド回路ブロック １８ セレクタ回路 １９ 片側水平ドライバ回路 ２０ シフトレジスタ回路 ２１ 入力バッファ回路 DESCRIPTION OF SYMBOLS 1 Signal processing circuit 2 Sample hold circuit 3 Sampling clock generation circuit 4 First selector circuit 5 γ conversion circuit 6 Data inverting circuit 7 Second selector circuit 8 Semiconductor substrate 9 Upper horizontal driver circuit 10 Lower horizontal driver circuit 11 Vertical Driver circuit 12 LCD panel 13 Pixel electrode 14 Controller 15 LPF 16 VCO 17 Sample hold circuit block 18 Selector circuit 19 One-side horizontal driver circuit 20 Shift register circuit 21 Input buffer circuit
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−295162（ＪＰ，Ａ) 特開 平８−227065（ＪＰ，Ａ) 特開 平２−189579（ＪＰ，Ａ) 特開 平10−83166（ＪＰ，Ａ) 特開 昭63−157198（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-6-295162 (JP, A) JP-A-8-227065 (JP, A) JP-A-2-189579 (JP, A) JP-A-10- 83166 (JP, A) JP-A-63-157198 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) G09G 3/00-3/38 G02F 1/133
Claims (7)
前記液晶パネルを駆動する垂直ドライバ回路と水平ド
ライバ回路と、 ビデオ信号を処理して前記水平ドライ
バ回路に供給する信号処理回路と、 前記垂直ドライバ
回路、前記水平ドライバ回路、及び前記信号処理回路の
動作を制御する信号を発生するコントローラと、 を備えたアクティブマトリックス型液晶表示装置におい
て、 前記信号処理回路が、 ２×Ｎ（Ｎは自然数）個のサンプルホールド回路と、 前記２×Ｎ個のサンプルホールド回路に対して、ビデオ
信号のサンプリングの順序を、１水平走査期間毎に変更
するように制御するサンプリングクロックの生成回路
と、 Ｎ個で構成される第１のセレクタ回路であって、Ｎ個毎
に前半部と後半部に分けられた前記ビデオ信号の順序に
対応して、前記２×Ｎ個のサンプルホールド回路の前半
部をなす１番目からＮ番目と、前記前半部のそれぞれに
１対１で対応した後半部をなす（Ｎ＋１）番目から（２
×Ｎ）番目とから入力された信号を切り替えて出力する
前記第１のセレクタ回路と、 前記第１のセレクタ回路の出力信号をγ変換するＮ個の
γ変換回路と、 前記γ変換回路の出力信号をある一定電圧に対し反転さ
せた信号と非反転の信号を作成するＮ個のデータ反転回
路と、 前記サンプルホールド回路で順序を変更された前記ビデ
オ信号に対して元の正しい順序に戻し、前記データ反転
回路の出力信号を選択するＮ個の第２のセレクタ回路
と、 を備え、前記液晶表示パネルの前記水平ドライバ回路に
信号を供給する、 ことを特徴とするアクティブマトリックス型液晶表示装
置。An active matrix type liquid crystal panel;
A vertical driver circuit for driving the liquid crystal panel and a horizontal driver circuit;
Driver circuit and video signal to process the horizontal
A signal processing circuit for supplying the vertical driver;
Circuit, the horizontal driver circuit, and the signal processing circuit.
And a controller for generating a signal for controlling the operation.
And wherein the signal processing circuit comprises: 2 × N (N is a natural number) sample-and-hold circuits;
Change the order of signal sampling every horizontal scanning period
Clock generation circuit that controls
And a first selector circuit composed of N piecesAnd every N
In the order of the video signal divided into the first half and the second half
Correspondingly, the 2 × NSample hold circuitFirst half of
Each of the first to Nth parts and the first half
From the (N + 1) th, which is the latter half of the one-to-one correspondence, (2
× N) the signal input from theSwitchoutputDo
SaidFirst selectorcircuitAnd N pieces of γ-converted output signals of the first selector circuit
a gamma conversion circuit, wherein an output signal of the gamma conversion circuit is inverted with respect to a certain constant voltage.
N data inversions to create the inverted and non-inverted signals
And the video, the order of which has been changed by the sample and hold circuit.
The signal is restored to the original correct order, and the data is inverted.
Select the output signal of the circuitNSecond selectorcircuit
And the horizontal driver circuit of the liquid crystal display panel
An active matrix liquid crystal display device for supplying a signal
Place.
イバ回路と、 ビデオ信号を処理して前記水平ドライバ回路に供給する
信号処理回路と、 前記垂直ドライバ回路、前記水平ドライバ回路、及び前
記信号処理回路の動作を制御する信号を発生するコント
ローラと、 を備えたアクティブマトリックス型液晶表示装置におい
て、 前記信号処理回路が、 ビデオ信号をγ変換するＮ個のγ変換回路と、 ２×Ｎ（Ｎは自然数）個のサンプルホールド回路と、 前記２×Ｎ個のサンプルホールド回路に、前記γ変換回
路の出力信号のサンプリングの順序、すなわち前記ビデ
オ信号に対しての順序を１水平走査期間毎に変更するよ
うに制御するサンプリングクロックの生成回路と、 Ｎ個で構成される第１のセレクタ回路であって、Ｎ個毎
に前半部と後半部に分けられた前記ビデオ信号の順序に
対応して、前記２×Ｎ個のサンプルホールド回路の前半
部をなす１番目からＮ番目と、前記前半部のそれぞれに
１対１で対応した後半部をなす（Ｎ＋１）番目から（２
×Ｎ）番目とから入力された信号を切り替えて出力する
前記第１のセレクタ回路と、 前記第１のセレクタ回路の出力信号をある一定電圧に対
し反転させた信号と非反転の信号を作成するＮ個のデー
タ反転回路と、 前記サンプルホールド回路で順序を変更された前記ビデ
オ信号に対して元の正しい順序に戻し、前記データ反転
回路の出力信号を選択するＮ個の第２のセレクタ回路
と、 を備え、前記液晶表示パネルの前記水平ドライバ回路に
信号を供給する、ことを特徴とするアクティブマトリッ
クス型液晶表示装置。2. An active matrix type liquid crystal panel, a vertical driver circuit for driving the liquid crystal panel, and a horizontal driver circuit.
And a video signal, and supplies the processed signal to the horizontal driver circuit.
A signal processing circuit; the vertical driver circuit, the horizontal driver circuit, and
A controller for generating a signal for controlling the operation of the signal processing circuit.
Roller and an active matrix liquid crystal display device having
The signal processing circuit includes: N γ conversion circuits for γ conversion of a video signal; 2 × N (N is a natural number) sample and hold circuits; Conversion times
The order of sampling of the output signal of the
The order for signals e is changed every horizontal scanning period.
And a first selector circuit composed of N clocksAnd every N
In the order of the video signal divided into the first half and the second half
Correspondingly, the 2 × NSample hold circuitFirst half of
Each of the first to Nth parts and the first half
From the (N + 1) th, which is the latter half of the one-to-one correspondence, (2
× N) th signalSwitchoutputDo
SaidFirst selectorcircuitThe output signal of the first selector circuit to a certain constant voltage.
N data to create inverted and non-inverted signals
A data inversion circuit;
The signal is restored to the original correct order, and the data is inverted.
N second selectors for selecting an output signal of the circuitcircuit
And the horizontal driver circuit of the liquid crystal display panel
Providing an active matrix.
Liquid crystal display device.
イバ回路と、 ビデオ信号を処理して前記水平ドライバ回路に供給する
信号処理回路と、 前記垂直ドライバ回路、前記水平ドライバ回路、及び前
記信号処理回路の動作を制御する信号を発生するコント
ローラと、 を備えたアクティブマトリックス型液晶表示装置におい
て、 前記信号処理回路が、 ２×Ｎ（Ｎは偶数の自然数）個のサンプルホールド回路
と、 前記２×Ｎ個のサンプルホールド回路に、ビデオ信号の
サンプリングの順序を、１水平走査期間毎に変更するよ
うに制御するサンプリングクロックの生成回路と、 Ｎ個で構成される第１のセレクタ回路であって、Ｎ個毎
に前半部と後半部に分けられた前記ビデオ信号の順序に
対応して、前記２×Ｎ個のサンプルホールド回路の前半
部をなす１番目からＮ番目と、前記前半部のそれぞれに
１対１で対応した後半部をなす（Ｎ＋１）番目から（２
×Ｎ）番目とから入力された信号を切り替えて出力する
とともに、前記第１のセレクタ回路の１番目と２番目、
…、（Ｎ−１）番目とＮ番目の互いに隣接する組は同一
の配線で結線された前記第１のセレクタ回路と、 前記第１のセレクタ回路の出力信号をγ変換するＮ個の
γ変換回路と、 前記γ変換回路の出力信号をある一定電圧に対し反転さ
せた信号と非反転の信号を作成するＮ個のデータ反転回
路と、 Ｎ個で構成される第２のセレクタ回路であって、前記第
２のセレクタ回路の１番目と２番目、…、（Ｎ−１）番
目とＮ番目の互いに隣接する組は同一の配線で結線され
ており、前記２×Ｎ個のサンプルホールド回路で順序を
変更された前記ビデオ信号に対して元の正しい順序に戻
し、前記Ｎ個のデータ反転回路の出力信号を選択する前
記第２のセレクタ回路と、 を備え、前記液晶表示パネルの前記水平ドライバ回路に
信号を供給する、 ことを特徴とするアクティブマトリックス型液晶表示装
置。An active matrix type liquid crystal panel, a vertical driver circuit and a horizontal driver circuit for driving the liquid crystal panel, a signal processing circuit for processing a video signal and supplying the video signal to the horizontal driver circuit; An active matrix liquid crystal display device comprising: the horizontal driver circuit; and a controller that generates a signal for controlling the operation of the signal processing circuit. The signal processing circuit includes: 2 × N (N is an even natural number) A sample-and-hold circuit, and a sampling clock generation circuit for controlling the sampling order of the video signal to be changed for each horizontal scanning period in the 2 × N sample-and-hold circuits. A first selector circuit , wherein the order of the video signals is divided into a first half and a second half by N.
Correspondingly, the first half of the 2 × N sample and hold circuits
Each of the first to Nth parts and the first half
From the (N + 1) th, which is the latter half of the one-to-one correspondence, (2
× N) to switch and output the input signal
With the first and second selector circuits,
..., (N-1) th and N-th each other adjacent pairs are identical to the first selector circuit is wired by the wiring, N pieces of γ conversion for converting an output signal of said first selector circuit γ a circuit, the N data inversion circuit to produce a non-inverted signal of a signal obtained by inverting with respect to a constant voltage which is an output signal of the γ conversion circuit, a second selector circuit composed of the N , The (N−1) th and Nth adjacent sets of the second selector circuit are connected by the same wiring, and the 2 × N sample-and-hold circuits Before returning the order of the video signals whose order has been changed to the original correct order and selecting the output signals of the N data inverting circuits,
Serial and second selector circuit, wherein the liquid crystal display wherein the supplying signals to the horizontal driver circuit of the panel, an active matrix type liquid crystal display device, characterized in that.
ライバ回路と、 ビデオ信号を処理して前記水平ドライバ回路に供給する
信号処理回路と、 前記垂直ドライバ回路、前記水平ドライバ回路、及び前
記信号処理回路の動作を制御する信号を発生するコント
ローラと、 を備えたアクティブマトリックス型液晶表示装置におい
て、 前記信号処理回路が、 ビデオ信号をγ変換するγ変換回路と、 ２×Ｎ（Ｎは偶数の自然数）個のサンプルホールド回路
と、 前記２×Ｎ個のサンプルホールド回路に、前記γ変換回
路の出力信号のサンプリングの順序、すなわち前記ビデ
オ信号に対しての順序を１水平走査期間毎に変更するよ
うに制御するサンプリングクロックの生成回路と、 Ｎ個で構成される第１のセレクタ回路であって、Ｎ個毎
に前半部と後半部に分けられた前記ビデオ信号の順序に
対応して、前記２×Ｎ個のサンプルホールド回路の前半
部をなす１番目からＮ番目と、前記前半部のそれぞれに
１対１で対応した後半部をなす（Ｎ＋１）番目から（２
×Ｎ）番目とから入力された信号を切り替えて出力する
とともに、前記第１のセレクタ回路の１番目と２番目、
…、（Ｎ−１）番目とＮ番目の互いに隣接する組は同一
の配線で結線された前記第１のセレクタ回路と、 前記Ｎ個の第１のセレクタ回路の出力信号をある一定電
圧に対し反転させた信号と非反転の信号を作成するＮ個
のデータ反転回路と、 Ｎ個で構成される第２のセレクタ回路であって、前記第
２のセレクタ回路の１番目と２番目、…、（Ｎ−１）番
目とＮ番目の互いに隣接する組は同一の配線で結線され
ており、前記２×Ｎ個のサンプルホールド回路で順序を
変更された前記ビデオ信号に対して元の正しい順序に戻
し、前記Ｎ個のデータ反転回路の出力信号を選択する前
記第２のセレクタ回路と、 を備え、前記ＬＣＤパネルの前記水平ドライバ回路に信
号を供給する、 ことを特徴とするアクティブマトリックス型液晶表示装
置。4. An active matrix type liquid crystal panel, a vertical driver circuit for driving the liquid crystal panel, a horizontal driver circuit, a signal processing circuit for processing a video signal and supplying the video signal to the horizontal driver circuit, and the vertical driver circuit A controller for generating a signal for controlling the operation of the horizontal driver circuit and the signal processing circuit. An active matrix liquid crystal display device comprising: a gamma conversion circuit for performing gamma conversion on a video signal; 2 × N (N is an even natural number) sample-and-hold circuits; and the 2 × N sample-and-hold circuits, the sampling order of the output signal of the γ conversion circuit, ie, the order with respect to the video signal. And a sampling clock generation circuit for controlling the clock to be changed every one horizontal scanning period. A first selector circuit , wherein each of the video signals is divided into a first half and a second half by N.
Correspondingly, the first half of the 2 × N sample and hold circuits
Each of the first to Nth parts and the first half
From the (N + 1) th, which is the latter half of the one-to-one correspondence, (2
× N) to switch and output the input signal
With the first and second selector circuits,
..., to a constant voltage set have a said first selector circuit which is connected by the same wire, the output signal of said N first selector circuit adjacent (N-1) th and N-th one another and N data inversion circuit to create the inverted signal and the non-inverted signal of a second selector circuit composed of the N, the first and second of said second selector circuit, ..., The (N-1) th and Nth adjacent sets are connected by the same wiring, and the video signals whose order has been changed by the 2 × N sample-and-hold circuits are restored to the original correct order. And before selecting the output signals of the N data inverting circuits.
Serial and second selector circuit, wherein the said supply signals to the horizontal driver circuit of an LCD panel, an active matrix type liquid crystal display device, characterized in that.
が、前記コントローラの制御により、前記データ反転回
路において、１水平走査期間で逆転される、ことを特徴
とする請求項１、２、３、４のいずれか一に記載のアク
ティブマトリックス型液晶表示装置。Wherein the wherein the signal obtained by the inverted and non-inverted signals, the control of the controller, the at data inverting circuit according to claim 1, that will be reversed in one horizontal scanning period, it is characterized by, 5. The active matrix liquid crystal display device according to any one of 2, 3, and 4.
が、前記コントローラの制御により、前記データ反転回
路において、１垂直走査期間で逆転される、ことを特徴
とする請求項１、２、３、４のいずれか一に記載のアク
ティブマトリックス方液晶表示装置。Wherein the wherein the signal obtained by the inverted and non-inverted signals, the control of the controller, the at data inverting circuit according to claim 1, that will be reversed in one vertical scanning period, it is characterized by, 5. The active matrix liquid crystal display device according to any one of 2, 3, and 4.
リングクロックの生成回路と、前記第１のセレクタ回路
と、前記γ変換回路と前記データ反転回路と、前記第２
のセレクタ回路は、同一の半導体基板に集積されること
を特徴とする請求項１、２、３、４のいずれか一に記載
のアクティブマトリックス型液晶表示装置。7. The sampling and holding circuit, the sampling clock generation circuit, the first selector circuit , the γ conversion circuit, the data inversion circuit, and the second
5. The active matrix liquid crystal display device according to claim 1, wherein the selector circuits are integrated on the same semiconductor substrate.
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