JP2011232697A

JP2011232697A - Liquid crystal display device

Info

Publication number: JP2011232697A
Application number: JP2010105422A
Authority: JP
Inventors: Kazuo Kida; 和夫喜田
Original assignee: Panasonic Liquid Crystal Display Co Ltd
Current assignee: Panasonic Liquid Crystal Display Co Ltd
Priority date: 2010-04-30
Filing date: 2010-04-30
Publication date: 2011-11-17

Abstract

PROBLEM TO BE SOLVED: To output waveform of a gate signal for lengthening life and reducing power consumption of a pixel transistor by a simpler configuration in a liquid crystal display device.SOLUTION: The liquid crystal display device includes: a plurality of shift register circuits (281, 282) which output gate signals to be input in a gate of the pixel transistor which controls an orientation of liquid crystal of each pixel and are arranged for every line in which each pixel is arranged; first clock output lines CK1 which are input in odd-numbered line shift register circuits (281); and second clock output lines CK2 which are input in even-numbered line shift register circuits (282), two kinds of different clock signals, a first clock signal CK_A and a second clock signal CK_B are alternately applied to the first clock output lines CK_A and the second clock output lines CK_B for every frame period which is the period for display for one screen, and the first clock signal CK_A and the second clock signal CK_B are the clock signals with the same period and different phases.

Description

本発明は液晶表示装置に関する。 The present invention relates to a liquid crystal display device.

コンピュータ等の情報通信端末やテレビ受像機の表示デバイスとして、液晶表示装置が広く用いられている。液晶表示装置は、電界を変化させることにより、２つの基板の間に封じ込められた液晶組成物の配向を変え、２つの基板と液晶組成物を通過する光の透過度合いを制御することにより画像を表示させる装置であり、この電界を変化させるために、各画素の階調値に対応する電圧（以下、「階調電圧」という。）を、各画素の画素トランジスタを介して画素電極に印加している。一般に、画面の１ライン分の各画素トランジスタの各ゲートは一つの信号線（以下、「走査信号線」という。）に接続され、走査信号線は、駆動回路内で、各ライン毎に設けられたシフトレジスタにより、１ライン毎に順番に画素トランジスタを導通させる信号を出力するように制御されている。 Liquid crystal display devices are widely used as display devices for information communication terminals such as computers and television receivers. The liquid crystal display device changes the orientation of the liquid crystal composition confined between the two substrates by changing the electric field, and controls the degree of transmission of light passing through the two substrates and the liquid crystal composition. In order to change the electric field, a voltage corresponding to the gradation value of each pixel (hereinafter referred to as “gradation voltage”) is applied to the pixel electrode via the pixel transistor of each pixel. ing. In general, each gate of each pixel transistor for one line of the screen is connected to one signal line (hereinafter referred to as “scanning signal line”), and the scanning signal line is provided for each line in the driving circuit. The shift register is controlled so as to output a signal for conducting the pixel transistors in order for each line.

一方、画素トランジスタのソース・ドレイン線に印加される階調電圧において、供給される電荷の極性に偏りがある場合には液晶パネルの短寿命化を招くため、電荷の極性を反転させながら駆動する、いわゆる反転駆動により表示画像の制御を行うのが一般的となっている。特許文献１は、反転駆動を行うアクティブマトリクス基板において、信号書込と信号保持との間のレベルシフト△Ｖを小さくするゲート信号の波形について開示している。 On the other hand, when the polarity of the supplied charge is biased in the gradation voltage applied to the source / drain lines of the pixel transistor, the life of the liquid crystal panel is shortened. In general, display images are controlled by so-called inversion driving. Patent Document 1 discloses a waveform of a gate signal that reduces a level shift ΔV between signal writing and signal holding in an active matrix substrate that performs inversion driving.

特開平７−１５９７５６号公報JP-A-7-159756

各ラインのすべての画素トランジスタを導通させるための走査信号線には大きな電圧が印加されるため、画素トランジスタの長寿命化と消費電力の低減のために、走査信号線にかかる信号の波形を工夫することは重要である。 Since a large voltage is applied to the scanning signal line for conducting all the pixel transistors on each line, the waveform of the signal applied to the scanning signal line is devised to extend the life of the pixel transistors and reduce power consumption. It is important to do.

本発明は上述の事情に鑑みてされたものであり、画素トランジスタの長寿命化と消費電力を低減させる走査信号線にかかる信号の波形を、より簡易な構成により実現させることを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to realize a waveform of a signal applied to a scanning signal line that extends the life of a pixel transistor and reduces power consumption with a simpler configuration.

本発明の液晶表示装置は、各画素の液晶の配向を制御する画素トランジスタのゲートに入力されるゲート信号を出力し、前記各画素が並べられたライン毎に配置された複数のシフトレジスタ回路と、前記シフトレジスタ回路に入力される第１クロック出力線と、を備え、前記第１クロック出力線は、１画面分を表示する期間であるフレーム期間ごとに２種類の異なるクロック信号が交互に印加される、ことを特徴とする液晶表示装置である。 The liquid crystal display device of the present invention outputs a gate signal input to the gate of a pixel transistor that controls the orientation of the liquid crystal of each pixel, and a plurality of shift register circuits arranged for each line in which the pixels are arranged A first clock output line that is input to the shift register circuit, and the first clock output line alternately applies two different clock signals for each frame period that is a period for displaying one screen. A liquid crystal display device characterized by that.

また、本発明の液晶表示装置は、前記２種類の異なるクロック信号は、第１クロック信号及び第２クロック信号であり、前記第１クロック信号及び前記第２クロック信号は、周期が同じで位相が異なるクロック信号であり、前記第１クロック信号は、第１ハイレベルの電圧値と、前記第１ハイレベルの電圧値よりも低い電圧値である第１ローレベルの電圧値とが交互に繰り返される信号であり、前記第２クロック信号は、前記第１ハイレベルの電圧値よりも低く、前記第１ローレベルの電圧値よりも高い電圧値である第２ハイレベルの電圧値と、前記第１ローレベルの電圧値よりも低い電圧値である第２ローレベルの電圧値とが交互に繰り返される信号である、とすることができる。 In the liquid crystal display device of the present invention, the two different clock signals are a first clock signal and a second clock signal, and the first clock signal and the second clock signal have the same period and a phase. The first clock signal is alternately a first high level voltage value and a first low level voltage value that is lower than the first high level voltage value. The second clock signal is a second high-level voltage value that is lower than the first high-level voltage value and higher than the first low-level voltage value; The second low-level voltage value, which is a voltage value lower than the low-level voltage value, may be a signal that is alternately repeated.

また、本発明の液晶表示装置は、前記シフトレジスタ回路に入力される第２クロック出力線を更に備え、前記第１クロック出力線は、前記シフトレジスタ回路のうち、奇数ラインの画素に前記ゲート信号を出力する奇数ラインシフトレジスタ回路に接続され、前記第２クロック出力線は、前記シフトレジスタ回路のうち、偶数ラインの画素に前記ゲート信号を出力する偶数ラインシフトレジスタ回路に接続され、前記第２クロック出力線には、前記第１クロック出力線が前記第１クロック信号を出力している前記フレーム期間に、前記第２クロック信号が印加され、前記第１クロック出力線が前記第２クロック信号を出力している前記フレーム期間には、前記第１クロック信号が印加される、とすることができる。 In addition, the liquid crystal display device of the present invention further includes a second clock output line that is input to the shift register circuit, and the first clock output line is connected to the gate signal to pixels on odd lines in the shift register circuit. The second clock output line is connected to the even line shift register circuit that outputs the gate signal to the pixels of the even line in the shift register circuit, and the second clock output line is connected to the odd line shift register circuit that outputs the gate signal to the pixels of the even line. The second clock signal is applied to the clock output line during the frame period in which the first clock output line outputs the first clock signal, and the first clock output line receives the second clock signal. The first clock signal may be applied during the output frame period.

また、本発明の液晶表示装置は、前記第１クロック信号の反転信号である第３クロック信号が出力される第３クロック出力線と、前記第２クロック信号の反転信号である第４クロック信号が出力される第４クロック出力線と、を更に備え、前記第３クロック出力線は、前記第１クロック出力線と共に前記奇数ラインシフトレジスタ回路に入力され、前記第４クロック出力線は、前記第２クロック出力線と共に前記偶数ラインシフトレジスタ回路に入力される、とすることができる。 In the liquid crystal display device of the present invention, a third clock output line for outputting a third clock signal that is an inverted signal of the first clock signal, and a fourth clock signal that is an inverted signal of the second clock signal are provided. A third clock output line that is input to the odd line shift register circuit together with the first clock output line, and the fourth clock output line is connected to the second clock output line. The even-numbered line shift register circuit may be input together with the clock output line.

また、本発明の液晶表示装置は、前記第１ハイレベルの電圧値、前記第１ローレベルの電圧値、前記第２ハイレベルの電圧値及び前記第２ローレベルの電圧値を生成する電圧変換部と、前記電圧変換部により生成された前記第１ハイレベルの電圧値、前記第１ローレベルの電圧値、前記第２ハイレベルの電圧値及び前記第２ローレベルの電圧値と、外部から入力される基準クロック信号とから第１クロック信号と第２クロック信号とを生成するレベルシフト部と、フレーム期間毎に第１クロック信号と第２クロック信号とを入れ替える信号スイッチ部と、を更に備えることとしてもよい。 Also, the liquid crystal display device of the present invention is configured to convert the first high level voltage value, the first low level voltage value, the second high level voltage value, and the second low level voltage value. And the first high level voltage value, the first low level voltage value, the second high level voltage value, and the second low level voltage value generated by the voltage conversion unit, A level shift unit configured to generate a first clock signal and a second clock signal from an input reference clock signal; and a signal switch unit configured to switch the first clock signal and the second clock signal every frame period. It is good as well.

また、本発明の液晶表示装置は、前記偶数ラインシフトレジスタ回路及び前記奇数ラインシフトレジスタ回路のいずれかからの出力信号が印加され、基板上で第１方向に延びる複数の導電線である走査信号線と、前記基板上で前記走査信号線と垂直な第２方向に延びる複数の導電線であるデータ信号線と、前記走査信号線と前記データ信号線とにより囲まれることにより形成された複数の画素にそれぞれ配置された画素トランジスタと、前記複数の画素のうちの一画素の前記画素トランジスタのゲートは、前記一画素の第１方向側の前記走査信号線に接続され、前記一画素の前記画素トランジスタのソース及びドレインのいずれか一方は、前記一画素の第２方向とは反対側の前記データ信号線に接続され、前記一画素に隣接する前記複数の画素である隣接画素の前記画素トランジスタのゲートは、前記隣接画素の第１方向とは反対側の前記走査信号線に接続され、前記隣接画素の前記画素トランジスタのソース及びドレインのいずれか一方は、前記隣接画素の第２方向側の前記データ信号線に接続されることにより、前記第２方向に延びる前記複数の画素が同じ極性であり、前記第１方向に延びる、隣り合う前記複数の画素は極性が入れ替わる反転駆動であるカラム反転駆動を行う、とすることができる。 Further, the liquid crystal display device of the present invention is applied with an output signal from either the even line shift register circuit or the odd line shift register circuit, and is a scanning signal that is a plurality of conductive lines extending in the first direction on the substrate. A plurality of conductive lines extending in a second direction perpendicular to the scanning signal lines on the substrate, and a plurality of conductive lines formed by being surrounded by the scanning signal lines and the data signal lines. A pixel transistor disposed in each pixel and a gate of the pixel transistor of one pixel of the plurality of pixels are connected to the scanning signal line on the first direction side of the one pixel, and the pixel of the one pixel Either one of a source and a drain of the transistor is connected to the data signal line on the opposite side to the second direction of the one pixel, and the plurality of pixels adjacent to the one pixel are connected. The gate of the pixel transistor of the adjacent pixel is connected to the scanning signal line opposite to the first direction of the adjacent pixel, and one of the source and drain of the pixel transistor of the adjacent pixel is the The plurality of pixels extending in the second direction have the same polarity by being connected to the data signal line on the second direction side of the adjacent pixels, and the adjacent pixels extending in the first direction are polar Column inversion driving, which is inversion driving in which is replaced, can be performed.

本発明の第１実施形態に係る液晶表示装置を示す図である。It is a figure which shows the liquid crystal display device which concerns on 1st Embodiment of this invention. 図１の液晶表示パネルの構成を示す図である。It is a figure which shows the structure of the liquid crystal display panel of FIG. 図２のＴＦＴ基板に形成された複数の画素の一部と、画素内の回路について概略的に示す図である。FIG. 3 is a diagram schematically showing a part of a plurality of pixels formed on the TFT substrate of FIG. 2 and a circuit in the pixel. 図２の走査信号駆動回路の構成について概略的に示す図である。FIG. 3 is a diagram schematically showing a configuration of a scanning signal driving circuit in FIG. 2. 図４のクロック波形生成回路の内部構成について概略的に示す図である。FIG. 5 is a diagram schematically showing an internal configuration of a clock waveform generation circuit in FIG. 4. 図４のシフトレジスタ回路を示す回路図である。FIG. 5 is a circuit diagram illustrating the shift register circuit of FIG. 4. 図４の走査信号駆動回路のタイミングチャートである。5 is a timing chart of the scanning signal drive circuit of FIG. 本発明の第２実施形態に係る液晶表示装置のＴＦＴ基板に形成された複数の画素の一部と画素内の回路について概略的に示す図である。It is a figure which shows roughly about some of the some pixels formed in the TFT substrate of the liquid crystal display device which concerns on 2nd Embodiment of this invention, and the circuit in a pixel. 本発明の第３実施形態に係る液晶表示装置のＴＦＴ基板に形成された複数の画素の一部と画素内の回路について概略的に示す図である。It is a figure which shows roughly about some of the some pixels formed in the TFT substrate of the liquid crystal display device which concerns on 3rd Embodiment of this invention, and the circuit in a pixel. 本発明の第４実施形態に係る液晶表示装置の走査信号駆動回路の構成について概略的に示す図である。It is a figure which shows roughly about the structure of the scanning signal drive circuit of the liquid crystal display device which concerns on 4th Embodiment of this invention.

以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面において、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。 Embodiments of the present invention will be described below with reference to the drawings. In the drawings, the same or equivalent elements are denoted by the same reference numerals, and redundant description is omitted.

［第１実施形態］
図１は、本発明の第１実施形態に係る液晶表示装置１００を示す図である。この図に示すように、液晶表示装置１００は、液晶表示パネル２００と、液晶表示パネル２００を挟むように固定する上フレーム１０１及び下フレーム１０２と、表示する情報を生成する回路素子を備える不図示の回路基板と、その回路基板において生成された表示情報を液晶表示パネル２００に伝える不図示のフレキシブル基板と、により構成される。 [First Embodiment]
FIG. 1 is a diagram showing a liquid crystal display device 100 according to the first embodiment of the present invention. As shown in this figure, the liquid crystal display device 100 includes a liquid crystal display panel 200, an upper frame 101 and a lower frame 102 that are fixed so as to sandwich the liquid crystal display panel 200, and circuit elements that generate information to be displayed. And a flexible substrate (not shown) that transmits display information generated on the circuit substrate to the liquid crystal display panel 200.

図２には、図１の液晶表示パネル２００の構成が示されている。液晶表示パネル２００は、ＴＦＴ基板２３０とカラーフィルタ基板２２０の２枚の基板を有し、これらの基板の間には液晶組成物が封止されている。ＴＦＴ基板２３０には、走査信号駆動回路２４０により制御される走査信号線Ｇ［Ｎ］、及びデータ信号駆動回路２５０により制御されるデータ信号線Ｄ［Ｍ］が張り巡らされ、これらの信号線は、液晶表示装置１００の画素２６０を形成している。なお、Ｍ及びＮは、それぞれカラム数及びライン数に対応した自然数である。また、液晶表示パネル２００は、その表示の解像度に対応する数の画素２６０を有するが、図が煩雑になるのを避けるため、図２では簡略化して示している。 FIG. 2 shows the configuration of the liquid crystal display panel 200 of FIG. The liquid crystal display panel 200 includes two substrates, a TFT substrate 230 and a color filter substrate 220, and a liquid crystal composition is sealed between these substrates. The TFT substrate 230 is provided with a scanning signal line G [N] controlled by the scanning signal driving circuit 240 and a data signal line D [M] controlled by the data signal driving circuit 250, and these signal lines are The pixel 260 of the liquid crystal display device 100 is formed. M and N are natural numbers corresponding to the number of columns and the number of lines, respectively. Further, the liquid crystal display panel 200 includes the number of pixels 260 corresponding to the display resolution, but is simplified in FIG. 2 in order to avoid the figure becoming complicated.

なお、本実施形態の液晶表示パネル２００は、ＴＦＴ基板２３０内に２つの電極（図３の画素電極２６２及び共通電極２６３）を有するいわゆるＩＰＳ（In Plane Switching）方式の液晶表示パネル２００である。 The liquid crystal display panel 200 according to the present embodiment is a so-called IPS (In Plane Switching) type liquid crystal display panel 200 having two electrodes (the pixel electrode 262 and the common electrode 263 in FIG. 3) in the TFT substrate 230.

図３は、ＴＦＴ基板２３０に形成された複数の画素２６０の一部と画素２６０内の回路について概略的に示す図である。画素２６０は、各画素の階調値に対応する電圧が印加される画素電極２６２と、画素電極２６２との間で電界を形成し、各画素で共通の電位を有する共通電極２６３と、走査信号線Ｇ［Ｎ］がゲートに接続され、ソース及びドレインのいずれか一方がデータ信号線Ｄ［Ｍ］に、他方が画素電極２６２に接続された画素トランジスタ２６１と、を有している。本実施形態においては、１ライン毎に異なる極性のデータ信号を印加する、いわゆるライン反転駆動を行うため、図３に示すように、画面の第１ラインの画素２６０の画素トランジスタ２６１は、すべて走査信号線Ｇ［１］に接続され、画面の第１カラムの画素２６０の画素トランジスタ２６１は、すべてデータ信号線Ｄ［１］に接続されており、他のライン及びカラムの各画素トランジスタ２６１についても同様に、対応する走査信号線Ｇ［Ｎ］及びデータ信号線Ｄ［Ｍ］に接続されている。 FIG. 3 is a diagram schematically showing a part of the plurality of pixels 260 formed on the TFT substrate 230 and a circuit in the pixel 260. The pixel 260 forms an electric field between the pixel electrode 262 to which a voltage corresponding to the gradation value of each pixel is applied, and the pixel electrode 262, a common electrode 263 having a common potential in each pixel, and a scanning signal The pixel transistor 261 has a line G [N] connected to the gate, one of the source and the drain connected to the data signal line D [M], and the other connected to the pixel electrode 262. In this embodiment, in order to perform so-called line inversion driving in which data signals having different polarities are applied to each line, the pixel transistors 261 of the pixels 260 on the first line of the screen are all scanned as shown in FIG. The pixel transistors 261 of the pixels 260 in the first column of the screen connected to the signal line G [1] are all connected to the data signal line D [1], and the pixel transistors 261 in other lines and columns are also connected. Similarly, it is connected to the corresponding scanning signal line G [N] and data signal line D [M].

図４は、走査信号駆動回路２４０の構成について概略的に示す図である。走査信号駆動回路２４０は、クロック波形生成回路２７０と、偶数ライン（Ｎ：偶数）の走査信号線Ｇ［Ｎ］に接続された複数のシフトレジスタ回路２８１と、奇数ライン（Ｎ：奇数）の走査信号線Ｇ［Ｎ］に接続された複数のシフトレジスタ回路２８２と、を有している。 FIG. 4 is a diagram schematically showing the configuration of the scanning signal driving circuit 240. The scanning signal driving circuit 240 includes a clock waveform generation circuit 270, a plurality of shift register circuits 281 connected to the scanning signal lines G [N] of even lines (N: even numbers), and scanning of odd lines (N: odd numbers). A plurality of shift register circuits 282 connected to the signal line G [N].

クロック波形生成回路２７０は、外部からのクロック信号ＣＬＫ１等を入力とし、奇数ラインの画素の走査信号線Ｇ［Ｎ］に走査信号を出力するシフトレジスタ回路２８１に対する入力信号である第１クロック信号及び第１クロック信号の反転信号である第１クロック反転信号、並びに第１ラインのシフトレジスタ回路２８１への開始の合図となる第１セット信号を、それぞれ第１クロック信号線ＣＫ１、第１クロック反転信号線ＣＫＢ１及び第１セット信号線ＳＥＴ１に印加し、偶数ラインの画素の走査信号線Ｇ［Ｎ］に走査信号を出力するシフトレジスタ回路２８２に対する入力信号である第２クロック信号及び第２クロック信号の反転信号である第２クロック反転信号、並びに第２ラインのシフトレジスタ回路２８２への開始の合図となる第２セット信号を、それぞれ第２クロック信号線ＣＫ２及び第２クロック反転信号線ＣＫＢ２、並びに第２セット信号線ＳＥＴ２に印加する。 The clock waveform generation circuit 270 receives an external clock signal CLK1 and the like, and inputs a first clock signal that is an input signal to the shift register circuit 281 that outputs a scanning signal to the scanning signal line G [N] of the odd-numbered pixels. A first clock inverted signal, which is an inverted signal of the first clock signal, and a first set signal serving as a start signal to the shift register circuit 281 in the first line are respectively represented by a first clock signal line CK1 and a first clock inverted signal. The second clock signal and the second clock signal that are input signals to the shift register circuit 282 that is applied to the line CKB1 and the first set signal line SET1 and outputs the scanning signal to the scanning signal line G [N] of the even-numbered pixels. A second clock inversion signal which is an inversion signal, and a start signal to the shift register circuit 282 in the second line; That the second set of signals, each second clock signal line CK2 and the second inverted clock signal line CKB2, and applied to the second set of signal lines SET2.

クロック波形生成回路２７０から出力された上述の各信号を入力した各シフトレジスタ回路２８１及び２８２は、各走査信号線Ｇ［Ｎ］に走査信号を出力する。なお、各シフトレジスタ回路２８１及び２８２には、２ライン前のシフトレジスタの出力ＯＵＴＢ［Ｎ−２］の信号、及び２ライン後のシフトレジスタの出力ＯＵＴＡ［Ｎ＋２］の信号も入力される。 The shift register circuits 281 and 282 to which the above-described signals output from the clock waveform generation circuit 270 are input output scanning signals to the scanning signal lines G [N]. Each shift register circuit 281 and 282 also receives the output OUTB [N−2] signal of the shift register two lines before and the output OUTA [N + 2] of the shift register two lines before.

図５は、クロック波形生成回路２７０の内部構成について概略的に示す図である。クロック波形生成回路２７０は、クロック信号において使用される２種類のハイレベル電圧及び２種類のローレベル電圧を生成する電圧変換部２７２と、フレーム期間毎に、２種類のハイレベル電圧及び２種類のローレベル電圧をそれぞれ入れ替えて出力する信号スイッチ部２７６と、２種類のクロック信号をクロック信号線ＣＫ１及びＣＫ２等に出力するレベルシフト部２７４とを備えている。 FIG. 5 is a diagram schematically showing the internal configuration of the clock waveform generation circuit 270. The clock waveform generation circuit 270 includes a voltage converter 272 that generates two types of high-level voltages and two types of low-level voltages used in the clock signal, and two types of high-level voltages and two types of voltages for each frame period. A signal switch unit 276 that outputs the low-level voltages by switching them, and a level shift unit 274 that outputs two types of clock signals to the clock signal lines CK1 and CK2 and the like are provided.

これら各部について詳細に説明すると、電圧変換部２７２は、電源電圧ＶＤＤ及び接地電圧ＧＮＤを入力し、第１のクロック信号のハイレベル電圧値ＶＤＤ＿Ｈ及びローレベル電圧値ＶＳＳ＿Ｈ、並びに第２のクロック信号のハイレベル電圧値ＶＤＤ＿Ｌ及びローレベル電圧値ＶＳＳ＿Ｌを出力する。 The voltage conversion unit 272 receives the power supply voltage VDD and the ground voltage GND, inputs the high level voltage value VDD_H and the low level voltage value VSS_H of the first clock signal, and the second clock signal. A high level voltage value VDD_L and a low level voltage value VSS_L are output.

信号スイッチ部２７６は、電圧変換部２７２の出力である第１のクロック信号のハイレベル電圧値ＶＤＤ＿Ｈ及びローレベル電圧値ＶＳＳ＿Ｈ、第２のクロック信号のハイレベル電圧値ＶＤＤ＿Ｌ及びローレベル電圧値ＶＳＳ＿Ｌ、並びに制御信号を入力し、第１のクロック信号の各電圧と第２のクロック信号の各電圧が出力される端子をフレーム期間毎に切替える。すなわちレベルシフト部２７４に入力される各電圧値はフレーム期間毎に切替えられる。 The signal switch unit 276 includes a high-level voltage value VDD_H and a low-level voltage value VSS_H of the first clock signal that are outputs of the voltage conversion unit 272, a high-level voltage value VDD_L and a low-level voltage value VSS_L of the second clock signal, In addition, a control signal is input, and a terminal to which each voltage of the first clock signal and each voltage of the second clock signal are output is switched for each frame period. That is, each voltage value input to the level shift unit 274 is switched every frame period.

また、レベルシフト部２７４は、外部からの２種類のクロック信号ＣＫ１ｉｎ及びＣＫ２ｉｎと、その反転信号ＣＫＢ１ｉｎ及びＣＫＢ２ｉｎ、スタート信号ＳＥＴ１ｉｎ及びＳＥＴ２ｉｎとを入力すると共に、電圧変換部２７２で生成され、信号スイッチ部を介して入力される各レベル電圧値ＶＤＤ＿Ｈ、ＶＳＳ＿Ｈ、ＶＤＤ＿Ｌ及びＶＳＳ＿Ｌを入力し、２種類のクロック信号をクロック信号線ＣＫ２及びＣＫ１に出力し、その反転信号を反転信号線ＣＫＢ１及びＣＫＢ２に出力し、スタート信号を第１セット信号線ＳＥＴ１及びＳＥＴ２に出力する。ここで、２種類のクロック信号の一方は、タイミングをクロック信号ＣＫ１ｉｎのタイミングとするクロックであり、他方は、タイミングをクロック信号ＣＫ２ｉｎのタイミングとするクロックである。また、それぞれのクロック信号には、ハイレベル電圧をＶＤＤ＿Ｈ、ローレベル電圧をＶＳＳ＿Ｈとするクロック電圧と、ハイレベル電圧をＶＤＤ＿Ｌ、ローレベル電圧をＶＳＳ＿Ｌとするクロック電圧とのいずれかがフレーム期間毎に交互に印加される。 The level shift unit 274 receives two types of clock signals CK1in and CK2in from the outside, inverted signals CKB1in and CKB2in, start signals SET1in and SET2in, and is generated by the voltage conversion unit 272, and is a signal switch unit. Each level voltage value VDD_H, VSS_H, VDD_L and VSS_L input via the input is input, two kinds of clock signals are output to the clock signal lines CK2 and CK1, and the inverted signals are output to the inverted signal lines CKB1 and CKB2. The start signal is output to the first set signal lines SET1 and SET2. Here, one of the two types of clock signals is a clock whose timing is the timing of the clock signal CK1in, and the other is a clock whose timing is the timing of the clock signal CK2in. Each clock signal includes either a clock voltage having a high level voltage VDD_H and a low level voltage VSS_H, or a clock voltage having a high level voltage VDD_L and a low level voltage VSS_L for each frame period. Applied alternately.

図６には、奇数ラインに配置されたシフトレジスタ回路２８１の代表的な回路図が示されており、図７には、タイミングチャートが示されている。また、ＯＵＴＡ［Ｎ］は走査信号線Ｇ［Ｎ］に接続されている。なお、第１ラインのシフトレジスタ回路２８１におけるＯＵＴＢ［Ｎ−２］には、第１セット信号線ＳＥＴ１が接続されている。 FIG. 6 shows a typical circuit diagram of the shift register circuit 281 arranged on the odd lines, and FIG. 7 shows a timing chart. OUTA [N] is connected to the scanning signal line G [N]. Note that the first set signal line SET1 is connected to OUTB [N-2] in the shift register circuit 281 of the first line.

第１ラインのシフトレジスタ回路２８１の動作について、図６及び図７を参照しつつ説明する。図７の時刻ｔ２において、第１クロック反転信号線ＣＫＢ１及びＯＵＴＢ［Ｎ−２］に接続された第１セット信号線ＳＥＴ１に電位ＶＤＤ＿Ｈが印加されると、まず、トランジスタＴ１及びトランジスタＴ２が導通し、ノードＮ１に電位ＶＤＤ＿Ｈとなると共に、ノードＮ２が電位ＶＳＳ＿Ｈとなるため、容量Ｃ１には電位ＶＤＤ＿Ｈ及び電位ＶＳＳ＿Ｈの差の電位差が生じると共に、トランジスタＴ３及びトランジスタＴ４が導通する。次に、時刻ｔ３において、第１クロック信号線ＣＫ１に電位ＶＤＤ＿Ｈが印加されると、トランジスタＴ３及びトランジスタＴ４が導通しているため、第１クロック信号線ＣＫ１の信号はそのままＯＵＴＡ［１］及びＯＵＴＢ［１］に出力され走査信号線Ｇ［１］に印加されると共に、トランジスタＴ５が導通し、容量Ｃ１は放電する。時刻ｔ４において、第１クロック信号線ＣＫ１に電位ＶＳＳ＿Ｈが印加され、２ライン後の出力信号であるＯＵＴＡ［Ｎ＋２］が電位ＶＤＤ＿Ｈになると、トランジスタＴ６及びＴ７が導通し、ノードＮ１が電位ＶＳＳ＿Ｈになるため、第１クロック信号線ＣＫ１へ電位ＶＤＤ＿Ｈは出力されなくなる。 The operation of the first-line shift register circuit 281 will be described with reference to FIGS. At time t2 in FIG. 7, when the potential VDD_H is applied to the first set signal line SET1 connected to the first clock inversion signal lines CKB1 and OUTB [N-2], first, the transistor T1 and the transistor T2 are turned on. Since the node N1 has the potential VDD_H and the node N2 has the potential VSS_H, a difference in potential between the potential VDD_H and the potential VSS_H is generated in the capacitor C1, and the transistor T3 and the transistor T4 are turned on. Next, when the potential VDD_H is applied to the first clock signal line CK1 at time t3, the transistor T3 and the transistor T4 are turned on, so that the signal on the first clock signal line CK1 is directly OUTA [1] and OUTB. While being output to [1] and applied to the scanning signal line G [1], the transistor T5 becomes conductive and the capacitor C1 is discharged. At time t4, when the potential VSS_H is applied to the first clock signal line CK1 and the output signal OUTA [N + 2] after two lines becomes the potential VDD_H, the transistors T6 and T7 are turned on and the node N1 becomes the potential VSS_H. Therefore, the potential VDD_H is not output to the first clock signal line CK1.

一方、偶数ラインに配置されたシフトレジスタ回路２８２も同様の動作を行うが、入力信号が第２クロック信号線ＣＫ２及び第２クロック反転信号線ＣＫＢ２等に印加された信号であるため、出力される電位も異なっている。図７の走査信号線Ｇ［２］及びＧ［４］の出力に表されるように、偶数ラインの走査信号線Ｇ［Ｎ］の電位は、電位ＶＳＳ＿Ｈを跨ぐように、ハイレベル電位ＶＤＤ＿Ｌ及びローレベル電位ＶＳＳ＿Ｌが設定されている。つまり、第１ラインの書込の際には、各カラムのデータ信号線Ｄ［Ｍ］の極性が正極性の階調電圧が印加され、走査信号線Ｇ［１］には、ハイレベル電位ＶＤＤ＿Ｈ及びローレベル電位ＶＳＳ＿Ｈを有するＡクロック信号ＣＫ＿Ａが印加される。次に、第２ラインの書込の際には、各カラムのデータ信号線Ｄ［Ｍ］には負極性の階調電圧が印加され、走査信号線Ｇ［２］には、走査信号線Ｇ［１］に印加した電位より低い、ハイレベル電位ＶＤＤ＿Ｌ及びローレベル電位ＶＳＳ＿Ｌを有するＢクロック信号ＣＫ＿Ｂが印加される。以下、各ライン毎に極性の異なるデータ信号が印加されると共に、奇数ラインにＡクロック信号ＣＫ＿Ａ、偶数ラインにＢクロック信号ＣＫ＿Ｂが印加される。図３では、ハッチングにより、ライン毎にデータ信号の極性が入れ替わる様子が示されている。 On the other hand, the shift register circuit 282 arranged in the even lines performs the same operation, but is output because the input signal is a signal applied to the second clock signal line CK2, the second clock inverted signal line CKB2, and the like. The potential is also different. As shown in the outputs of the scanning signal lines G [2] and G [4] in FIG. 7, the potentials of the even-numbered scanning signal lines G [N] cross the potential VSS_H and the high level potential VDD_L and A low level potential VSS_L is set. That is, at the time of writing the first line, a gradation voltage in which the polarity of the data signal line D [M] of each column is positive is applied, and the scanning signal line G [1] is supplied with the high level potential VDD_H. And an A clock signal CK_A having a low level potential VSS_H is applied. Next, at the time of writing the second line, a negative gradation voltage is applied to the data signal line D [M] of each column, and the scanning signal line G [2] is applied to the scanning signal line G [2]. A B clock signal CK_B having a high level potential VDD_L and a low level potential VSS_L lower than the potential applied to [1] is applied. Hereinafter, a data signal having a different polarity is applied to each line, and an A clock signal CK_A is applied to the odd lines and a B clock signal CK_B is applied to the even lines. FIG. 3 shows a state in which the polarity of the data signal is switched for each line by hatching.

なお、各画素の画素電極２６２に印加される信号の反転の極性は、一画面を書き換えるフレーム期間ごとに入れ替わり、クロック波形生成回路２７０から出力される第１クロック信号線ＣＫ１及び第２クロック信号線ＣＫ２に印加されるＡクロック信号ＣＫ＿Ａ及びＢクロック信号ＣＫ＿Ｂも、クロック波形生成回路２７０の信号スイッチ部２７６により、フレーム期間ごとに入れ替えられる。そのため、正極性のデータ信号の場合には、Ａクロック信号ＣＫ＿Ａが用いられ、負極性のデータ信号の場合には、Ｂクロック信号ＣＫ＿Ｂが用いられるように制御されている。 Note that the polarity of inversion of the signal applied to the pixel electrode 262 of each pixel is switched every frame period during which one screen is rewritten, and the first clock signal line CK1 and the second clock signal line output from the clock waveform generation circuit 270. The A clock signal CK_A and the B clock signal CK_B applied to CK2 are also switched every frame period by the signal switch unit 276 of the clock waveform generation circuit 270. Therefore, the A clock signal CK_A is used in the case of a positive data signal, and the B clock signal CK_B is used in the case of a negative data signal.

したがって、正極性のデータ信号を印加する場合と、負極性のデータ信号を印加する場合とで、走査信号線Ｇ［Ｎ］に印加されるハイレベル電位及びローレベル電位を異ならせているため、画素トランジスタ２６１に与える負荷を軽減することができ、画素トランジスタ２６１の長寿命化と消費電力を低減させることができる。また、クロック信号の種類を増加させるのみの簡易な構成で実現することができる。 Therefore, the high level potential and the low level potential applied to the scanning signal line G [N] are different between when a positive data signal is applied and when a negative data signal is applied. The load applied to the pixel transistor 261 can be reduced, and the lifetime of the pixel transistor 261 and power consumption can be reduced. Also, it can be realized with a simple configuration that only increases the types of clock signals.

［第２実施形態］
図８には、本発明の第２実施形態に係る液晶表示装置のＴＦＴ基板３３０に形成された複数の画素３６０の一部と画素３６０内の回路について概略的に示す図である。本実施形態の液晶表示装置及び液晶表示パネルの構成は、第１実施形態の図１及び図２と同様であるため説明を省略する。 [Second Embodiment]
FIG. 8 is a diagram schematically showing a part of a plurality of pixels 360 and a circuit in the pixel 360 formed on the TFT substrate 330 of the liquid crystal display device according to the second embodiment of the present invention. The configurations of the liquid crystal display device and the liquid crystal display panel of the present embodiment are the same as those of the first embodiment shown in FIGS.

第１実施形態のＴＦＴ基板２３０の回路とは、各画素トランジスタ３６１のゲートが接続する走査信号線Ｇ［Ｎ］が異なっている。具体的には、奇数カラムで第Ｎラインの画素トランジスタ３６１のゲートは、第１実施形態と同様に、走査信号線Ｇ［Ｎ］に接続されているが、偶数カラムで第Ｎラインの画素トランジスタ３６１のゲートは、走査信号線Ｇ［Ｎ＋１］に接続されている。このような接続とし、第１実施形態と同様の走査信号駆動回路２４０を用いることにより、市松模様状に極性が反転する、いわゆるドット反転駆動を実現することができる。 The scanning signal line G [N] to which the gate of each pixel transistor 361 is connected is different from the circuit of the TFT substrate 230 of the first embodiment. Specifically, the gates of the pixel transistors 361 on the Nth line in the odd columns are connected to the scanning signal line G [N] as in the first embodiment, but the pixel transistors on the Nth line in the even columns. The gate of 361 is connected to the scanning signal line G [N + 1]. By using such a connection and using the same scanning signal driving circuit 240 as in the first embodiment, so-called dot inversion driving in which the polarity is inverted in a checkered pattern can be realized.

したがって、ＴＦＴ基板３３０のような回路としたとしても、第１実施形態と同様に、正極性のデータ信号を印加する場合と、負極性のデータ信号を印加する場合とで、走査信号線Ｇ［Ｎ］に印加するハイレベル電位及びローレベル電位を異ならせているため、画素トランジスタ３６１に与える負荷を軽減することができ、画素トランジスタ３６１の長寿命化と消費電力を低減させることができる。また、クロック信号の種類を増加させるのみの簡易な構成で実現することができる。 Therefore, even if a circuit such as the TFT substrate 330 is used, as in the first embodiment, when the positive data signal is applied and when the negative data signal is applied, the scanning signal line G [ Since the high-level potential and the low-level potential applied to N] are different, the load applied to the pixel transistor 361 can be reduced, and the life and power consumption of the pixel transistor 361 can be reduced. Also, it can be realized with a simple configuration that only increases the types of clock signals.

［第３実施形態］
図９には、本発明の第３実施形態に係る液晶表示装置のＴＦＴ基板４３０に形成された複数の画素４６０の一部と画素４６０内の回路について概略的に示す図である。本実施形態の液晶表示装置及び液晶表示パネルの構成は、第１実施形態の図１及び図２と同様であるため説明を省略する。本実施形態のＴＦＴ基板４３０の回路は、第１実施形態のＴＦＴ基板２３０の回路と比較して、各画素トランジスタのゲートが接続する走査信号線Ｇ［Ｎ］が異なると共に、各画素トランジスタ４６１のソース及びドレインのいずれかが接続するデータ信号線Ｄ［Ｎ］が異なっている。 [Third Embodiment]
FIG. 9 is a diagram schematically showing a part of a plurality of pixels 460 and a circuit in the pixel 460 formed on the TFT substrate 430 of the liquid crystal display device according to the third embodiment of the present invention. The configurations of the liquid crystal display device and the liquid crystal display panel of the present embodiment are the same as those of the first embodiment shown in FIGS. The circuit of the TFT substrate 430 according to the present embodiment is different from the circuit of the TFT substrate 230 according to the first embodiment in that the scanning signal line G [N] to which the gate of each pixel transistor is connected is different. The data signal line D [N] to which either the source or the drain is connected is different.

具体的には、第Ｍカラムで第Ｎラインの画素で、ＭとＮの和が偶数となる場合には、画素トランジスタ４６１のゲートは走査信号線Ｇ［Ｎ］に接続され、ソース及びドレインのいずれかはデータ信号線Ｄ［Ｍ＋１］に接続される。また、ＭとＮの和が奇数となる場合には、画素トランジスタ４６１のゲートは走査信号線Ｇ［Ｎ＋１］に接続され、ソース及びドレインのいずれかはデータ信号線Ｄ［Ｍ］に接続されている。別の表現では、ある一画素から見て、その一画素の画素トランジスタのゲートがデータ信号線の延びる方向とは逆の方向の走査信号線に接続され、ソース及びドレインのいずれか一方が走査信号線が延びる方向のデータ信号線に接続されている場合に、その一画素と隣接する画素では、画素トランジスタのゲートがデータ信号線の延びる方向の走査信号線に接続され、ソース及びドレインのいずれか一方が走査信号線が延びる方向とは逆の方向のデータ信号線に接続されている。このような接続とし、第１実施形態と同様の走査信号駆動回路２４０を用いることにより、列ごとに極性が反転する、いわゆるカラム反転駆動を実現することができる。 Specifically, in the pixel on the Nth line in the Mth column, when the sum of M and N is an even number, the gate of the pixel transistor 461 is connected to the scanning signal line G [N], and the source and drain Either one is connected to the data signal line D [M + 1]. When the sum of M and N is an odd number, the gate of the pixel transistor 461 is connected to the scanning signal line G [N + 1], and either the source or the drain is connected to the data signal line D [M]. Yes. In another expression, when viewed from a certain pixel, the gate of the pixel transistor of the pixel is connected to the scanning signal line in the direction opposite to the direction in which the data signal line extends, and either the source or the drain is the scanning signal. When connected to a data signal line in the direction in which the line extends, in the pixel adjacent to the one pixel, the gate of the pixel transistor is connected to the scanning signal line in the direction in which the data signal line extends, and either the source or the drain One is connected to a data signal line in a direction opposite to the direction in which the scanning signal line extends. By using such a connection and using the same scanning signal driving circuit 240 as in the first embodiment, so-called column inversion driving in which the polarity is inverted for each column can be realized.

したがって、ＴＦＴ基板４３０のような回路としたとしても、第１実施形態と同様に、正極性のデータ信号を印加する場合と、負極性のデータ信号を印加する場合とで、走査信号線Ｇ［Ｎ］に印加するハイレベル電位及びローレベル電位を異ならせているため、画素トランジスタ４６１に与える負荷を軽減することができ、画素トランジスタ４６１の長寿命化と消費電力を低減させることができる。また、クロック信号の種類を増加されるのみの簡易な構成で実現することができる。 Therefore, even if a circuit such as the TFT substrate 430 is used, as in the first embodiment, when the positive data signal is applied and when the negative data signal is applied, the scanning signal line G [ Since the high-level potential and the low-level potential applied to N] are different, the load applied to the pixel transistor 461 can be reduced, and the lifetime and power consumption of the pixel transistor 461 can be reduced. Also, it can be realized with a simple configuration in which the number of types of clock signals is increased.

［第４実施形態］
図１０には、本発明の第４実施形態に係る液晶表示装置の走査信号駆動回路５４０の構成について概略的に示す図である。本実施形態の液晶表示装置、液晶表示パネル及びＴＦＴ基板の画素内の回路の構成は、走査信号駆動回路を除き、第１実施形態の図１〜図３と同様であるため、説明を省略する。 [Fourth Embodiment]
FIG. 10 is a diagram schematically showing the configuration of the scanning signal drive circuit 540 of the liquid crystal display device according to the fourth embodiment of the present invention. The configurations of the circuits in the pixels of the liquid crystal display device, the liquid crystal display panel, and the TFT substrate according to the present embodiment are the same as those in FIGS. .

走査信号駆動回路５４０は、第１実施形態の走査信号駆動回路２４０と同様に、クロック波形生成回路５７０と、走査信号線Ｇ［Ｎ］の数に対応した数のシフトレジスタ回路５８０と、を有している。クロック波形生成回路５７０は、外部からのクロック信号ＣＬＫを入力とし、画素の走査信号線Ｇ［Ｎ］に走査信号を出力するシフトレジスタ回路５８０に対する入力信号である第１クロック信号及び第１クロック信号の反転信号である第１クロック反転信号、並びに第１ラインのシフトレジスタ回路５８０への開始の合図となる第１セット信号を、それぞれ第１クロック信号線ＣＫ１、第１クロック反転信号線ＣＫＢ１及び第１セット信号線ＳＥＴ１に印加する。 Similar to the scan signal drive circuit 240 of the first embodiment, the scan signal drive circuit 540 includes a clock waveform generation circuit 570 and a number of shift register circuits 580 corresponding to the number of scan signal lines G [N]. is doing. The clock waveform generation circuit 570 receives a clock signal CLK from the outside, and inputs a first clock signal and a first clock signal that are input signals to the shift register circuit 580 that outputs a scanning signal to the scanning signal line G [N] of the pixel. The first clock inverted signal, which is an inverted signal of the first clock signal, and the first set signal which is a signal for starting the shift register circuit 580 on the first line are respectively represented by the first clock signal line CK1, the first clock inverted signal line CKB1 and the first clock signal. One set is applied to the signal line SET1.

クロック波形生成回路５７０から出力された上述の各信号を入力した各シフトレジスタ回路５８０は、各走査信号線Ｇ［Ｎ］に走査信号を出力する。なお、各シフトレジスタ回路５８０には、１ライン前のシフトレジスタの出力ＯＵＴＢ［Ｎ−１］の信号、及び１ライン後のシフトレジスタの出力ＯＵＴＡ［Ｎ＋１］の信号も入力される。 Each shift register circuit 580 to which the above-described signals output from the clock waveform generation circuit 570 are input outputs a scanning signal to each scanning signal line G [N]. Note that each shift register circuit 580 also receives the signal OUTB [N−1] of the shift register one line before and the signal OUTA [N + 1] of the shift register one line after.

ここで、クロック波形生成回路５７０は、図５に示された第１実施形態のクロック波形生成回路２７０と同様の構成であり、第１クロック信号線ＣＫ１、第１クロック反転信号線ＣＫＢ１及び第１セット信号線ＳＥＴ１に出力される信号のみが使用され、第２クロック信号線ＣＫ２、第２クロック反転信号線ＣＫＢ２及び第２セット信号線ＳＥＴ２に出力される信号は使用しない。なお、第１実施形態で説明したように、第１クロック信号線ＣＫ１及び第１クロック反転信号線ＣＫＢ１に印加される信号は、フレーム期間毎に２種類のＡクロック信号ＣＫ＿Ａ及びＢクロック信号ＣＫ＿Ｂのいずれかに切替えて出力されている。 Here, the clock waveform generation circuit 570 has the same configuration as that of the clock waveform generation circuit 270 of the first embodiment shown in FIG. 5, and includes a first clock signal line CK1, a first clock inversion signal line CKB1, and a first clock signal generation circuit CKB1. Only signals output to the set signal line SET1 are used, and signals output to the second clock signal line CK2, the second clock inversion signal line CKB2, and the second set signal line SET2 are not used. As described in the first embodiment, signals applied to the first clock signal line CK1 and the first clock inverted signal line CKB1 are two types of A clock signal CK_A and B clock signal CK_B for each frame period. The output is switched to either one.

このように、第１実施形態と同様のＴＦＴ基板の画素回路において、本実施形態の走査信号駆動回路５４０を用いることにより、フレーム期間ごとに極性が反転する、いわゆるフレーム反転駆動を実現することができる。 Thus, in the pixel circuit of the TFT substrate similar to that of the first embodiment, by using the scanning signal driving circuit 540 of this embodiment, so-called frame inversion driving in which the polarity is inverted every frame period can be realized. it can.

したがって、本実施形態の走査信号駆動回路５４０を用いたとしても、第１実施形態と同様に、正極性のデータ信号を印加する場合と、負極性のデータ信号を印加する場合とで、走査信号線Ｇ［Ｎ］に印加するハイレベル電位及びローレベル電位を異ならせているため、画素トランジスタに与える負荷を軽減することができ、画素トランジスタの長寿命化と消費電力を低減させることができる。また、クロック信号の種類を増加させるのみの簡易な構成で実現することができる。 Therefore, even when the scanning signal driving circuit 540 of the present embodiment is used, the scanning signal is applied when a positive data signal is applied and when a negative data signal is applied, as in the first embodiment. Since the high level potential and the low level potential applied to the line G [N] are different, the load applied to the pixel transistor can be reduced, and the lifetime of the pixel transistor and the power consumption can be reduced. Also, it can be realized with a simple configuration that only increases the types of clock signals.

なお、上述の実施形態では、第１クロック信号線ＣＫ１と第２クロック信号線ＣＫ２に印加される信号は、位相がπ／２だけずれた信号を使用しているが、これに限られず、π及びπ／４その他の位相ずれの信号を使用してもよい。 In the above-described embodiment, the signals applied to the first clock signal line CK1 and the second clock signal line CK2 are signals whose phases are shifted by π / 2. However, the present invention is not limited to this. And π / 4 or other phase-shifted signals may be used.

また、上述の実施形態に係る液晶表示装置は、ＴＦＴ基板にのみに電極が設けられたＩＰＳ（In Plane Switching）方式としたが、ＴＦＴ基板及びカラーフィルタ基板の両方に電極が設けられたＴＮ（Twisted Nematic）方式又はＶＡ（Vertical Alignment）方式の液晶表示装置にも適用することができる。 Moreover, although the liquid crystal display device according to the above-described embodiment is an IPS (In Plane Switching) method in which electrodes are provided only on the TFT substrate, TN (electrodes provided on both the TFT substrate and the color filter substrate). The present invention can also be applied to a twisted nematic (VA) type or VA (vertical alignment) type liquid crystal display device.

１００液晶表示装置、１０１上フレーム、１０２下フレーム、２００液晶表示パネル、２２０カラーフィルタ基板、２３０ＴＦＴ基板、２４０走査信号駆動回路、２５０データ信号駆動回路、２６０画素、２６１画素トランジスタ、２６２画素電極、２６３共通電極、２７０クロック波形生成回路、２７２電圧変換部、２７４レベルシフト部、２７６信号スイッチ部、２８１，２８２シフトレジスタ回路、３３０ＴＦＴ基板、３６０画素、３６１画素トランジスタ、４３０ＴＦＴ基板、４６０画素、４６１画素トランジスタ、５４０走査信号駆動回路、５７０クロック波形生成回路、５８０シフトレジスタ回路。 100 liquid crystal display device, 101 upper frame, 102 lower frame, 200 liquid crystal display panel, 220 color filter substrate, 230 TFT substrate, 240 scanning signal drive circuit, 250 data signal drive circuit, 260 pixels, 261 pixel transistors, 262 pixel electrodes, 263 common electrode, 270 clock waveform generation circuit, 272 voltage conversion unit, 274 level shift unit, 276 signal switch unit, 281, 282 shift register circuit, 330 TFT substrate, 360 pixel, 361 pixel transistor, 430 TFT substrate, 460 pixel, 461 pixel transistor, 540 scanning signal drive circuit, 570 clock waveform generation circuit, 580 shift register circuit.

Claims

各画素の液晶の配向を制御する画素トランジスタのゲートに入力されるゲート信号を出力し、前記各画素が並べられたライン毎に配置された複数のシフトレジスタ回路と、
前記シフトレジスタ回路に入力される第１クロック出力線と、を備え、
前記第１クロック出力線は、１画面分を表示する期間であるフレーム期間ごとに２種類の異なるクロック信号が交互に印加される、ことを特徴とする液晶表示装置。 A gate signal input to the gate of a pixel transistor that controls the orientation of the liquid crystal of each pixel; and a plurality of shift register circuits arranged for each line in which the pixels are arranged;
A first clock output line that is input to the shift register circuit,
2. The liquid crystal display device according to claim 1, wherein two different clock signals are alternately applied to the first clock output line every frame period, which is a period for displaying one screen.

前記２種類の異なるクロック信号は、第１クロック信号及び第２クロック信号であり、
前記第１クロック信号及び前記第２クロック信号は、周期が同じで位相が異なるクロック信号であり、
前記第１クロック信号は、第１ハイレベルの電圧値と、前記第１ハイレベルの電圧値よりも低い電圧値である第１ローレベルの電圧値とが交互に繰り返される信号であり、
前記第２クロック信号は、前記第１ハイレベルの電圧値よりも低く、前記第１ローレベルの電圧値よりも高い電圧値である第２ハイレベルの電圧値と、前記第１ローレベルの電圧値よりも低い電圧値である第２ローレベルの電圧値とが交互に繰り返される信号である、ことを特徴とする請求項１に記載の液晶表示装置。 The two different clock signals are a first clock signal and a second clock signal,
The first clock signal and the second clock signal are clock signals having the same period and different phases,
The first clock signal is a signal in which a first high level voltage value and a first low level voltage value that is lower than the first high level voltage value are alternately repeated,
The second clock signal has a second high level voltage value that is lower than the first high level voltage value and higher than the first low level voltage value, and the first low level voltage. 2. The liquid crystal display device according to claim 1, wherein the second low-level voltage value, which is a lower voltage value, is a signal that is alternately repeated.

前記シフトレジスタ回路に入力される第２クロック出力線を更に備え、
前記第１クロック出力線は、前記シフトレジスタ回路のうち、奇数ラインの画素に前記ゲート信号を出力する奇数ラインシフトレジスタ回路に接続され、
前記第２クロック出力線は、前記シフトレジスタ回路のうち、偶数ラインの画素に前記ゲート信号を出力する偶数ラインシフトレジスタ回路に接続され、
前記第２クロック出力線には、前記第１クロック出力線が前記第１クロック信号を出力している前記フレーム期間に、前記第２クロック信号が印加され、前記第１クロック出力線が前記第２クロック信号を出力している前記フレーム期間には、前記第１クロック信号が印加される、ことを特徴とする請求項２に記載の液晶表示装置。 A second clock output line input to the shift register circuit;
The first clock output line is connected to an odd line shift register circuit that outputs the gate signal to pixels of an odd line in the shift register circuit.
The second clock output line is connected to an even line shift register circuit that outputs the gate signal to pixels of the even line in the shift register circuit,
The second clock signal is applied to the second clock output line during the frame period in which the first clock output line is outputting the first clock signal, and the first clock output line is the second clock output line. The liquid crystal display device according to claim 2, wherein the first clock signal is applied during the frame period in which the clock signal is output.

前記第１クロック信号の反転信号である第３クロック信号が出力される第３クロック出力線と、
前記第２クロック信号の反転信号である第４クロック信号が出力される第４クロック出力線と、を更に備え、
前記第３クロック出力線は、前記第１クロック出力線と共に前記奇数ラインシフトレジスタ回路に入力され、
前記第４クロック出力線は、前記第２クロック出力線と共に前記偶数ラインシフトレジスタ回路に入力される、ことを特徴とする請求項３に記載の液晶表示装置。 A third clock output line for outputting a third clock signal which is an inverted signal of the first clock signal;
A fourth clock output line from which a fourth clock signal that is an inverted signal of the second clock signal is output;
The third clock output line is input to the odd line shift register circuit together with the first clock output line,
4. The liquid crystal display device according to claim 3, wherein the fourth clock output line is input to the even line shift register circuit together with the second clock output line. 5.

前記第１ハイレベルの電圧値、前記第１ローレベルの電圧値、前記第２ハイレベルの電圧値及び前記第２ローレベルの電圧値を生成する電圧変換部と、
前記電圧変換部により生成された前記第１ハイレベルの電圧値、前記第１ローレベルの電圧値、前記第２ハイレベルの電圧値及び前記第２ローレベルの電圧値と、外部から入力される基準クロック信号とから第１クロック信号と第２クロック信号とを生成するレベルシフト部と、
フレーム期間毎に第１クロック信号と第２クロック信号とを入れ替える信号スイッチ部と、を更に備える請求項３に記載の液晶表示装置。 A voltage converter that generates the first high level voltage value, the first low level voltage value, the second high level voltage value, and the second low level voltage value;
The first high level voltage value, the first low level voltage value, the second high level voltage value, and the second low level voltage value generated by the voltage conversion unit are input from the outside. A level shift unit that generates a first clock signal and a second clock signal from a reference clock signal;
The liquid crystal display device according to claim 3, further comprising: a signal switch unit that switches the first clock signal and the second clock signal for each frame period.

前記偶数ラインシフトレジスタ回路及び前記奇数ラインシフトレジスタ回路のいずれかからの出力信号が印加され、基板上で第１方向に延びる複数の導電線である走査信号線と、
前記基板上で前記走査信号線と垂直な第２方向に延びる複数の導電線であるデータ信号線と、
前記走査信号線と前記データ信号線とにより囲まれることにより形成された複数の画素にそれぞれ配置された画素トランジスタと、
前記複数の画素のうちの一画素の前記画素トランジスタのゲートは、前記一画素の第１方向側の前記走査信号線に接続され、前記一画素の前記画素トランジスタのソース及びドレインのいずれか一方は、前記一画素の第２方向とは反対側の前記データ信号線に接続され、
前記一画素に隣接する前記複数の画素である隣接画素の前記画素トランジスタのゲートは、前記隣接画素の第１方向とは反対側の前記走査信号線に接続され、前記隣接画素の前記画素トランジスタのソース及びドレインのいずれか一方は、前記隣接画素の第２方向側の前記データ信号線に接続されることにより、前記第２方向に延びる前記複数の画素が同じ極性であり、前記第１方向に延びる、隣り合う前記複数の画素は極性が入れ替わる反転駆動であるカラム反転駆動を行う、ことを特徴とする請求項３に記載の液晶表示装置。 A scanning signal line that is a plurality of conductive lines that are applied with an output signal from either the even line shift register circuit or the odd line shift register circuit and extend in the first direction on the substrate;
Data signal lines that are a plurality of conductive lines extending in a second direction perpendicular to the scanning signal lines on the substrate;
A pixel transistor disposed in each of a plurality of pixels formed by being surrounded by the scanning signal line and the data signal line;
The gate of the pixel transistor of one pixel of the plurality of pixels is connected to the scanning signal line on the first direction side of the one pixel, and one of the source and the drain of the pixel transistor of the one pixel is , Connected to the data signal line on the opposite side to the second direction of the one pixel,
The gate of the pixel transistor of the adjacent pixel which is the plurality of pixels adjacent to the one pixel is connected to the scanning signal line on the side opposite to the first direction of the adjacent pixel, and the pixel transistor of the adjacent pixel Either one of the source and the drain is connected to the data signal line on the second direction side of the adjacent pixel, so that the plurality of pixels extending in the second direction have the same polarity, and in the first direction 4. The liquid crystal display device according to claim 3, wherein column inversion driving, which is inversion driving in which polarities of the plurality of adjacent adjacent pixels are switched, is performed. 5.