JP3128323B2 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
- Publication number
- JP3128323B2 JP3128323B2 JP04119804A JP11980492A JP3128323B2 JP 3128323 B2 JP3128323 B2 JP 3128323B2 JP 04119804 A JP04119804 A JP 04119804A JP 11980492 A JP11980492 A JP 11980492A JP 3128323 B2 JP3128323 B2 JP 3128323B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- polysilicon
- film
- semiconductor substrate
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 69
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 86
- 229920005591 polysilicon Polymers 0.000 claims description 82
- 239000012535 impurity Substances 0.000 claims description 71
- 239000000758 substrate Substances 0.000 claims description 40
- 238000009792 diffusion process Methods 0.000 claims description 23
- 229910021332 silicide Inorganic materials 0.000 claims description 22
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 239000002184 metal Substances 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 17
- 229910052698 phosphorus Inorganic materials 0.000 claims description 13
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 11
- 239000011574 phosphorus Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 230000000873 masking effect Effects 0.000 claims description 8
- 239000003870 refractory metal Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 229910052785 arsenic Inorganic materials 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 229910052787 antimony Inorganic materials 0.000 claims description 3
- 238000002844 melting Methods 0.000 claims description 3
- 230000008018 melting Effects 0.000 claims description 3
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 claims description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical group [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 2
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims description 2
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 2
- 239000002585 base Substances 0.000 description 19
- 239000010410 layer Substances 0.000 description 18
- 229920002120 photoresistant polymer Polymers 0.000 description 17
- 238000000034 method Methods 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 239000011229 interlayer Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 9
- 238000002955 isolation Methods 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 5
- 238000002161 passivation Methods 0.000 description 5
- 229910015900 BF3 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052697 platinum Inorganic materials 0.000 description 3
- 229910001413 alkali metal ion Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005247 gettering Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- OQCFWECOQNPQCG-UHFFFAOYSA-N 1,3,4,8-tetrahydropyrimido[4,5-c]oxazin-7-one Chemical compound C1CONC2=C1C=NC(=O)N2 OQCFWECOQNPQCG-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 206010068319 Oropharyngeal pain Diseases 0.000 description 1
- 201000007100 Pharyngitis Diseases 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910008773 WMo Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造方法に関するもので、特にバイポーラ／Ｃ
ＭＯＳ混載ＬＳＩの構造に関するものである。
よびその製造方法に関するもので、特にバイポーラ／Ｃ
ＭＯＳ混載ＬＳＩの構造に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ構造の半導体装置は、構造上寄
生サイリスタ回路が構成され、その結果ラッチアップが
大きな弱点といわれながら、その低消費電力性からＶＬ
ＳＩの技術の中でも、とりわけ重要性が高まっている。
さらに、異種の半導体装置を組み合わせた構造も注目さ
れている。とりわけＣＭＯＳ構造の高集積性、低消費電
力性とバイポ−ラトランジスタの高駆動力、高速性を共
存させたＢｉＣＭＯＳＬＳＩは、現実的で有効な技術で
ある。ＢｉＣＭＯＳ構造を含めてＣＭＯＳＬＳＩでは、
ＣＭＯＳ構造の微細化に伴うショートチャンネル効果が
生じ易い。これは主にソ−ス／ドレイン領域の拡散層の
拡がりに影響されるものと考えられ、この効果を抑制す
るためにＣＭＯＳＬＳＩプロセスにおける熱処理工程の
加熱温度を低下させる必要がある。また、このプロセス
においては、同一の多結晶シリコン膜を、例えば第２ポ
リシリコンとして、エミッタ電極および配線に用いるこ
とがある。これは、とくに製造コストの面から一般的に
行われている。ところが、シリコン表面は、自然酸化す
るが、多結晶シリコンとシリコン基板の間に介在する自
然酸化膜は、そのコンタクト抵抗を増大させる。そこ
で、一般的技術として、多結晶シリコンに多量の不純物
を注入し、さらに、高温で熱処理を行うことにより、そ
の自然酸化膜を破壊している。
生サイリスタ回路が構成され、その結果ラッチアップが
大きな弱点といわれながら、その低消費電力性からＶＬ
ＳＩの技術の中でも、とりわけ重要性が高まっている。
さらに、異種の半導体装置を組み合わせた構造も注目さ
れている。とりわけＣＭＯＳ構造の高集積性、低消費電
力性とバイポ−ラトランジスタの高駆動力、高速性を共
存させたＢｉＣＭＯＳＬＳＩは、現実的で有効な技術で
ある。ＢｉＣＭＯＳ構造を含めてＣＭＯＳＬＳＩでは、
ＣＭＯＳ構造の微細化に伴うショートチャンネル効果が
生じ易い。これは主にソ−ス／ドレイン領域の拡散層の
拡がりに影響されるものと考えられ、この効果を抑制す
るためにＣＭＯＳＬＳＩプロセスにおける熱処理工程の
加熱温度を低下させる必要がある。また、このプロセス
においては、同一の多結晶シリコン膜を、例えば第２ポ
リシリコンとして、エミッタ電極および配線に用いるこ
とがある。これは、とくに製造コストの面から一般的に
行われている。ところが、シリコン表面は、自然酸化す
るが、多結晶シリコンとシリコン基板の間に介在する自
然酸化膜は、そのコンタクト抵抗を増大させる。そこ
で、一般的技術として、多結晶シリコンに多量の不純物
を注入し、さらに、高温で熱処理を行うことにより、そ
の自然酸化膜を破壊している。
【０００３】図１０は、従来のＢｉＣＭＯＳ構造の半導
体装置の要部断面図である。半導体基板には、Ｐチャネ
ルＭＯＳＦＥＴおよびバイポ−ラトランジスタを集積す
る埋込みＮ＋領域２を設け、ＮチャネルＭＯＳＦＥＴを
集積する埋込みＰ＋領域３を設けたＰ型シリコン半導体
基板１上に、薄いＮ型エピタキシャル層４を形成したウ
ェ−ハからなる。ＰチャネルおよびＮチャネルＭＯＳＦ
ＥＴが形成されるＮ＋領域２およびＰ＋領域３上には、
それぞれ、エピタキシャル層４にＮウエル６とＰウエル
５を形成する。ウエル領域以外のエピタキシャル層４に
表面から埋込みＮ＋領域２まで達する深いＮ＋領域１２
を形成する。ついで、素子分離を行う。素子分離は、こ
のウェ−ハの表面領域に選択的に形成される厚いフィ−
ルド酸化膜７とフィ−ルド酸化膜下に形成されるチャネ
ルストッパ−領域によって行われる。フィ−ルド酸化膜
領域とチャネルストッパ−領域とはセルフアライン化さ
れているが、これは、フィ−ルド酸化膜領域を最小限に
するために必要である。素子分離によってＰチャネルＭ
ＯＳＦＥＴ（以下、ＰＭＯＳという）、ＮチャネルＭＯ
ＳＦＥＴ（以下、ＮＭＯＳという）、バイポ−ラトラン
ジスタが各々形成される複数の素子領域が決まる。
体装置の要部断面図である。半導体基板には、Ｐチャネ
ルＭＯＳＦＥＴおよびバイポ−ラトランジスタを集積す
る埋込みＮ＋領域２を設け、ＮチャネルＭＯＳＦＥＴを
集積する埋込みＰ＋領域３を設けたＰ型シリコン半導体
基板１上に、薄いＮ型エピタキシャル層４を形成したウ
ェ−ハからなる。ＰチャネルおよびＮチャネルＭＯＳＦ
ＥＴが形成されるＮ＋領域２およびＰ＋領域３上には、
それぞれ、エピタキシャル層４にＮウエル６とＰウエル
５を形成する。ウエル領域以外のエピタキシャル層４に
表面から埋込みＮ＋領域２まで達する深いＮ＋領域１２
を形成する。ついで、素子分離を行う。素子分離は、こ
のウェ−ハの表面領域に選択的に形成される厚いフィ−
ルド酸化膜７とフィ−ルド酸化膜下に形成されるチャネ
ルストッパ−領域によって行われる。フィ−ルド酸化膜
領域とチャネルストッパ−領域とはセルフアライン化さ
れているが、これは、フィ−ルド酸化膜領域を最小限に
するために必要である。素子分離によってＰチャネルＭ
ＯＳＦＥＴ（以下、ＰＭＯＳという）、ＮチャネルＭＯ
ＳＦＥＴ（以下、ＮＭＯＳという）、バイポ−ラトラン
ジスタが各々形成される複数の素子領域が決まる。
【０００４】素子領域の表面を露出させたのち、シリコ
ン表面を酸化してダミ−ゲ−ト酸化膜となる厚さ約５０
〜２００オングストロ−ム（以下、Ａと略記する）の薄
いＳｉＯ2 膜を形成する。このダミ−ゲ−ト酸化膜を介
してＮＭＯＳおよびＰＭＯＳの各領域にチャネルイオン
注入を行う。イオン注入によって、ＮＭＯＳおよびＰＭ
ＯＳのしきい値電圧が決まる。次に、ダミ−ゲ−ト酸化
膜を剥離した後、ゲ−ト酸化膜を形成しゲ−ト電極１３
を形成する。ゲ−ト電極には、第１層のポリシリコンが
用いられる。ポリシリコンゲ−トは、この後に形成する
ソ−ス／ドレイン領域と自己整合させることが可能なた
め、高集積化に適している。ポリシリコンゲ−ト電極
は、アンド−プポリシリコン膜１３にリンを高濃度に拡
散してｎ型化させたのち、反応性イオンエッチング技術
などの高精度エッチングにより形成される。ゲ−ト電極
は、配線としても使用するため、その抵抗をさらに下げ
るために、例えば、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｎｉ、Ｃｏ
などの金属、あるいはこれら金属とポリシリコンとを反
応させて作るシリサイド、あるいはシリサイドとポリシ
リコンの２層構造からなるポリサイドなどを用いること
も検討されている。
ン表面を酸化してダミ−ゲ−ト酸化膜となる厚さ約５０
〜２００オングストロ−ム（以下、Ａと略記する）の薄
いＳｉＯ2 膜を形成する。このダミ−ゲ−ト酸化膜を介
してＮＭＯＳおよびＰＭＯＳの各領域にチャネルイオン
注入を行う。イオン注入によって、ＮＭＯＳおよびＰＭ
ＯＳのしきい値電圧が決まる。次に、ダミ−ゲ−ト酸化
膜を剥離した後、ゲ−ト酸化膜を形成しゲ−ト電極１３
を形成する。ゲ−ト電極には、第１層のポリシリコンが
用いられる。ポリシリコンゲ−トは、この後に形成する
ソ−ス／ドレイン領域と自己整合させることが可能なた
め、高集積化に適している。ポリシリコンゲ−ト電極
は、アンド−プポリシリコン膜１３にリンを高濃度に拡
散してｎ型化させたのち、反応性イオンエッチング技術
などの高精度エッチングにより形成される。ゲ−ト電極
は、配線としても使用するため、その抵抗をさらに下げ
るために、例えば、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｎｉ、Ｃｏ
などの金属、あるいはこれら金属とポリシリコンとを反
応させて作るシリサイド、あるいはシリサイドとポリシ
リコンの２層構造からなるポリサイドなどを用いること
も検討されている。
【０００５】Ｐ＋およびＮ＋ソ−ス／ドレイン領域８、
９は、ゲ−ト電極１３およびフィ−ルド酸化膜７をマス
クとして、イオン注入法によって形成される。ＮＭＯＳ
領域にＮ型不純物をイオン注入してＮ＋ソ−ス／ドレイ
ン領域９を形成するときは、ＰＭＯＳ領域とバイポ−ラ
トランジスタ領域をフォトレジストによってマスクす
る。ＰＭＯＳ領域にＰ型不純物をイオン注入してＰ＋ソ
−ス／ドレイン領域８を形成するときは、ＮＭＯＳ領域
とバイポ−ラトランジスタ領域をフォトレジストによっ
てマスクする。Ｎ型不純物としては、Ａｓ、Ｐ型不純物
としては、Ｂもしくは弗化硼素を用いるのが一般的であ
る。最近は、ＮＭＯＳの信頼性を向上させるために、高
濃度不純物拡散領域（Ｎ＋領域）に低濃度不純物拡散領
域（Ｎ−領域）を隣接して形成してソ−ス／ドレイン領
域をＬＤＤ（Lightly Doped DrainSource) にすること
が多い。このＮ−領域は、Ｎ＋ドレイン領域近傍に発生
する高電界を緩和させ、ホットキャリアの発生を抑制す
る。次に、バイポ−ラトランジスタ領域にＰ型ベ−ス領
域を形成する。
９は、ゲ−ト電極１３およびフィ−ルド酸化膜７をマス
クとして、イオン注入法によって形成される。ＮＭＯＳ
領域にＮ型不純物をイオン注入してＮ＋ソ−ス／ドレイ
ン領域９を形成するときは、ＰＭＯＳ領域とバイポ−ラ
トランジスタ領域をフォトレジストによってマスクす
る。ＰＭＯＳ領域にＰ型不純物をイオン注入してＰ＋ソ
−ス／ドレイン領域８を形成するときは、ＮＭＯＳ領域
とバイポ−ラトランジスタ領域をフォトレジストによっ
てマスクする。Ｎ型不純物としては、Ａｓ、Ｐ型不純物
としては、Ｂもしくは弗化硼素を用いるのが一般的であ
る。最近は、ＮＭＯＳの信頼性を向上させるために、高
濃度不純物拡散領域（Ｎ＋領域）に低濃度不純物拡散領
域（Ｎ−領域）を隣接して形成してソ−ス／ドレイン領
域をＬＤＤ（Lightly Doped DrainSource) にすること
が多い。このＮ−領域は、Ｎ＋ドレイン領域近傍に発生
する高電界を緩和させ、ホットキャリアの発生を抑制す
る。次に、バイポ−ラトランジスタ領域にＰ型ベ−ス領
域を形成する。
【０００６】これら不純物拡散領域を形成してから、ゲ
−ト電極１３を含むウェ−ハの表面は、絶縁膜１４で被
覆される。絶縁膜１４には、通常、ノンド−プＣＶＤＳ
ｉＯ2 膜とＰＳＧ（Phosphosilicate Glass)およびＢＰ
ＳＧ（BorophosphosilicateGlass)などのリンガラス膜
の積層膜が用いられる。リンガラス膜は、リンのド−プ
量によって、熱処理により流動状態が変化するので、デ
バイス面の平坦化に利用される。さらに、リンガラス膜
は、有害なアルカリ金属イオンをゲッタする効果がある
ので、パッシベ−ション膜にも利用できる。この絶縁膜
１４のＮＭＯＳ領域及びバイポ−ラトランジスタ領域を
覆う部分に適宜コンタクト孔を形成し、ＮＭＯＳ領域の
ソ−ス／ドレイン領域９およびバイポ−ラトランジスタ
領域の内部ベ−ス領域１１を部分的に露出させる。そし
て、この絶縁膜１４上に第２のポリシリコンを堆積さ
せ、通常のフォトグラフィ技術を利用し、例えば、リア
クティブイオンエッチングでこのポリシリコンをパタ−
ニングしてバイポ−ラトランジスタ領域のコンタクト孔
１５内およびその周辺にベ−ス領域に接するエミッタ電
極１７と、ＮＭＯＳ領域のソ−ス／ドレイン領域９にコ
ンタクト孔１６を通じて接続されているポリシリコン配
線１８とを形成する。次ぎに、これらポリシリコン配線
１８とポリシリコンのエミッタ電極１７に、Ａｓを高濃
度にイオン注入する。絶縁膜１４の上に、例えば、ＢＰ
ＳＧからなる層間絶縁膜を形成してポリシリコン配線１
８とエミッタ電極１７を被覆する。そして、９００℃程
度で層間絶縁膜をリフロ−するとともに、エミッタ電極
１７内のＡｓを外部ベ−ス領域１０に連続的に接続され
る内部ベ−ス領域１１内に拡散させてエミッタ領域２２
を形成する。以下、Ａｌ配線や、パッシベ−ション膜の
形成などの諸工程が行われる（図示せず）。
−ト電極１３を含むウェ−ハの表面は、絶縁膜１４で被
覆される。絶縁膜１４には、通常、ノンド−プＣＶＤＳ
ｉＯ2 膜とＰＳＧ（Phosphosilicate Glass)およびＢＰ
ＳＧ（BorophosphosilicateGlass)などのリンガラス膜
の積層膜が用いられる。リンガラス膜は、リンのド−プ
量によって、熱処理により流動状態が変化するので、デ
バイス面の平坦化に利用される。さらに、リンガラス膜
は、有害なアルカリ金属イオンをゲッタする効果がある
ので、パッシベ−ション膜にも利用できる。この絶縁膜
１４のＮＭＯＳ領域及びバイポ−ラトランジスタ領域を
覆う部分に適宜コンタクト孔を形成し、ＮＭＯＳ領域の
ソ−ス／ドレイン領域９およびバイポ−ラトランジスタ
領域の内部ベ−ス領域１１を部分的に露出させる。そし
て、この絶縁膜１４上に第２のポリシリコンを堆積さ
せ、通常のフォトグラフィ技術を利用し、例えば、リア
クティブイオンエッチングでこのポリシリコンをパタ−
ニングしてバイポ−ラトランジスタ領域のコンタクト孔
１５内およびその周辺にベ−ス領域に接するエミッタ電
極１７と、ＮＭＯＳ領域のソ−ス／ドレイン領域９にコ
ンタクト孔１６を通じて接続されているポリシリコン配
線１８とを形成する。次ぎに、これらポリシリコン配線
１８とポリシリコンのエミッタ電極１７に、Ａｓを高濃
度にイオン注入する。絶縁膜１４の上に、例えば、ＢＰ
ＳＧからなる層間絶縁膜を形成してポリシリコン配線１
８とエミッタ電極１７を被覆する。そして、９００℃程
度で層間絶縁膜をリフロ−するとともに、エミッタ電極
１７内のＡｓを外部ベ−ス領域１０に連続的に接続され
る内部ベ−ス領域１１内に拡散させてエミッタ領域２２
を形成する。以下、Ａｌ配線や、パッシベ−ション膜の
形成などの諸工程が行われる（図示せず）。
【０００７】
【発明が解決しようとする課題】以上説明したように従
来のＬＳＩなどの半導体装置の製造工程においては、高
温熱工程が９００℃以上である時は、ポリシリコン膜か
ら形成したエミッタ電極領域と配線領域とに同じＡｓを
注入しているが、エミッタ電極領域内の不純物を拡散し
て半導体基板の表面領域にエミッタ領域を形成する際の
熱処理工程の温度を約９００℃以上にしているので、配
線領域と半導体基板の活性領域とのコンタクト特性を良
好にし、かつ、エミッタ領域を浅くして高性能なバイポ
ーラトランジスタを形成することができる。しかし、半
導体装置の微細化が進み、ＣＭＯＳ構造の最小ゲート長
が０．５μｍ以下になると、ショ−トチャネル効果など
の影響を防ぐために熱処理温度を従来より低く、８５０
℃程度以下にしなければならない。さらに、コンタクト
サイズも０．８×０．８μｍ2 以下になり高濃度のＮ型
領域例えばＮＭＯＳ構造のソース／ドレイン領域上に、
１０〜２０Ａと厚く形成される自然酸化膜を破壊するこ
とは難しくなる。そこで、配線領域には自然酸化膜の破
壊効果の高いＰを多結晶シリコン中に注入しなければな
らない。エミッタ電極を形成するベ−スＰ−型領域上の
自然酸化膜は、５〜１２Ａ程度の厚さであり、どの不純
物でも容易に破壊される。
来のＬＳＩなどの半導体装置の製造工程においては、高
温熱工程が９００℃以上である時は、ポリシリコン膜か
ら形成したエミッタ電極領域と配線領域とに同じＡｓを
注入しているが、エミッタ電極領域内の不純物を拡散し
て半導体基板の表面領域にエミッタ領域を形成する際の
熱処理工程の温度を約９００℃以上にしているので、配
線領域と半導体基板の活性領域とのコンタクト特性を良
好にし、かつ、エミッタ領域を浅くして高性能なバイポ
ーラトランジスタを形成することができる。しかし、半
導体装置の微細化が進み、ＣＭＯＳ構造の最小ゲート長
が０．５μｍ以下になると、ショ−トチャネル効果など
の影響を防ぐために熱処理温度を従来より低く、８５０
℃程度以下にしなければならない。さらに、コンタクト
サイズも０．８×０．８μｍ2 以下になり高濃度のＮ型
領域例えばＮＭＯＳ構造のソース／ドレイン領域上に、
１０〜２０Ａと厚く形成される自然酸化膜を破壊するこ
とは難しくなる。そこで、配線領域には自然酸化膜の破
壊効果の高いＰを多結晶シリコン中に注入しなければな
らない。エミッタ電極を形成するベ−スＰ−型領域上の
自然酸化膜は、５〜１２Ａ程度の厚さであり、どの不純
物でも容易に破壊される。
【０００８】一方、エミッタ電極中の不純物としてＰを
用いた場合には、その熱拡散係数の大きさから浅いエミ
ッタ領域を形成することが出来ずバイポーラトランジス
タの性能を大幅に劣化させる。本発明は、上記のような
問題点を解決するために、エミッタ電極形成領域と配線
形成領域とで注入する不純物イオン種を別けて注入し、
高性能なバイポーラトランジスタと良好なコンタクト特
性を有する配線を同一のポリシリコン膜から形成した半
導体集積回路装置の構造およびその製造方法を提供する
ことを目的としている。
用いた場合には、その熱拡散係数の大きさから浅いエミ
ッタ領域を形成することが出来ずバイポーラトランジス
タの性能を大幅に劣化させる。本発明は、上記のような
問題点を解決するために、エミッタ電極形成領域と配線
形成領域とで注入する不純物イオン種を別けて注入し、
高性能なバイポーラトランジスタと良好なコンタクト特
性を有する配線を同一のポリシリコン膜から形成した半
導体集積回路装置の構造およびその製造方法を提供する
ことを目的としている。
【０００９】
【課題を解決するための手段】本発明は、ＢｉＣＭＯＳ
構造の半導体集積回路装置において、１つのポリシリコ
ン膜から配線領域とエミッタ電極領域とを形成し、第１
及び第２のＮ型不純物を用意し、エミッタ電極領域には
第２のＮ型不純物より熱拡散係数の小さい第１のＮ型不
純物を注入し、配線領域には第１のＮ型不純物より拡散
係数の大きい第２のＮ型不純物を注入することを特徴と
している。また、エミッタ領域を形成するための熱処理
温度を８５０℃以下に設定することを特徴としている。
すなわち、本発明の半導体集積回路装置は、半導体基板
と、前記半導体基板に形成され、エミッタ領域を備えて
いるバイポーラトランジスタと、前記半導体基板に形成
され、Ｎ型ソース／ドレイン領域を備えたＭＯＳトラン
ジスタと、前記半導体基板上に前記エミッタ領域に接し
て形成され、第１のＮ型不純物がドープされているポリ
シリコンからなるエミッタ電極と、前記半導体基板上に
前記Ｎ型ソース／ドレイン領域に接して形成され、前記
前記第１のＮ型不純物より拡散係数の大きい第２のＮ型
不純物がドープされているポリシリコン配線とを備え、
前記エミッタ電極及び前記ポリシリコン配線の表面には
高融点金属膜もしくは高融点金属のシリサイド膜が形成
されおり、前記第１のＮ型不純物は砒素もしくはアンチ
モンであり、前記第２のＮ型不純物はリンであり、前記
高融点金属はＷＭｏ、Ｔｉ、Ｎｉ、Ｃｏ、Ｐｔの中から
選ばれ、前記シリサイドはタングステンシリサイド、モ
リブデンシリサイド、チタンシリサイド、タンタルシリ
サイドの中から選ばれることを特徴としている。前記シ
リサイド膜と前記ポリシリコン配線もしくはエミッタ。
電極間にはバリアメタルが介在しているようにしても良
い。
構造の半導体集積回路装置において、１つのポリシリコ
ン膜から配線領域とエミッタ電極領域とを形成し、第１
及び第２のＮ型不純物を用意し、エミッタ電極領域には
第２のＮ型不純物より熱拡散係数の小さい第１のＮ型不
純物を注入し、配線領域には第１のＮ型不純物より拡散
係数の大きい第２のＮ型不純物を注入することを特徴と
している。また、エミッタ領域を形成するための熱処理
温度を８５０℃以下に設定することを特徴としている。
すなわち、本発明の半導体集積回路装置は、半導体基板
と、前記半導体基板に形成され、エミッタ領域を備えて
いるバイポーラトランジスタと、前記半導体基板に形成
され、Ｎ型ソース／ドレイン領域を備えたＭＯＳトラン
ジスタと、前記半導体基板上に前記エミッタ領域に接し
て形成され、第１のＮ型不純物がドープされているポリ
シリコンからなるエミッタ電極と、前記半導体基板上に
前記Ｎ型ソース／ドレイン領域に接して形成され、前記
前記第１のＮ型不純物より拡散係数の大きい第２のＮ型
不純物がドープされているポリシリコン配線とを備え、
前記エミッタ電極及び前記ポリシリコン配線の表面には
高融点金属膜もしくは高融点金属のシリサイド膜が形成
されおり、前記第１のＮ型不純物は砒素もしくはアンチ
モンであり、前記第２のＮ型不純物はリンであり、前記
高融点金属はＷＭｏ、Ｔｉ、Ｎｉ、Ｃｏ、Ｐｔの中から
選ばれ、前記シリサイドはタングステンシリサイド、モ
リブデンシリサイド、チタンシリサイド、タンタルシリ
サイドの中から選ばれることを特徴としている。前記シ
リサイド膜と前記ポリシリコン配線もしくはエミッタ。
電極間にはバリアメタルが介在しているようにしても良
い。
【００１０】本発明の半導体装置の製造方法は、半導体
基板に、エミッタ領域を備えているバイポーラトランジ
スタを形成する工程と、前記半導体基板に、Ｎ型ソース
／ドレイン領域を備えたＭＯＳトランジスタを形成する
工程と、前記半導体基板上にポリシリコン膜を形成する
工程と、前記ポリシリコン膜をエッチングして、前記エ
ミッタ領域に接するエミッタ電極と、前記Ｎ型ソース／
ドレイン領域に接するポリシリコン配線を形成する工程
と、前記ポリシリコン配線をマスクし、前記エミッタ電
極に第１のＮ型不純物をドープする工程と、前記エミッ
タ電極をマスクし、前記ポリシリコン配線に前記第１の
Ｎ型不純物より拡散係数の大きい第２のＮ型不純物をド
ープする工程と、前記半導体基板表面を熱処理して、前
記ポリシリコン配線にドープされた前記第２のＮ型不純
物を前記半導体基板に拡散し、その表面領域に前記エミ
ッタ領域を形成する工程とを備え、前記熱処理の温度を
８５０℃以下にすることを特徴としている。また、本発
明の半導体集積回路装置の製造方法は、半導体基板に、
エミッタ領域を備えているバイポーラトランジスタを形
成する工程と、前記半導体基板に、Ｎ型ソース／ドレイ
ン領域を備えたＭＯＳトランジスタを形成する工程と、
前記半導体基板上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜をエッチングして、前記エミッタ領
域に接するエミッタ電極と、前記Ｎ型ソース／ドレイン
領域に接するポリシリコン配線とを形成する工程と、前
記ポリシリコン配線と前記エミッタ電極とに第１のＮ型
不純物をドープする工程と、前記エミッタ電極をマスク
し、前記ポリシリコン配線に前記第１のＮ型不純物より
拡散係数の大きい第２のＮ型不純物をドープする工程
と、前記半導体基板表面を熱処理して、前記ポリシリコ
ン配線にドープされたＮ型不純物を前記半導体基板に拡
散し、その表面領域に前記エミッタ領域を形成する工程
とを備え、前記熱処理の温度を８５０℃以下にすること
を特徴としている。
基板に、エミッタ領域を備えているバイポーラトランジ
スタを形成する工程と、前記半導体基板に、Ｎ型ソース
／ドレイン領域を備えたＭＯＳトランジスタを形成する
工程と、前記半導体基板上にポリシリコン膜を形成する
工程と、前記ポリシリコン膜をエッチングして、前記エ
ミッタ領域に接するエミッタ電極と、前記Ｎ型ソース／
ドレイン領域に接するポリシリコン配線を形成する工程
と、前記ポリシリコン配線をマスクし、前記エミッタ電
極に第１のＮ型不純物をドープする工程と、前記エミッ
タ電極をマスクし、前記ポリシリコン配線に前記第１の
Ｎ型不純物より拡散係数の大きい第２のＮ型不純物をド
ープする工程と、前記半導体基板表面を熱処理して、前
記ポリシリコン配線にドープされた前記第２のＮ型不純
物を前記半導体基板に拡散し、その表面領域に前記エミ
ッタ領域を形成する工程とを備え、前記熱処理の温度を
８５０℃以下にすることを特徴としている。また、本発
明の半導体集積回路装置の製造方法は、半導体基板に、
エミッタ領域を備えているバイポーラトランジスタを形
成する工程と、前記半導体基板に、Ｎ型ソース／ドレイ
ン領域を備えたＭＯＳトランジスタを形成する工程と、
前記半導体基板上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜をエッチングして、前記エミッタ領
域に接するエミッタ電極と、前記Ｎ型ソース／ドレイン
領域に接するポリシリコン配線とを形成する工程と、前
記ポリシリコン配線と前記エミッタ電極とに第１のＮ型
不純物をドープする工程と、前記エミッタ電極をマスク
し、前記ポリシリコン配線に前記第１のＮ型不純物より
拡散係数の大きい第２のＮ型不純物をドープする工程
と、前記半導体基板表面を熱処理して、前記ポリシリコ
ン配線にドープされたＮ型不純物を前記半導体基板に拡
散し、その表面領域に前記エミッタ領域を形成する工程
とを備え、前記熱処理の温度を８５０℃以下にすること
を特徴としている。
【００１１】
【作用】エミッタ領域には、内部ベース不純物しか注入
されていないために前記高濃度のＮ型領域上ほどには自
然酸化膜が厚く形成されない。したがって、前記エミッ
タ電極領域には、自然酸化膜の破壊効果が低いが熱拡散
係数が小さいＡｓやＳｂなどの不純物を注入してエミッ
タ領域の拡散深さを浅くし、配線領域には、熱拡散係数
が大きくとも自然酸化膜の破壊効果の高いＰのような不
純物を注入して自然酸化膜を有効に破壊する。また、こ
の様に、不純物を打ち分ける事により、エミッタ領域を
形成する際の熱処理８５０℃以下の低温にすることがで
きる。
されていないために前記高濃度のＮ型領域上ほどには自
然酸化膜が厚く形成されない。したがって、前記エミッ
タ電極領域には、自然酸化膜の破壊効果が低いが熱拡散
係数が小さいＡｓやＳｂなどの不純物を注入してエミッ
タ領域の拡散深さを浅くし、配線領域には、熱拡散係数
が大きくとも自然酸化膜の破壊効果の高いＰのような不
純物を注入して自然酸化膜を有効に破壊する。また、こ
の様に、不純物を打ち分ける事により、エミッタ領域を
形成する際の熱処理８５０℃以下の低温にすることがで
きる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、第１の実施例を図１〜図６を参照して説明
する。図１は、ＢｉＣＭＯＳ構造の半導体集積回路装置
の要部断面図である。図示のように、ＮＭＯＳのソ−ス
／ドレイン領域９には、外部回路と接続されるポリシリ
コン配線１８があり、この配線には、前記のソ−スまた
はドレイン領域９とのコンタクト抵抗を下げるために、
Ｐのようなシリコンに形成される自然酸化膜の破壊効果
の高い不純物が多量にド−プされており、一方、エミッ
タ領域２２に接するエミッタ電極１７には、拡散係数の
小さい、例えば、Ａｓのような不純物がド−プされてい
る。
する。まず、第１の実施例を図１〜図６を参照して説明
する。図１は、ＢｉＣＭＯＳ構造の半導体集積回路装置
の要部断面図である。図示のように、ＮＭＯＳのソ−ス
／ドレイン領域９には、外部回路と接続されるポリシリ
コン配線１８があり、この配線には、前記のソ−スまた
はドレイン領域９とのコンタクト抵抗を下げるために、
Ｐのようなシリコンに形成される自然酸化膜の破壊効果
の高い不純物が多量にド−プされており、一方、エミッ
タ領域２２に接するエミッタ電極１７には、拡散係数の
小さい、例えば、Ａｓのような不純物がド−プされてい
る。
【００１３】以下、この実施例の製造工程断面図を表す
図２〜図６を参照して、この半導体集積回路装置の製造
方法を説明する。半導体基板には、ＰＭＯＳおよびバイ
ポ−ラトランジスタを集積する埋込みＮ＋領域２を設
け、ＮＭＯＳを集積する埋込みＰ＋領域３を設けたＰ型
シリコン半導体基板１上に、例えば、厚さ１．２μｍ程
度の薄いＮ型エピタキシャル層４を形成したウェ−ハか
らなる。ＰＭＯＳおよびＮＭＯＳが形成されるＮ＋領域
２およびＰ＋領域３上には、それぞれ、エピタキシャル
層４にＮウエル６とＰウエル５を形成する。両ウエルの
ピ−ク不純物濃度は、１×１０17／cm3 である。ウエル
領域以外のエピタキシャル層４にその表面から埋込みＮ
＋領域２まで達する深いＮ＋領域１２を形成する。つい
で、素子分離を行う。素子分離は、このウェ−ハの表面
領域に選択的に形成される厚いフィ−ルド酸化膜７とフ
ィ−ルド酸化膜下に形成されるチャネルストッパ−領域
によって行われる。フィ−ルド酸化膜７の厚さは、約６
０００Ａである。素子分離によってＰＭＯＳ、ＮＭＯ
Ｓ、バイポ−ラトランジスタが各々形成される複数の素
子領域が決まる（図２）。
図２〜図６を参照して、この半導体集積回路装置の製造
方法を説明する。半導体基板には、ＰＭＯＳおよびバイ
ポ−ラトランジスタを集積する埋込みＮ＋領域２を設
け、ＮＭＯＳを集積する埋込みＰ＋領域３を設けたＰ型
シリコン半導体基板１上に、例えば、厚さ１．２μｍ程
度の薄いＮ型エピタキシャル層４を形成したウェ−ハか
らなる。ＰＭＯＳおよびＮＭＯＳが形成されるＮ＋領域
２およびＰ＋領域３上には、それぞれ、エピタキシャル
層４にＮウエル６とＰウエル５を形成する。両ウエルの
ピ−ク不純物濃度は、１×１０17／cm3 である。ウエル
領域以外のエピタキシャル層４にその表面から埋込みＮ
＋領域２まで達する深いＮ＋領域１２を形成する。つい
で、素子分離を行う。素子分離は、このウェ−ハの表面
領域に選択的に形成される厚いフィ−ルド酸化膜７とフ
ィ−ルド酸化膜下に形成されるチャネルストッパ−領域
によって行われる。フィ−ルド酸化膜７の厚さは、約６
０００Ａである。素子分離によってＰＭＯＳ、ＮＭＯ
Ｓ、バイポ−ラトランジスタが各々形成される複数の素
子領域が決まる（図２）。
【００１４】素子領域の表面を露出させたのち、シリコ
ン表面を酸化してダミ−ゲ−ト酸化膜となる例えば厚さ
約１１０Ａの薄いＳｉＯ2 膜を形成する。このゲ−ト酸
化膜を介してＮＭＯＳおよびＰＭＯＳの各領域にチャネ
ルイオン注入を行う。イオン注入によってＮＭＯＳおよ
びＰＭＯＳのしきい値電圧が決まる。次にダミ−ゲ−ト
酸化膜を剥離して、ゲ−ト酸化膜（例えば厚さ約１１０
Ａ）新らたに形成し、その上にゲ−ト電極１３を形成す
る。ゲ−ト電極１３の最小寸法は、例えば、約０．５μ
ｍである。ゲ−ト電極１３には、第１のポリシリコンが
用いられる。ポリシリコンゲ−トは、この後に形成する
ソ−ス／ドレイン領域と自己整合させることが可能なた
め、高集積化に適している。ポリシリコンゲ−ト電極
は、アンド−プポリシリコン膜１３にリンを高濃度に拡
散してｎ型化させたのち、反応性イオンエッチング技術
などの高精度エッチングにより形成される。ゲ−ト電極
は、配線としても使用するためその抵抗をさらに下げる
ために、例えば、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｎｉ、Ｃｏな
どの金属、あるいはこれら金属とポリシリコンとを反応
させて作るシリサイド、あるいはシリサイドとポリシリ
コンの２層構造からなるポリサイドなどを用いることが
できる
ン表面を酸化してダミ−ゲ−ト酸化膜となる例えば厚さ
約１１０Ａの薄いＳｉＯ2 膜を形成する。このゲ−ト酸
化膜を介してＮＭＯＳおよびＰＭＯＳの各領域にチャネ
ルイオン注入を行う。イオン注入によってＮＭＯＳおよ
びＰＭＯＳのしきい値電圧が決まる。次にダミ−ゲ−ト
酸化膜を剥離して、ゲ−ト酸化膜（例えば厚さ約１１０
Ａ）新らたに形成し、その上にゲ−ト電極１３を形成す
る。ゲ−ト電極１３の最小寸法は、例えば、約０．５μ
ｍである。ゲ−ト電極１３には、第１のポリシリコンが
用いられる。ポリシリコンゲ−トは、この後に形成する
ソ−ス／ドレイン領域と自己整合させることが可能なた
め、高集積化に適している。ポリシリコンゲ−ト電極
は、アンド−プポリシリコン膜１３にリンを高濃度に拡
散してｎ型化させたのち、反応性イオンエッチング技術
などの高精度エッチングにより形成される。ゲ−ト電極
は、配線としても使用するためその抵抗をさらに下げる
ために、例えば、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｎｉ、Ｃｏな
どの金属、あるいはこれら金属とポリシリコンとを反応
させて作るシリサイド、あるいはシリサイドとポリシリ
コンの２層構造からなるポリサイドなどを用いることが
できる
【００１５】ゲ−トポリシリコンおよび基板を例えば約
１００Ａ程度酸化した後、両ウエル領域６、５内のＰ＋
およびＮ＋ソ−ス／ドレイン領域８、９は、ゲ−ト電極
１３およびフィ−ルド酸化膜７をマスクとして、イオン
注入法によって形成される。ＮＭＯＳ領域にＮ型不純物
をイオン注入してＮ＋ソ−ス／ドレイン領域９を形成す
るときは、ＰＭＯＳ領域とバイポ−ラトランジスタ領域
をフォトレジストによってマスクする。ＰＭＯＳ領域に
Ｐ型不純物をイオン注入してＰ＋ソ−ス／ドレイン領域
８を形成するときは、ＮＭＯＳ領域とバイポ−ラトラン
ジスタ領域をフォトレジストによってマスクする。Ｎ型
不純物としては、Ａｓを、Ｐ型不純物としては、Ｂもし
くは弗化硼素を用いる。このＮＭＯＳの信頼性を向上さ
せるために高濃度不純物拡散領域（Ｎ＋領域）９に低濃
度不純物拡散領域（Ｎ−領域）を隣接して形成してソ−
ス／ドレイン領域をＬＤＤ構造にすることも可能であ
る。このＮ−領域は、Ｎ＋ドレイン領域９近傍に発生す
る高電界を緩和させ、ホットキャリアの発生を抑制す
る。次にバイポ−ラトランジスタ領域に外部ベ−ス領域
１０および内部ベ−ス領域１１からなるＰ型ベ−ス領域
を形成する。
１００Ａ程度酸化した後、両ウエル領域６、５内のＰ＋
およびＮ＋ソ−ス／ドレイン領域８、９は、ゲ−ト電極
１３およびフィ−ルド酸化膜７をマスクとして、イオン
注入法によって形成される。ＮＭＯＳ領域にＮ型不純物
をイオン注入してＮ＋ソ−ス／ドレイン領域９を形成す
るときは、ＰＭＯＳ領域とバイポ−ラトランジスタ領域
をフォトレジストによってマスクする。ＰＭＯＳ領域に
Ｐ型不純物をイオン注入してＰ＋ソ−ス／ドレイン領域
８を形成するときは、ＮＭＯＳ領域とバイポ−ラトラン
ジスタ領域をフォトレジストによってマスクする。Ｎ型
不純物としては、Ａｓを、Ｐ型不純物としては、Ｂもし
くは弗化硼素を用いる。このＮＭＯＳの信頼性を向上さ
せるために高濃度不純物拡散領域（Ｎ＋領域）９に低濃
度不純物拡散領域（Ｎ−領域）を隣接して形成してソ−
ス／ドレイン領域をＬＤＤ構造にすることも可能であ
る。このＮ−領域は、Ｎ＋ドレイン領域９近傍に発生す
る高電界を緩和させ、ホットキャリアの発生を抑制す
る。次にバイポ−ラトランジスタ領域に外部ベ−ス領域
１０および内部ベ−ス領域１１からなるＰ型ベ−ス領域
を形成する。
【００１６】これら不純物拡散領域を形成してから、ゲ
−ト電極１３を含むウェ−ハの表面は、例えば、厚さ約
３０００Ａの絶縁膜１４で被覆される。層間絶縁膜１４
には例えばノンド−プＣＶＤＳｉＯ2 膜とＢＰＳＧなど
のド−プドガラス膜の積層膜を用いる。ガラス膜は、ボ
ロン及びリンのド−プ量によって、熱処理により流動状
態が変化するので、デバイス面の平坦化に利用される。
さらに、リンガラス膜は、有害なアルカリ金属イオンを
ゲッタする効果があるので、パッシベ−ション膜にも利
用できる。また、さらにＢＰＳＧ膜上にノンド−プＳｉ
Ｏ2 膜を例えば５００Ａ推移した３層構造にしても良
い。これは、ＢＰＳＧ膜中のＢ及びＰが後のポリシリコ
ン膜中に拡散してポリシリコンコンタクト特性に悪影響
が出るのを防ぐためである。この絶縁膜１４のＮＭＯＳ
領域およびバイポ−ラトランジスタ領域を覆う部分に適
宜コンタクト孔１５、１６を形成し、ＮＭＯＳ領域のソ
−ス／ドレイン領域９およびバイポ−ラトランジスタ領
域の内部ベ−ス領域１１を部分的に露出させる（図
３）。
−ト電極１３を含むウェ−ハの表面は、例えば、厚さ約
３０００Ａの絶縁膜１４で被覆される。層間絶縁膜１４
には例えばノンド−プＣＶＤＳｉＯ2 膜とＢＰＳＧなど
のド−プドガラス膜の積層膜を用いる。ガラス膜は、ボ
ロン及びリンのド−プ量によって、熱処理により流動状
態が変化するので、デバイス面の平坦化に利用される。
さらに、リンガラス膜は、有害なアルカリ金属イオンを
ゲッタする効果があるので、パッシベ−ション膜にも利
用できる。また、さらにＢＰＳＧ膜上にノンド−プＳｉ
Ｏ2 膜を例えば５００Ａ推移した３層構造にしても良
い。これは、ＢＰＳＧ膜中のＢ及びＰが後のポリシリコ
ン膜中に拡散してポリシリコンコンタクト特性に悪影響
が出るのを防ぐためである。この絶縁膜１４のＮＭＯＳ
領域およびバイポ−ラトランジスタ領域を覆う部分に適
宜コンタクト孔１５、１６を形成し、ＮＭＯＳ領域のソ
−ス／ドレイン領域９およびバイポ−ラトランジスタ領
域の内部ベ−ス領域１１を部分的に露出させる（図
３）。
【００１７】そして、この絶縁膜１４上に第２のポリシ
リコンを例えば約２０００Ａ程度堆積させ、通常のフォ
トグラフィ技術を利用し、例えば、リアクティブイオン
エッチングでこのポリシリコンをパタ−ニングしてバイ
ポ−ラトランジスタ領域のコンタクト孔１５内およびそ
の周辺にベ−ス領域に接するエミッタ電極１７と、ＮＭ
ＯＳ領域のソ−ス／ドレイン領域９にコンタクト孔１６
を通じて接続されているポリシリコン配線１８とを形成
する。この配線用のコンタクト孔１６は、例えば、０．
８×０．８μｍ2 の大きさを有している。ついで、フォ
トレジスト１００でＰウエル５およびＮウエル６上を覆
い、エミッタ電極１７領域のみにフォトリソグラフィ技
術によりエミッタ不純物であるＡｓを、例えば、４０ｋ
ｅＶで１×１０16／cm2 のイオン注入を行い、エミッタ
電極１７にＡｓをド−プする（図４）。その後このフォ
トレジストを除去してから、新たに、フォトレジスト２
００をバイポ−ラトランジスタ領域上に被覆する。そし
て、配線１８領域には、フォトリソグラフィ技術を用い
てＰを、例えば、４０ｋｅＶで１×１０16／cm2 のイオ
ン注入を行う（図５）。
リコンを例えば約２０００Ａ程度堆積させ、通常のフォ
トグラフィ技術を利用し、例えば、リアクティブイオン
エッチングでこのポリシリコンをパタ−ニングしてバイ
ポ−ラトランジスタ領域のコンタクト孔１５内およびそ
の周辺にベ−ス領域に接するエミッタ電極１７と、ＮＭ
ＯＳ領域のソ−ス／ドレイン領域９にコンタクト孔１６
を通じて接続されているポリシリコン配線１８とを形成
する。この配線用のコンタクト孔１６は、例えば、０．
８×０．８μｍ2 の大きさを有している。ついで、フォ
トレジスト１００でＰウエル５およびＮウエル６上を覆
い、エミッタ電極１７領域のみにフォトリソグラフィ技
術によりエミッタ不純物であるＡｓを、例えば、４０ｋ
ｅＶで１×１０16／cm2 のイオン注入を行い、エミッタ
電極１７にＡｓをド−プする（図４）。その後このフォ
トレジストを除去してから、新たに、フォトレジスト２
００をバイポ−ラトランジスタ領域上に被覆する。そし
て、配線１８領域には、フォトリソグラフィ技術を用い
てＰを、例えば、４０ｋｅＶで１×１０16／cm2 のイオ
ン注入を行う（図５）。
【００１８】フォトレジスト２００を取り去ってから、
さらに、ノンド−プＣＶＤＳｉＯ2膜とＢＰＳＧ層間絶
縁膜の積層膜２３を８０００Ａ程堆積した後、約８５０
℃でリフローを行って表面を平坦化すると共に、この熱
によりエミッタ電極１７中のＡｓを内部ベ−ス領域１１
中へ拡散させてエミッタ領域２２形成する（図６）。つ
いで、層間絶縁膜１４、２３を異方性エッチングなどに
よりコンタクト孔１９を形成してＰＭＯＳのソ−ス／ド
レイン領域８、ポリシリコン配線１８、エミッタ電極１
７、深いＮ＋領域１２を部分的に露出させる。このコン
タクト孔１９内に、Ｗの埋込みコンタクト２０を堆積す
る。この材料は、Ｗに限らず、Ｍｏのような他の高融点
金属での良い。さらに、層間絶縁膜２３の上に所定のパ
タ−ンの例えば、Ａｌのような金属配線２１を形成す
る。この金属配線２１は、コンタクト孔内の埋込みコン
タクト２０を介して、エミッタ電極１７やポリシリコン
配線１８などと電気的に接続して素子領域と結ばれる
（図１）。この様に、Ｗなどの金属と半導体基板のよう
なシリコンとの接続には、その反応を防ぐためにバリア
メタルなどを介在させるが、この場合にも、コンタクト
２０と半導体基板の表面領域の領域８やポリシリコン配
線１８などの間に金属窒化膜などを介在させる事もでき
る。次に、図示はしないが、この金属配線２１等をパッ
シベ−ション膜で被覆し、保護する。
さらに、ノンド−プＣＶＤＳｉＯ2膜とＢＰＳＧ層間絶
縁膜の積層膜２３を８０００Ａ程堆積した後、約８５０
℃でリフローを行って表面を平坦化すると共に、この熱
によりエミッタ電極１７中のＡｓを内部ベ−ス領域１１
中へ拡散させてエミッタ領域２２形成する（図６）。つ
いで、層間絶縁膜１４、２３を異方性エッチングなどに
よりコンタクト孔１９を形成してＰＭＯＳのソ−ス／ド
レイン領域８、ポリシリコン配線１８、エミッタ電極１
７、深いＮ＋領域１２を部分的に露出させる。このコン
タクト孔１９内に、Ｗの埋込みコンタクト２０を堆積す
る。この材料は、Ｗに限らず、Ｍｏのような他の高融点
金属での良い。さらに、層間絶縁膜２３の上に所定のパ
タ−ンの例えば、Ａｌのような金属配線２１を形成す
る。この金属配線２１は、コンタクト孔内の埋込みコン
タクト２０を介して、エミッタ電極１７やポリシリコン
配線１８などと電気的に接続して素子領域と結ばれる
（図１）。この様に、Ｗなどの金属と半導体基板のよう
なシリコンとの接続には、その反応を防ぐためにバリア
メタルなどを介在させるが、この場合にも、コンタクト
２０と半導体基板の表面領域の領域８やポリシリコン配
線１８などの間に金属窒化膜などを介在させる事もでき
る。次に、図示はしないが、この金属配線２１等をパッ
シベ−ション膜で被覆し、保護する。
【００１９】ついで、第２の実施例を図７〜図９を参照
して説明する。図は、ＢｉＣＭＯＳ構造の半導体集積回
路装置の製造工程断面図である。図９に示すように、Ｎ
ＭＯＳのソ−ス／ドレイン領域９には、外部回路と接続
されるポリシリコン配線１８があり、この配線には、前
記のソ−スまたはドレイン領域９とのコンタクト抵抗を
下げるためにＰのようなシリコンに形成される自然酸化
膜の破壊効果の高い不純物が多量にド−プされており、
一方エミッタ領域２２に接するエミッタ電極１７には、
拡散係数の小さい、例えば、Ａｓのような不純物がド−
プされている。これらポリシリコン配線１８およびエミ
ッタ電極１７の上にはＷのシリサイド膜２４が被覆され
ており、その抵抗を小さくしている。
して説明する。図は、ＢｉＣＭＯＳ構造の半導体集積回
路装置の製造工程断面図である。図９に示すように、Ｎ
ＭＯＳのソ−ス／ドレイン領域９には、外部回路と接続
されるポリシリコン配線１８があり、この配線には、前
記のソ−スまたはドレイン領域９とのコンタクト抵抗を
下げるためにＰのようなシリコンに形成される自然酸化
膜の破壊効果の高い不純物が多量にド−プされており、
一方エミッタ領域２２に接するエミッタ電極１７には、
拡散係数の小さい、例えば、Ａｓのような不純物がド−
プされている。これらポリシリコン配線１８およびエミ
ッタ電極１７の上にはＷのシリサイド膜２４が被覆され
ており、その抵抗を小さくしている。
【００２０】以下、この半導体集積回路装置の製造方法
を説明する。半導体基板は、ＰＭＯＳおよびバイポ−ラ
トランジスタを集積する埋込みＮ＋領域２を設け、ＮＭ
ＯＳを集積する埋込みＰ＋領域３を設けたＰ型シリコン
半導体基板１上に、例えば、厚さ１．２μｍ程度の薄い
Ｎ型エピタキシャル層４を形成したシリコンウェ−ハか
らなる。ＰＭＯＳおよびＮＭＯＳが形成されるＮ＋領域
２およびＰ＋領域３上には、それぞれ、エピタキシャル
層４にＮウエル６とＰウエル５を形成する。両ウエルの
ピ−ク不純物濃度は、１×１０17／cm3 である。ウエル
領域以外のエピタキシャル層４にその表面から埋込みＮ
＋領域２まで達する深いＮ＋領域１２を形成する。つい
で、素子分離を行う。素子分離は、このウェ−ハの表面
領域に選択的に形成される厚いフィ−ルド酸化膜７とフ
ィ−ルド酸化膜下に形成されるチャネルストッパ−領域
によって行われる。フィ−ルド酸化膜７の厚さは、約６
０００Ａである。素子分離によってＰＭＯＳ、ＮＭＯ
Ｓ、バイポ−ラトランジスタが各々形成される複数の素
子領域が決まる。素子領域の表面を露出させたのち、シ
リコン表面を酸化してダミ−ゲ−ト酸化膜となる例えば
厚さ約１１０Ａの薄いＳｉＯ2 膜を形成する。このゲ−
ト酸化膜を介してＮＭＯＳおよびＰＭＯＳの各領域にチ
ャネルイオン注入を行う。イオン注入によってＮＭＯＳ
およびＰＭＯＳのしきい値電圧が決まる。
を説明する。半導体基板は、ＰＭＯＳおよびバイポ−ラ
トランジスタを集積する埋込みＮ＋領域２を設け、ＮＭ
ＯＳを集積する埋込みＰ＋領域３を設けたＰ型シリコン
半導体基板１上に、例えば、厚さ１．２μｍ程度の薄い
Ｎ型エピタキシャル層４を形成したシリコンウェ−ハか
らなる。ＰＭＯＳおよびＮＭＯＳが形成されるＮ＋領域
２およびＰ＋領域３上には、それぞれ、エピタキシャル
層４にＮウエル６とＰウエル５を形成する。両ウエルの
ピ−ク不純物濃度は、１×１０17／cm3 である。ウエル
領域以外のエピタキシャル層４にその表面から埋込みＮ
＋領域２まで達する深いＮ＋領域１２を形成する。つい
で、素子分離を行う。素子分離は、このウェ−ハの表面
領域に選択的に形成される厚いフィ−ルド酸化膜７とフ
ィ−ルド酸化膜下に形成されるチャネルストッパ−領域
によって行われる。フィ−ルド酸化膜７の厚さは、約６
０００Ａである。素子分離によってＰＭＯＳ、ＮＭＯ
Ｓ、バイポ−ラトランジスタが各々形成される複数の素
子領域が決まる。素子領域の表面を露出させたのち、シ
リコン表面を酸化してダミ−ゲ−ト酸化膜となる例えば
厚さ約１１０Ａの薄いＳｉＯ2 膜を形成する。このゲ−
ト酸化膜を介してＮＭＯＳおよびＰＭＯＳの各領域にチ
ャネルイオン注入を行う。イオン注入によってＮＭＯＳ
およびＰＭＯＳのしきい値電圧が決まる。
【００２１】次に、ダミ−ゲ−ト酸化膜を剥離してゲ−
ト酸化膜（例えば約１１０Ａ）を新たに形成しその上に
ゲ−ト電極１３を形成する。ゲ−ト電極１３の最小寸法
は、例えば、約０．５μｍである。ゲ−ト電極１３に
は、第１層のポリシリコンが用いられる。ポリシリコン
ゲ−ト電極１３は、アンド−プポリシリコン膜１３にＰ
を高濃度に拡散してｎ型化させたのち、反応性イオンエ
ッチング（ＲＩＥ）技術などの高精度エッチングにより
形成される。ゲ−トポリシリコン及び基板を例えば約１
００Ａ酸化した後、両ウエル領域６、５内のＰ＋および
Ｎ＋ソ−ス／ドレイン領域８、９は、ゲ−ト電極１３お
よびフィ−ルド酸化膜７をマスクとして、イオン注入法
によって形成される。ＮＭＯＳ領域にＮ型不純物をイオ
ン注入してＮ＋ソ−ス／ドレイン領域９を形成するとき
は、ＰＭＯＳ領域とバイポ−ラトランジスタ領域をフォ
トレジストによってマスクする。ＰＭＯＳ領域にＰ型不
純物をイオン注入してＰ＋ソ−ス／ドレイン領域８を形
成するときは、ＮＭＯＳ領域とバイポ−ラトランジスタ
領域をフォトレジストによってマスクする。Ｎ型不純物
としては、Ａｓ、Ｐ型不純物としては、Ｂもしくは弗化
硼素を用いる。次に、バイポ−ラトランジスタ領域に外
部ベ−ス領域１０および内部ベ−ス領域１１からなるＰ
型ベ−ス領域を形成する。これら不純物拡散領域を形成
してから、ゲ−ト電極１３を含むウェ−ハの表面は、例
えば厚さ約３０００Ａの絶縁膜１４で被覆される。層間
絶縁膜１４には、例えばノンド−プＣＶＤＳｉＯ2 酸化
膜とＢＰＳＧなどのド−プドガラス膜の積層膜を用い
る。
ト酸化膜（例えば約１１０Ａ）を新たに形成しその上に
ゲ−ト電極１３を形成する。ゲ−ト電極１３の最小寸法
は、例えば、約０．５μｍである。ゲ−ト電極１３に
は、第１層のポリシリコンが用いられる。ポリシリコン
ゲ−ト電極１３は、アンド−プポリシリコン膜１３にＰ
を高濃度に拡散してｎ型化させたのち、反応性イオンエ
ッチング（ＲＩＥ）技術などの高精度エッチングにより
形成される。ゲ−トポリシリコン及び基板を例えば約１
００Ａ酸化した後、両ウエル領域６、５内のＰ＋および
Ｎ＋ソ−ス／ドレイン領域８、９は、ゲ−ト電極１３お
よびフィ−ルド酸化膜７をマスクとして、イオン注入法
によって形成される。ＮＭＯＳ領域にＮ型不純物をイオ
ン注入してＮ＋ソ−ス／ドレイン領域９を形成するとき
は、ＰＭＯＳ領域とバイポ−ラトランジスタ領域をフォ
トレジストによってマスクする。ＰＭＯＳ領域にＰ型不
純物をイオン注入してＰ＋ソ−ス／ドレイン領域８を形
成するときは、ＮＭＯＳ領域とバイポ−ラトランジスタ
領域をフォトレジストによってマスクする。Ｎ型不純物
としては、Ａｓ、Ｐ型不純物としては、Ｂもしくは弗化
硼素を用いる。次に、バイポ−ラトランジスタ領域に外
部ベ−ス領域１０および内部ベ−ス領域１１からなるＰ
型ベ−ス領域を形成する。これら不純物拡散領域を形成
してから、ゲ−ト電極１３を含むウェ−ハの表面は、例
えば厚さ約３０００Ａの絶縁膜１４で被覆される。層間
絶縁膜１４には、例えばノンド−プＣＶＤＳｉＯ2 酸化
膜とＢＰＳＧなどのド−プドガラス膜の積層膜を用い
る。
【００２２】この絶縁膜１４のＮＭＯＳ領域およびバイ
ポ−ラトランジスタ領域を覆う部分に適宜コンタクト孔
１６、１５を形成し、ＮＭＯＳ領域のソ−ス／ドレイン
領域９およびバイポ−ラトランジスタ領域の内部ベ−ス
領域１１を部分的に露出させる。そしてこの絶縁膜１４
上に、まず、第２のポリシリコンを例えば約１０００Ａ
程度堆積させ、通常のフォトグラフィ技術を利用し、例
えばアクティブイオンエッチングで、このポリシリコン
をパタ−ニングしてバイポ−ラトランジスタ領域のコン
タクト孔１５内およびその周辺にベ−ス領域に接するエ
ミッタ電極１７と、ＮＭＯＳ領域のソ−ス／ドレイン領
域９にコンタクト孔１６を通じて接続されているポリシ
リコン配線１８とを形成する。この配線用のコンタクト
孔１６は例えば、０．８×０．８μｍ2 の大きさを有し
ている。ついで、フォトレジスト（図示せず）でＰウエ
ル５およびＮウエル６上を覆いエミッタ電極１７領域の
みにフォトリソグラフィ技術によりエミッタ不純物であ
るＡｓを、例えば、４０ｋｅＶで１×１０16／cm2 のイ
オン注入を行い、エミッタ電極１７にＡｓをド−プす
る。その後このフォトレジストを除去してから、新た
に、フォトレジスト１００をバイポ−ラトランジスタ領
域上に被覆する。そして配線１８領域には、フォトリソ
グラフィ技術を用いてＰを、例えば、４０ｋｅＶで１×
１０16／cm2 のイオン注入を行う。そして、さらに、エ
ミッタ電極１７およびポリシリコン配線１８等を被覆す
るように、例えば、ＷＳｉx 膜のようなシリサイド膜２
４を堆積させ、これを通常のフォトリソグラフィ技術に
よりＲＩＥを用いてパタ−ニングを行って、このシリサ
イド膜２４をエミッタ電極１７とポリシリコン配線１８
の上に形成する。このシリサイド膜２４は、ＷＳｉx に
限らず、Ｍｏ、Ｔｉ、Ｔａなどのシリサイドを用いても
良い。また、シリサイドに限らず、Ｗ、Ｍｏ、Ｔｉ、Ｔ
ａなどの高融点金属膜を用いることも可能である（図
８）。
ポ−ラトランジスタ領域を覆う部分に適宜コンタクト孔
１６、１５を形成し、ＮＭＯＳ領域のソ−ス／ドレイン
領域９およびバイポ−ラトランジスタ領域の内部ベ−ス
領域１１を部分的に露出させる。そしてこの絶縁膜１４
上に、まず、第２のポリシリコンを例えば約１０００Ａ
程度堆積させ、通常のフォトグラフィ技術を利用し、例
えばアクティブイオンエッチングで、このポリシリコン
をパタ−ニングしてバイポ−ラトランジスタ領域のコン
タクト孔１５内およびその周辺にベ−ス領域に接するエ
ミッタ電極１７と、ＮＭＯＳ領域のソ−ス／ドレイン領
域９にコンタクト孔１６を通じて接続されているポリシ
リコン配線１８とを形成する。この配線用のコンタクト
孔１６は例えば、０．８×０．８μｍ2 の大きさを有し
ている。ついで、フォトレジスト（図示せず）でＰウエ
ル５およびＮウエル６上を覆いエミッタ電極１７領域の
みにフォトリソグラフィ技術によりエミッタ不純物であ
るＡｓを、例えば、４０ｋｅＶで１×１０16／cm2 のイ
オン注入を行い、エミッタ電極１７にＡｓをド−プす
る。その後このフォトレジストを除去してから、新た
に、フォトレジスト１００をバイポ−ラトランジスタ領
域上に被覆する。そして配線１８領域には、フォトリソ
グラフィ技術を用いてＰを、例えば、４０ｋｅＶで１×
１０16／cm2 のイオン注入を行う。そして、さらに、エ
ミッタ電極１７およびポリシリコン配線１８等を被覆す
るように、例えば、ＷＳｉx 膜のようなシリサイド膜２
４を堆積させ、これを通常のフォトリソグラフィ技術に
よりＲＩＥを用いてパタ−ニングを行って、このシリサ
イド膜２４をエミッタ電極１７とポリシリコン配線１８
の上に形成する。このシリサイド膜２４は、ＷＳｉx に
限らず、Ｍｏ、Ｔｉ、Ｔａなどのシリサイドを用いても
良い。また、シリサイドに限らず、Ｗ、Ｍｏ、Ｔｉ、Ｔ
ａなどの高融点金属膜を用いることも可能である（図
８）。
【００２３】シリサイド膜２４とポリシリコン配線１８
もしくはエミッタ電極１７の間は、両者間の不必要な反
応を防ぐために、例えば、高融点金属の窒化物のような
バリアメタルを介在させることが可能である。このパタ
−ニングの後、シリサイド膜をストイキオメトリックな
組成にするため８００℃〜８５０℃で１０〜３０分の熱
処理を行う。ついで、フォトレジスト１００を取り去
り、さらに、ノンド−プドＣＶＤＳｉＯ2 膜とＢＰＳＧ
層間絶縁膜の積層膜２３を８０００Ａ程堆積した後、約
８５０℃でリフローを行って表面を平坦化すると共に、
この熱によりエミッタ電極１７中のＡｓを内部ベ−ス領
域１１中へ拡散させてエミッタ領域２２を形成する。つ
いで、層間絶縁膜１４、２３を異方性エッチングなどに
よりコンタクト孔１９を形成してＰＭＯＳのソ−ス／ド
レイン領域８、Ｗのシリサイド膜２４、深いＮ＋領域１
２等を部分的に露出させる。このコンタクト孔１９内
に、Ｗの埋込みコンタクト２０を堆積する。さらに、層
間絶縁膜２３の上に所定のパタ−ンの、例えばＡｌのよ
うな、属配線２１を形成する。この金属配線２１は、コ
ンタクト孔内の埋込みコンタクト２０を介して、エミッ
タ電極１７やポリシリコン配線１８などと電気的に接続
して素子領域と結ばれる。ついで、図示はしないが、こ
の金属配線２１等をパッシベ−ション膜で被覆し、保護
する（図９）。
もしくはエミッタ電極１７の間は、両者間の不必要な反
応を防ぐために、例えば、高融点金属の窒化物のような
バリアメタルを介在させることが可能である。このパタ
−ニングの後、シリサイド膜をストイキオメトリックな
組成にするため８００℃〜８５０℃で１０〜３０分の熱
処理を行う。ついで、フォトレジスト１００を取り去
り、さらに、ノンド−プドＣＶＤＳｉＯ2 膜とＢＰＳＧ
層間絶縁膜の積層膜２３を８０００Ａ程堆積した後、約
８５０℃でリフローを行って表面を平坦化すると共に、
この熱によりエミッタ電極１７中のＡｓを内部ベ−ス領
域１１中へ拡散させてエミッタ領域２２を形成する。つ
いで、層間絶縁膜１４、２３を異方性エッチングなどに
よりコンタクト孔１９を形成してＰＭＯＳのソ−ス／ド
レイン領域８、Ｗのシリサイド膜２４、深いＮ＋領域１
２等を部分的に露出させる。このコンタクト孔１９内
に、Ｗの埋込みコンタクト２０を堆積する。さらに、層
間絶縁膜２３の上に所定のパタ−ンの、例えばＡｌのよ
うな、属配線２１を形成する。この金属配線２１は、コ
ンタクト孔内の埋込みコンタクト２０を介して、エミッ
タ電極１７やポリシリコン配線１８などと電気的に接続
して素子領域と結ばれる。ついで、図示はしないが、こ
の金属配線２１等をパッシベ−ション膜で被覆し、保護
する（図９）。
【００２４】本発明は、このような構成により、最小コ
ンタクトサイズ０．８×０．８μｍ2 以下のポリシリコ
ン配線のコンタクトを有するＢｉＣＭＯＳＬＳＩにおい
て、ポリシリコン配線のコンタクト抵抗が５０Ω以下、
エミッタ抵抗が２０Ω以下であり、かつ、０．１μｍ以
下のエミッタ深さｘｊを有し、最大遮断周波数１０ＧＨ
ｚ以上の特性を持つバイポーラトランジスタを実現する
ことができる。前述の実施例においては、Ａｓのような
拡散係数の小さい不純物をポリシリコン膜にド−プする
場合もＰのような自然酸化膜の破壊効果の高い不純物を
ド−プする場合もいずれも不要部分をマスクしてから実
施しているが、ポリシリコン配線には拡散係数の小さい
不純物が含まれていても格別特性が左右されるものでは
ないので、Ａｓをポリシリコン配線１８を含むポリシリ
コン膜全面にド−プし、その後、エミッタ電極１７を含
む領域をフォトレジストでマスクして、Ｐをポリシリコ
ン配線１８のみにド−プする方法を採用することもでき
る。このようにすれば、マスク工程を１つ減らすことが
できるので、製造工程が簡略化される。この場合にもエ
ミッタ領域を形成する熱処理温度は、やはり、約８５０
℃以下の低温で行われる。
ンタクトサイズ０．８×０．８μｍ2 以下のポリシリコ
ン配線のコンタクトを有するＢｉＣＭＯＳＬＳＩにおい
て、ポリシリコン配線のコンタクト抵抗が５０Ω以下、
エミッタ抵抗が２０Ω以下であり、かつ、０．１μｍ以
下のエミッタ深さｘｊを有し、最大遮断周波数１０ＧＨ
ｚ以上の特性を持つバイポーラトランジスタを実現する
ことができる。前述の実施例においては、Ａｓのような
拡散係数の小さい不純物をポリシリコン膜にド−プする
場合もＰのような自然酸化膜の破壊効果の高い不純物を
ド−プする場合もいずれも不要部分をマスクしてから実
施しているが、ポリシリコン配線には拡散係数の小さい
不純物が含まれていても格別特性が左右されるものでは
ないので、Ａｓをポリシリコン配線１８を含むポリシリ
コン膜全面にド−プし、その後、エミッタ電極１７を含
む領域をフォトレジストでマスクして、Ｐをポリシリコ
ン配線１８のみにド−プする方法を採用することもでき
る。このようにすれば、マスク工程を１つ減らすことが
できるので、製造工程が簡略化される。この場合にもエ
ミッタ領域を形成する熱処理温度は、やはり、約８５０
℃以下の低温で行われる。
【００２５】本発明は、半導体集積回路装置の微細化が
進む４ＭビットＢｉＣＭＯＳ ＳＲＡＭ以降の世代でも
利用することができる。このデバイスでは、とくに、Ｗ
Ｓｉ2 ポリサイドが配線およびエミッタ電極に用いられ
るようになるが、Ｎ＋領域上の配線層は、ポリシリコン
−シリコン界面の自然酸化膜を破壊する能力の高いリン
ド−プが必要である。一方、エミッタ領域は、微細化に
ともなって浅い領域を必要としており、拡散し易いＰ
は、不適当であり、また、このエミッタ領域は、Ｐ−領
域上に形成されている自然酸化膜が５〜１２Ａと薄いの
で、その影響はさほど受けず、Ｐをド−プする必要はな
い。したがって、本発明の不純物を打ち分ける手法は、
上記のようなＳＲＡＭに有効な技術である。本発明の半
導体集積回路装置は、この様にＳＰＡＭに限らず、ＤＲ
ＡＭのような他のメモリにも有効であり、さらに、例え
ば、２入力ＮＡＮＤ回路のような論理回路やその他の回
路にも適用できることは当然可能である。
進む４ＭビットＢｉＣＭＯＳ ＳＲＡＭ以降の世代でも
利用することができる。このデバイスでは、とくに、Ｗ
Ｓｉ2 ポリサイドが配線およびエミッタ電極に用いられ
るようになるが、Ｎ＋領域上の配線層は、ポリシリコン
−シリコン界面の自然酸化膜を破壊する能力の高いリン
ド−プが必要である。一方、エミッタ領域は、微細化に
ともなって浅い領域を必要としており、拡散し易いＰ
は、不適当であり、また、このエミッタ領域は、Ｐ−領
域上に形成されている自然酸化膜が５〜１２Ａと薄いの
で、その影響はさほど受けず、Ｐをド−プする必要はな
い。したがって、本発明の不純物を打ち分ける手法は、
上記のようなＳＲＡＭに有効な技術である。本発明の半
導体集積回路装置は、この様にＳＰＡＭに限らず、ＤＲ
ＡＭのような他のメモリにも有効であり、さらに、例え
ば、２入力ＮＡＮＤ回路のような論理回路やその他の回
路にも適用できることは当然可能である。
【００２６】
【発明の効果】以上の構成により、本発明のＢｉＣＭＯ
Ｓ構造の半導体集積回路装置は、ポリシリコン配線のコ
ンタクト抵抗を著しく減少させることができると同時
に、エミッタ領域を所望の深さに浅くすることが可能に
なる。
Ｓ構造の半導体集積回路装置は、ポリシリコン配線のコ
ンタクト抵抗を著しく減少させることができると同時
に、エミッタ領域を所望の深さに浅くすることが可能に
なる。
【図１】本発明の第１の実施例の半導体集積回路装置の
断面図。
断面図。
【図２】図１の半導体集積回路装置の製造工程断面図。
【図３】図１の半導体集積回路装置の製造工程断面図。
【図４】図１の半導体集積回路装置の製造工程断面図。
【図５】図１の半導体集積回路装置の製造工程断面図。
【図６】図１の半導体集積回路装置の製造工程断面図。
【図７】本発明の第２の実施例の半導体集積回路装置の
製造工程断面図。
製造工程断面図。
【図８】図７の半導体集積回路装置の製造工程断面図。
【図９】図７の半導体集積回路装置の製造工程断面図。
【図１０】従来の半導体集積回路装置の断面図。
１ Ｐ型シリコン半導体基板 ２ 埋込みＮ＋領域 ３ 埋込みＰ＋領域 ４ Ｎ型エピタキシャル層 ５ Ｐウエル領域 ６ Ｎウエル領域 ７ フィ−ルド酸化膜 ８ Ｐ＋ソ−ス／ドレイン領域 ９ Ｎ＋ソ−ス／ドレイン領域 １０ 外部ベ−ス領域 １１ 内部ベ−ス領域 １２ 深いＮ＋領域 １３ ゲ−ト電極 １４ 層間絶縁膜 １５ エミッタコンタクト孔 １６ Ｎ＋領域取出しコンタクト孔 １７ エミッタ電極 １８ ポリシリコン配線 １９ コンタクト孔 ２０ 埋込み金属 ２１ Ａｌ配線 ２２ エミッタ領域 ２３ 層間絶縁膜 ２４ シリサイド膜 １００ フォトレジスト ２００ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−276664（ＪＰ，Ａ) 特開 平１−217907（ＪＰ，Ａ) 特開 平１−145808（ＪＰ，Ａ) 特開 平１−265542（ＪＰ，Ａ) 特開 平１−196142（ＪＰ，Ａ) 特開 昭63−308948（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8249 H01L 27/06 H01L 21/28 - 21/288
Claims (4)
- 【請求項１】 半導体基板と、 前記半導体基板に形成され、エミッタ領域を備えている
バイポーラトランジスタと、 前記半導体基板に形成され、Ｎ型ソース／ドレイン領域
を備えたＭＯＳトランジスタと、 前記半導体基板上に前記エミッタ領域に接して形成さ
れ、第１のＮ型不純物がドープされているポリシリコン
からなるエミッタ電極と、 前記半導体基板上に前記Ｎ型ソース／ドレイン領域に接
して形成され、前記前記第１のＮ型不純物より拡散係数
の大きい第２のＮ型不純物がドープされているポリシリ
コン配線とを備え、 前記エミッタ電極及び前記ポリシリコン配線の表面には
高融点金属膜もしくは高融点金属のシリサイド膜が形成
されおり、前記第１のＮ型不純物は砒素もしくはアンチ
モンであり、前記第２のＮ型不純物はリンであり、前記
高融点金属はＷ、Ｍｏ、Ｔｉ、Ｎｉ、Ｃｏ、Ｐｔの中か
ら選ばれ、前記シリサイドはタングステンシリサイド、
モリブデンシリサイド、チタンシリサイド、タンタルシ
リサイドの中から選ばれることを特徴とする半導体集積
回路装置。 - 【請求項２】 前記シリサイド膜と前記ポリシリコン配
線もしくはエミッタ電極間にはバリアメタルが介在して
いることを特徴とする請求項１に記載の半導体集積回路
装置。 - 【請求項３】 半導体基板に、エミッタ領域を備えてい
るバイポーラトランジスタを形成する工程と、 前記半導体基板に、Ｎ型ソース／ドレイン領域を備えた
ＭＯＳトランジスタを形成する工程と、 前記半導体基板上にポリシリコン膜を形成する工程と、 前記ポリシリコン膜をエッチングして、前記エミッタ領
域に接するエミッタ電極と、前記Ｎ型ソース／ドレイン
領域に接するポリシリコン配線を形成する工程と、 前記ポリシリコン配線をマスクし、前記エミッタ電極に
第１のＮ型不純物をドープする工程と、 前記エミッタ電極をマスクし、前記ポリシリコン配線に
前記第１のＮ型不純物より拡散係数の大きい第２のＮ型
不純物をドープする工程と、 前記半導体基板表面を熱処理して、前記ポリシリコン配
線にドープされた前記第２のＮ型不純物を前記半導体基
板に拡散し、その表面領域に前記エミッタ領域を形成す
る工程とを備え、 前記熱処理の温度を８５０℃以下にすることを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項４】 半導体基板に、エミッタ領域を備えてい
るバイポーラトランジスタを形成する工程と、 前記半導体基板に、Ｎ型ソース／ドレイン領域を備えた
ＭＯＳトランジスタを形成する工程と、 前記半導体基板上にポリシリコン膜を形成する工程と、 前記ポリシリコン膜をエッチングして、前記エミッタ領
域に接するエミッタ電極と、前記Ｎ型ソース／ドレイン
領域に接するポリシリコン配線とを形成する工程と、 前記ポリシリコン配線と前記エミッタ電極とに第１のＮ
型不純物をドープする工程と、 前記エミッタ電極をマスクし、前記ポリシリコン配線に
前記第１のＮ型不純物より拡散係数の大きい第２のＮ型
不純物をドープする工程と、 前記半導体基板表面を熱処理して、前記ポリシリコン配
線にドープされたＮ型不純物を前記半導体基板に拡散
し、その表面領域に前記エミッタ領域を形成する工程と
を備え、 前記熱処理の温度を８５０℃以下にすることを特徴とす
る半導体集積回路装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04119804A JP3128323B2 (ja) | 1992-04-13 | 1992-04-13 | 半導体集積回路装置およびその製造方法 |
| KR1019930006046A KR0178551B1 (ko) | 1992-04-13 | 1993-04-12 | 반도체 집적 회로 제조 방법 |
| US08/235,214 US5576572A (en) | 1992-04-13 | 1994-04-29 | Semiconductor integrated circuit device and method of manufacturing the same |
| KR1019980000275A KR100256191B1 (en) | 1992-04-13 | 1998-01-08 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04119804A JP3128323B2 (ja) | 1992-04-13 | 1992-04-13 | 半導体集積回路装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291514A JPH05291514A (ja) | 1993-11-05 |
| JP3128323B2 true JP3128323B2 (ja) | 2001-01-29 |
Family
ID=14770640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04119804A Expired - Fee Related JP3128323B2 (ja) | 1992-04-13 | 1992-04-13 | 半導体集積回路装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5576572A (ja) |
| JP (1) | JP3128323B2 (ja) |
| KR (1) | KR0178551B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101784832B1 (ko) * | 2016-12-08 | 2017-10-12 | 효성전기주식회사 | 모듈형 책상 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541137A (en) * | 1994-03-24 | 1996-07-30 | Micron Semiconductor Inc. | Method of forming improved contacts from polysilicon to silicon or other polysilicon layers |
| JPH0955499A (ja) * | 1995-08-11 | 1997-02-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6653733B1 (en) * | 1996-02-23 | 2003-11-25 | Micron Technology, Inc. | Conductors in semiconductor devices |
| KR100250744B1 (ko) * | 1996-06-21 | 2000-05-01 | 김영환 | 반도체 소자의 폴리사이드층 형성 방법 |
| US6001718A (en) * | 1997-09-30 | 1999-12-14 | Kabushiki Kaisha Toshiba | Semiconductor device having a ternary compound low resistive electrode |
| US6093613A (en) * | 1998-02-09 | 2000-07-25 | Chartered Semiconductor Manufacturing, Ltd | Method for making high gain lateral PNP and NPN bipolar transistor compatible with CMOS for making BICMOS circuits |
| JP2001060668A (ja) * | 1999-07-01 | 2001-03-06 | Intersil Corp | 抵抗温度係数の小さい抵抗器（ＴＣＲＬ）による改善されたＢｉＣＭＯＳプロセス |
| US6798024B1 (en) * | 1999-07-01 | 2004-09-28 | Intersil Americas Inc. | BiCMOS process with low temperature coefficient resistor (TCRL) |
| JP2001284282A (ja) | 2000-03-29 | 2001-10-12 | Nec Corp | バイポーラ半導体装置の製造方法 |
| US6492211B1 (en) | 2000-09-07 | 2002-12-10 | International Business Machines Corporation | Method for novel SOI DRAM BICMOS NPN |
| US7166896B2 (en) * | 2002-08-26 | 2007-01-23 | Micron Technology, Inc. | Cross diffusion barrier layer in polysilicon |
| US11787180B2 (en) * | 2019-04-29 | 2023-10-17 | Hewlett-Packard Development Company, L.P. | Corrosion tolerant micro-electromechanical fluid ejection device |
| US11461531B2 (en) * | 2019-04-29 | 2022-10-04 | Silicon Space Technology Corporation | Learning-based analyzer for mitigating latch-up in integrated circuits |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001081A (en) * | 1988-01-19 | 1991-03-19 | National Semiconductor Corp. | Method of manufacturing a polysilicon emitter and a polysilicon gate using the same etch of polysilicon on a thin gate oxide |
| JPH01196142A (ja) * | 1988-02-01 | 1989-08-07 | Hitachi Ltd | 半導体装置 |
| US5089433A (en) * | 1988-08-08 | 1992-02-18 | National Semiconductor Corporation | Bipolar field-effect electrically erasable programmable read only memory cell and method of manufacture |
| US5221853A (en) * | 1989-01-06 | 1993-06-22 | International Business Machines Corporation | MOSFET with a refractory metal film, a silicide film and a nitride film formed on and in contact with a source, drain and gate region |
| US5150184A (en) * | 1989-02-03 | 1992-09-22 | Texas Instruments Incorporated | Method for forming emitters in a BiCMOS process |
| US5091760A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1992
- 1992-04-13 JP JP04119804A patent/JP3128323B2/ja not_active Expired - Fee Related
-
1993
- 1993-04-12 KR KR1019930006046A patent/KR0178551B1/ko not_active IP Right Cessation
-
1994
- 1994-04-29 US US08/235,214 patent/US5576572A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101784832B1 (ko) * | 2016-12-08 | 2017-10-12 | 효성전기주식회사 | 모듈형 책상 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0178551B1 (ko) | 1999-03-20 |
| US5576572A (en) | 1996-11-19 |
| JPH05291514A (ja) | 1993-11-05 |
| KR930022557A (ko) | 1993-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3031855B2 (ja) | 半導体装置の製造方法 | |
| US5920779A (en) | Differential gate oxide thickness by nitrogen implantation for mixed mode and embedded VLSI circuits | |
| JPH0521726A (ja) | ＢｉＣＭＯＳ装置及びその製造方法 | |
| JP2001196468A (ja) | 半導体デバイスと互換性のある仕事関数を備えたメタルゲートを有する半導体デバイス | |
| US5340751A (en) | Method of manufacturing a BiMOS device | |
| US5055420A (en) | Process for fabricating semiconductor integrated circuit devices | |
| JP3128323B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP4375821B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| US5654209A (en) | Method of making N-type semiconductor region by implantation | |
| KR100324144B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPH09129752A (ja) | Ｃｍｏｓ集積回路の製造方法 | |
| JP2002076136A (ja) | 半導体装置の製造方法 | |
| JP3250526B2 (ja) | 半導体装置及びその製造方法 | |
| JPH01259560A (ja) | 半導体集積回路装置 | |
| US5093707A (en) | Semiconductor device with bipolar and cmos transistors | |
| JPH07176639A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3247498B2 (ja) | 半導体装置の製造方法 | |
| JPH03169022A (ja) | 半導体集積回路装置 | |
| JPS6038856A (ja) | 半導体装置及びその製造方法 | |
| JP2817518B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0837239A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2919690B2 (ja) | 半導体装置の製造方法 | |
| JP3190370B2 (ja) | 密接して離隔したコンタクトを有するＢｉＣＭＯＳ装置及びその製造方法 | |
| JPS61194764A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |