JPH05235056A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05235056A JPH05235056A JP3366492A JP3366492A JPH05235056A JP H05235056 A JPH05235056 A JP H05235056A JP 3366492 A JP3366492 A JP 3366492A JP 3366492 A JP3366492 A JP 3366492A JP H05235056 A JPH05235056 A JP H05235056A
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Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法に係り,特に,
ヘテロ接合により形成される2次元電子(又は正孔)ガ
スを利用する半導体装置及びその製造方法に関し,寄生
抵抗を低くし,かつしきい値調整を容易にすることを目
的とする。 【構成】 半導体基体1, 2上にチャネルとなる第1の
化合物半導体層3,ソース・ドレインとなる第2の化合
物半導体層4を順に成長する工程と,第2の化合物半導
体層4上に絶縁層5を形成する工程と, マスクを用いて
絶縁層5及び第2の化合物半導体層4をエッチングして
除去し,第1の化合物半導体層3を露出する開孔7を形
成する工程と, 開孔7の第2の化合物半導体層4側面に
絶縁膜側壁8を形成する工程と,露出した第1の化合物
半導体層3上に電子供給層となる第3の化合物半導体層
9を成長する工程と,第3の化合物半導体層9上にゲー
ト電極となる導体層10を堆積する工程とを有するように
構成する。
ヘテロ接合により形成される2次元電子(又は正孔)ガ
スを利用する半導体装置及びその製造方法に関し,寄生
抵抗を低くし,かつしきい値調整を容易にすることを目
的とする。 【構成】 半導体基体1, 2上にチャネルとなる第1の
化合物半導体層3,ソース・ドレインとなる第2の化合
物半導体層4を順に成長する工程と,第2の化合物半導
体層4上に絶縁層5を形成する工程と, マスクを用いて
絶縁層5及び第2の化合物半導体層4をエッチングして
除去し,第1の化合物半導体層3を露出する開孔7を形
成する工程と, 開孔7の第2の化合物半導体層4側面に
絶縁膜側壁8を形成する工程と,露出した第1の化合物
半導体層3上に電子供給層となる第3の化合物半導体層
9を成長する工程と,第3の化合物半導体層9上にゲー
ト電極となる導体層10を堆積する工程とを有するように
構成する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に係り,特に,半導体ヘテロ接合により形成される
2次元電子(又は正孔)ガスを利用する半導体装置及び
その製造方法に関する。
方法に係り,特に,半導体ヘテロ接合により形成される
2次元電子(又は正孔)ガスを利用する半導体装置及び
その製造方法に関する。
【0002】高電子移動度トランジスタ(HEMT)の
ような半導体ヘテロ接合デバイスでは,その性能を向上
させるため,ゲート長を短くする努力が続けられている
一方,寄生抵抗を減らすためソース電極をゲート電極に
近づける努力も続けられている。さらに,特性の均一性
を保つため,しきい値を所定の値に精度よく合わす努力
も続けられている。
ような半導体ヘテロ接合デバイスでは,その性能を向上
させるため,ゲート長を短くする努力が続けられている
一方,寄生抵抗を減らすためソース電極をゲート電極に
近づける努力も続けられている。さらに,特性の均一性
を保つため,しきい値を所定の値に精度よく合わす努力
も続けられている。
【0003】
【従来の技術】図3は従来例の半導体装置の断面図であ
る。図中,1は半導体基板で,例えばGaAs基板,2
はバッファ層で,例えばi−GaAs,3はチャネル
で,例えばi−InGaAs,9は電子供給層で,例え
ばn−InGaP,4はキャップ層でありソース・ドレ
インであって,例えばn+ −GaAs,10はゲート電
極,11はソース電極, 12はドレイン電極を表す。
る。図中,1は半導体基板で,例えばGaAs基板,2
はバッファ層で,例えばi−GaAs,3はチャネル
で,例えばi−InGaAs,9は電子供給層で,例え
ばn−InGaP,4はキャップ層でありソース・ドレ
インであって,例えばn+ −GaAs,10はゲート電
極,11はソース電極, 12はドレイン電極を表す。
【0004】寄生抵抗はソース・ドレイン4とゲート電
極10を近づける程小さくなるのであるが,ソース・ドレ
イン4とゲート電極10を電気的に離すためにはある程度
の距離は必要である。したがって,この構造では寄生抵
抗を下げるのに限界がある。
極10を近づける程小さくなるのであるが,ソース・ドレ
イン4とゲート電極10を電気的に離すためにはある程度
の距離は必要である。したがって,この構造では寄生抵
抗を下げるのに限界がある。
【0005】また,電子供給層9のバンドギャップはソ
ース・ドレインとなるキャップ層4を構成するn+ −G
aAsのバンドギャップよりも大きいため,ソースから
注入される電子にとって電子供給層9はバリアとなる。
したがって,この点からもこの構造では寄生抵抗を下げ
るのに限界がある。
ース・ドレインとなるキャップ層4を構成するn+ −G
aAsのバンドギャップよりも大きいため,ソースから
注入される電子にとって電子供給層9はバリアとなる。
したがって,この点からもこの構造では寄生抵抗を下げ
るのに限界がある。
【0006】電子供給層9のバリアを取り除く技術とし
てエピタキシャル選択再成長技術があり,この技術を利
用して寄生抵抗を減少させた構造がある。図4に示す他
の従来例の半導体装置の断面図はそのような構造を示す
ものである。
てエピタキシャル選択再成長技術があり,この技術を利
用して寄生抵抗を減少させた構造がある。図4に示す他
の従来例の半導体装置の断面図はそのような構造を示す
ものである。
【0007】図4において,1は半導体基板で,例えば
GaAs基板,2はバッファ層でかつチャネルであり,
例えばi−GaAs,2DEGは2次元電子ガス,9aは
電子供給層で,例えばn−AlGaAs,4はソース・
ドレインで,例えばn+ −GaAs,10はゲート電極
で,例えばWSi, 11はソース電極, 12はドレイン電
極,13, 14は絶縁膜を表す。
GaAs基板,2はバッファ層でかつチャネルであり,
例えばi−GaAs,2DEGは2次元電子ガス,9aは
電子供給層で,例えばn−AlGaAs,4はソース・
ドレインで,例えばn+ −GaAs,10はゲート電極
で,例えばWSi, 11はソース電極, 12はドレイン電
極,13, 14は絶縁膜を表す。
【0008】図5(a) 〜(e) は他の従来例を示す工程順
断面図で, この構造を実現する工程を示す。以下,これ
らの図を参照しながら,他の従来例の工程を説明する。 図5(a) 参照 GaAs基板1上にi−GaAs層2,n−AlGaA
s層9a,WSi層10,SiO2 膜13を順次成長する。そ
の上に,ゲートをパターニングするレジストマスク16を
形成する。
断面図で, この構造を実現する工程を示す。以下,これ
らの図を参照しながら,他の従来例の工程を説明する。 図5(a) 参照 GaAs基板1上にi−GaAs層2,n−AlGaA
s層9a,WSi層10,SiO2 膜13を順次成長する。そ
の上に,ゲートをパターニングするレジストマスク16を
形成する。
【0009】図5(b) 参照 レジストマスク16をマスクにしてSiO2 膜13及びWS
i層10をエッチングし,ゲート電極10を形成する。
i層10をエッチングし,ゲート電極10を形成する。
【0010】図5(c) 参照 全面にSiO2 膜14を堆積した後,マスクを用いてSi
O2 膜14を異方的にエッチングし,絶縁膜14b 及びゲー
ト電極10の絶縁膜側壁14a を形成する。
O2 膜14を異方的にエッチングし,絶縁膜14b 及びゲー
ト電極10の絶縁膜側壁14a を形成する。
【0011】図5(d) 参照 絶縁膜14b 及び絶縁膜側壁14a をマスクにして,例えば
ミリング法により電子供給層(n−AlGaAs層)9a
を除去して,チャネルとなるi−GaAs層2を露出す
る溝15を形成する。
ミリング法により電子供給層(n−AlGaAs層)9a
を除去して,チャネルとなるi−GaAs層2を露出す
る溝15を形成する。
【0012】図5(e) 参照 溝15にn+ −GaAsを選択的に再成長し,ソース・ド
レイン4を形成する。次いで,ソース・ドレイン4に接
続するオーミック電極となるAuGe/Auを蒸着し,
それをパターニングしてソース電極11, ドレイン電極12
を形成する。
レイン4を形成する。次いで,ソース・ドレイン4に接
続するオーミック電極となるAuGe/Auを蒸着し,
それをパターニングしてソース電極11, ドレイン電極12
を形成する。
【0013】この構造はn+ −GaAs層(ソース・ド
レイン)4が直接2DEGに接触する構造となっている
ため,寄生抵抗を小さくできる。ところで,ゲート電圧
対ドレイン電流特性のしきい値は,ゲート電極10下の電
子供給層9aの厚さに依存する。そこで,所定のしきい値
を実現するよう予め電子供給層9aの厚さを設定するが,
実際のプロセスにおいては必ずしもその値がいつでも所
定の値になるとは限らない。
レイン)4が直接2DEGに接触する構造となっている
ため,寄生抵抗を小さくできる。ところで,ゲート電圧
対ドレイン電流特性のしきい値は,ゲート電極10下の電
子供給層9aの厚さに依存する。そこで,所定のしきい値
を実現するよう予め電子供給層9aの厚さを設定するが,
実際のプロセスにおいては必ずしもその値がいつでも所
定の値になるとは限らない。
【0014】図5(a) 〜(e) に示したプロセスでは,電
子供給層9aを形成しゲート電極10を形成した後,ソース
・ドレイン4を成長する。その段階でゲート電圧対ドレ
イン電流特性を測定し,しきい値が所定の範囲からはず
れていたとしても,もはや調整し直すことはできない。
子供給層9aを形成しゲート電極10を形成した後,ソース
・ドレイン4を成長する。その段階でゲート電圧対ドレ
イン電流特性を測定し,しきい値が所定の範囲からはず
れていたとしても,もはや調整し直すことはできない。
【0015】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み,半導体ヘテロ接合デバイスにおいて,寄生抵抗を
小さくできる構造,及び,工程中しきい値を調整できる
製造方法を提供することを目的とする。
鑑み,半導体ヘテロ接合デバイスにおいて,寄生抵抗を
小さくできる構造,及び,工程中しきい値を調整できる
製造方法を提供することを目的とする。
【0016】
【課題を解決するための手段】図1は実施例の半導体装
置の断面図,図2(a) 〜(e) は,実施例を示す工程順断
面図である。
置の断面図,図2(a) 〜(e) は,実施例を示す工程順断
面図である。
【0017】上記課題は,半導体基体1, 2上に形成さ
れたチャネルとなる第1の化合物半導体層3と,該第1
の化合物半導体層3上に設けられソース及びドレインと
なる第2の化合物半導体層4と,該第1の化合物半導体
層3の表面上に設けられかつ側面が該第2の化合物半導
体層4の側面と絶縁膜8を介して接し,電子(又は正
孔)供給層となる第3の化合物半導体層9と, 該第3の
化合物半導体層9上にゲート電極となる導体層10とを有
する半導体装置によって解決される。
れたチャネルとなる第1の化合物半導体層3と,該第1
の化合物半導体層3上に設けられソース及びドレインと
なる第2の化合物半導体層4と,該第1の化合物半導体
層3の表面上に設けられかつ側面が該第2の化合物半導
体層4の側面と絶縁膜8を介して接し,電子(又は正
孔)供給層となる第3の化合物半導体層9と, 該第3の
化合物半導体層9上にゲート電極となる導体層10とを有
する半導体装置によって解決される。
【0018】また,半導体基体1, 2上に第1の化合物
半導体層3,第2の化合物半導体層4を順に成長する工
程と,該第2の化合物半導体層4上に絶縁層5を形成す
る工程と, マスクを用いて該絶縁層5及び該第2の化合
物半導体層4をエッチングして除去し,該第1の化合物
半導体層3を露出する開孔7を形成する工程と, 該開孔
7の該第2の化合物半導体層4側面に絶縁膜側壁8を形
成する工程と,露出した該第1の化合物半導体層3上に
該第1の化合物半導体層3のバンドギャップより大きい
バンドギャップを有する第3の化合物半導体層9を成長
する工程と,該第3の化合物半導体層9上に導体層10を
堆積する工程とを有する半導体装置の製造方法によって
解決される。
半導体層3,第2の化合物半導体層4を順に成長する工
程と,該第2の化合物半導体層4上に絶縁層5を形成す
る工程と, マスクを用いて該絶縁層5及び該第2の化合
物半導体層4をエッチングして除去し,該第1の化合物
半導体層3を露出する開孔7を形成する工程と, 該開孔
7の該第2の化合物半導体層4側面に絶縁膜側壁8を形
成する工程と,露出した該第1の化合物半導体層3上に
該第1の化合物半導体層3のバンドギャップより大きい
バンドギャップを有する第3の化合物半導体層9を成長
する工程と,該第3の化合物半導体層9上に導体層10を
堆積する工程とを有する半導体装置の製造方法によって
解決される。
【0019】
【作用】本発明の半導体装置では,ゲート電極10に接続
する電子(又は正孔)供給層9とソース及びドレイン4
とは絶縁膜側壁8で隔てられているが,絶縁膜側壁8は
例えば側壁形成技術により極めて薄く形成することがで
きるから,寄生抵抗を極めて小さくすることができる。
する電子(又は正孔)供給層9とソース及びドレイン4
とは絶縁膜側壁8で隔てられているが,絶縁膜側壁8は
例えば側壁形成技術により極めて薄く形成することがで
きるから,寄生抵抗を極めて小さくすることができる。
【0020】また,本発明の製造方法によれば,ソース
・ドレイン4を形成した後電子(又は正孔)供給層を形
成するから,電子(又は正孔)供給層を形成した直後に
しきい値を測定し,その値が所定の値より大きい場合,
電子(又は正孔)供給層を微細にエッチングして厚さを
調整し,所定の値に合わすことができる。
・ドレイン4を形成した後電子(又は正孔)供給層を形
成するから,電子(又は正孔)供給層を形成した直後に
しきい値を測定し,その値が所定の値より大きい場合,
電子(又は正孔)供給層を微細にエッチングして厚さを
調整し,所定の値に合わすことができる。
【0021】
【実施例】図1は実施例の半導体装置の断面図で,2次
元電子ガスを利用するHEMTの例を示している。図
中,1は半導体基板で例えば半絶縁性GaAs基板,2
はバッファ層で例えばi−GaAs,3はチャネルで例
えばi−InGaAs,4はソース・ドレインで例えば
n+ −GaAs,5は絶縁膜で例えばSiN,8は絶縁
膜側壁で例えばSiON,9は電子供給層で例えばn−
InGaP,10はゲート電極で例えばW5 Si3 , 11は
ソース電極で例えばAu/AuGe,12はドレイン電極
で例えばAu/AuGeを表す。
元電子ガスを利用するHEMTの例を示している。図
中,1は半導体基板で例えば半絶縁性GaAs基板,2
はバッファ層で例えばi−GaAs,3はチャネルで例
えばi−InGaAs,4はソース・ドレインで例えば
n+ −GaAs,5は絶縁膜で例えばSiN,8は絶縁
膜側壁で例えばSiON,9は電子供給層で例えばn−
InGaP,10はゲート電極で例えばW5 Si3 , 11は
ソース電極で例えばAu/AuGe,12はドレイン電極
で例えばAu/AuGeを表す。
【0022】図1に見るように,バッファ層2上にチャ
ネル3が形成され,それに接してソース及びドレイン4
と電子供給層9が形成され,ソース及びドレイン4と電
子供給層9の側面は絶縁膜8を介して接している。
ネル3が形成され,それに接してソース及びドレイン4
と電子供給層9が形成され,ソース及びドレイン4と電
子供給層9の側面は絶縁膜8を介して接している。
【0023】さらに,電子供給層9に接してゲート電極
10が形成されている。図2(a) 〜(e) は実施例を示す工
程順断面図で,図1に示した半導体装置を実現する工程
順断面図である。以下,これらの図を参照しながら説明
する。
10が形成されている。図2(a) 〜(e) は実施例を示す工
程順断面図で,図1に示した半導体装置を実現する工程
順断面図である。以下,これらの図を参照しながら説明
する。
【0024】図2(a) 参照 半絶縁性GaAs基板1上にCVD法により,厚さ5000
Åのi−GaAs層2,厚さ 200Åのi−InGaAs
層3,厚さ 500Åのn+ −GaAs層4を連続成長す
る。i−GaAs層2はバッファ層,i−InGaAs
層3はチャネル,n+ −GaAs層4はソース・ドレイ
ンとなる。i−InGaAs層3に替えてn−InGa
As層を使用することもできる。
Åのi−GaAs層2,厚さ 200Åのi−InGaAs
層3,厚さ 500Åのn+ −GaAs層4を連続成長す
る。i−GaAs層2はバッファ層,i−InGaAs
層3はチャネル,n+ −GaAs層4はソース・ドレイ
ンとなる。i−InGaAs層3に替えてn−InGa
As層を使用することもできる。
【0025】n+ −GaAs層4上に絶縁層として,厚
さ2000ÅのSiN層5をCVD法により堆積する。 図2(b) 参照 SiN層5上にゲート領域に開孔を有するレジストマス
ク6を形成し,それをマスクにして,例えばCHF3 ガ
スを用いるRIEによりSiN層5を異方的にエッチン
グする。次いで,例えばCCl2 F2 ガスを用いるRI
Eにより,n+−GaAs層4を異方的にエッチングす
る。この時,i−InGaAs層3はエッチング停止層
として作用する。
さ2000ÅのSiN層5をCVD法により堆積する。 図2(b) 参照 SiN層5上にゲート領域に開孔を有するレジストマス
ク6を形成し,それをマスクにして,例えばCHF3 ガ
スを用いるRIEによりSiN層5を異方的にエッチン
グする。次いで,例えばCCl2 F2 ガスを用いるRI
Eにより,n+−GaAs層4を異方的にエッチングす
る。この時,i−InGaAs層3はエッチング停止層
として作用する。
【0026】図2(c) 参照 レジストマスク6を剥離した後,全面に厚さが例えば 3
00ÅのSiON層をCVD法により堆積し,それを異方
的にエッチングして,開孔7に露出するn+−GaAs
層4の側面にSiON側壁8を形成する。SiON側壁
8の厚さは約300Åである。
00ÅのSiON層をCVD法により堆積し,それを異方
的にエッチングして,開孔7に露出するn+−GaAs
層4の側面にSiON側壁8を形成する。SiON側壁
8の厚さは約300Åである。
【0027】図2(d) 参照 i−InGaAs層3上に厚さ 200Åのn−InGaP
層9を,MOCVD法により,選択的に成長する。n−
InGaP層9は電子供給層となる。電子供給層n−I
nGaPのエネルギーギャップは約1.95eV,それに接
するチャネルi−InGaAsのエネルギーギャップは
約 1.1eVである。
層9を,MOCVD法により,選択的に成長する。n−
InGaP層9は電子供給層となる。電子供給層n−I
nGaPのエネルギーギャップは約1.95eV,それに接
するチャネルi−InGaAsのエネルギーギャップは
約 1.1eVである。
【0028】図2(e) 参照 全面にゲート電極となる金属として,例えばW5 Si3
を蒸着し,マスクを用いてそれをエッチングしてn−I
nGaP層9に接続するゲート電極10を形成する。その
後,n+ −GaAs層4上に,オーミック電極となるA
uGe 500Å,Au1500Åの複合膜をリフトオフ法によ
り形成し,ソースに接続するソース電極11,ドレインに
接続するドレイン電極12を形成する。
を蒸着し,マスクを用いてそれをエッチングしてn−I
nGaP層9に接続するゲート電極10を形成する。その
後,n+ −GaAs層4上に,オーミック電極となるA
uGe 500Å,Au1500Åの複合膜をリフトオフ法によ
り形成し,ソースに接続するソース電極11,ドレインに
接続するドレイン電極12を形成する。
【0029】このようにして,2次元電子ガスを利用す
るHEMTが完成する。ソース・ドレイン4と電子供給
層9との間の絶縁膜の厚さは 300Åと極めて薄く,寄生
抵抗を小さくすることができる。
るHEMTが完成する。ソース・ドレイン4と電子供給
層9との間の絶縁膜の厚さは 300Åと極めて薄く,寄生
抵抗を小さくすることができる。
【0030】ゲート電圧対ドレイン電流特性のしきい値
は,ゲート電極10下の電子供給層9の厚さに微妙に依存
するが,電子供給層となるn−InGaP層9の厚さを
若干厚めに形成した後,ゲート電圧対ドレイン電流特性
を測定し,その結果に基づいてn−InGaP層9をエ
ッチングレートの極めて小さいエッチャントを用いてエ
ッチングし,しきい値を微細に調整して所定の値に合わ
すことができる。
は,ゲート電極10下の電子供給層9の厚さに微妙に依存
するが,電子供給層となるn−InGaP層9の厚さを
若干厚めに形成した後,ゲート電圧対ドレイン電流特性
を測定し,その結果に基づいてn−InGaP層9をエ
ッチングレートの極めて小さいエッチャントを用いてエ
ッチングし,しきい値を微細に調整して所定の値に合わ
すことができる。
【0031】以上の実施例は2次元電子ガスを利用する
HEMT(nチャネルHEMT)について説明したが,
本発明の方法はn型半導体に替えてp型半導体を用いれ
ば,2次元正孔ガスを利用するHEMT(pチャネルH
EMT)についても適用できることは明白である。
HEMT(nチャネルHEMT)について説明したが,
本発明の方法はn型半導体に替えてp型半導体を用いれ
ば,2次元正孔ガスを利用するHEMT(pチャネルH
EMT)についても適用できることは明白である。
【0032】また,nチャネルHEMTとpチャネルH
EMTからなるコンプリメンタリ回路にも本発明を適用
できることは明白である。さらに,ソース・ドレインを
先に成長し,ゲート下の半導体層を後で成長させる本発
明の方法は,HEMT以外の半導体ヘテロ接合デバイス
においても有効に適用することができる。
EMTからなるコンプリメンタリ回路にも本発明を適用
できることは明白である。さらに,ソース・ドレインを
先に成長し,ゲート下の半導体層を後で成長させる本発
明の方法は,HEMT以外の半導体ヘテロ接合デバイス
においても有効に適用することができる。
【0033】
【発明の効果】以上説明したように,本発明によれば,
半導体ヘテロ接合デバイスにおいて,寄生抵抗を小さく
することができる。また,工程途中において,しきい値
を調整し所定の値にすることができる。
半導体ヘテロ接合デバイスにおいて,寄生抵抗を小さく
することができる。また,工程途中において,しきい値
を調整し所定の値にすることができる。
【0034】本発明は半導体ヘテロ接合デバイスの性能
の向上及び特性の均一性に寄与するものである。
の向上及び特性の均一性に寄与するものである。
【図1】実施例の半導体装置の断面図である。
【図2】(a) 〜(e) は実施例を示す工程順断面図であ
る。
る。
【図3】従来例の半導体装置の断面図である。
【図4】他の従来例の半導体装置の断面図である。
【図5】(a) 〜(e) は他の従来例を示す工程順断面図で
ある。
ある。
1は半導体基体でありGaAs基板であって半絶縁性G
aAs基板 2は半導体基体でありバッファ層であってi−GaAs 3はチャネルであってi−InGaAs 4はソース・ドレインであってn+ −GaAs 5は絶縁層であってSiN 6はマスクであってレジストマスク 7は開孔 8は絶縁膜であり絶縁膜側壁であってSiON側壁 9は電子供給層であってn−InGaP 9aは電子供給層であってn−AlGaAs 10はゲート電極でありWSiであってW5 Si3 11はソース電極であってAuGe/Au 12はドレイン電極であってAuGe/Au 13は絶縁膜であってSiO2 膜 14, 14b は絶縁膜であってSiO2 膜 14a は絶縁膜であり絶縁膜側壁であってSiO2 膜 15は溝 16はマスクであってレジストマスク
aAs基板 2は半導体基体でありバッファ層であってi−GaAs 3はチャネルであってi−InGaAs 4はソース・ドレインであってn+ −GaAs 5は絶縁層であってSiN 6はマスクであってレジストマスク 7は開孔 8は絶縁膜であり絶縁膜側壁であってSiON側壁 9は電子供給層であってn−InGaP 9aは電子供給層であってn−AlGaAs 10はゲート電極でありWSiであってW5 Si3 11はソース電極であってAuGe/Au 12はドレイン電極であってAuGe/Au 13は絶縁膜であってSiO2 膜 14, 14b は絶縁膜であってSiO2 膜 14a は絶縁膜であり絶縁膜側壁であってSiO2 膜 15は溝 16はマスクであってレジストマスク
Claims (2)
- 【請求項1】 半導体基体(1, 2)上に形成されたチャネ
ルとなる第1の化合物半導体層(3) と, 該第1の化合物半導体層(3) 上に設けられソース及びド
レインとなる第2の化合物半導体層(4) と, 該第1の化合物半導体層(3) の表面上に設けられかつ側
面が該第2の化合物半導体層(4) の側面と絶縁膜(8) を
介して接し,電子(又は正孔)供給層となる第3の化合
物半導体層(9) と, 該第3の化合物半導体層(9) 上にゲート電極となる導体
層(10)とを有することを特徴とする半導体装置。 - 【請求項2】 半導体基体(1, 2)上に第1の化合物半導
体層(3) ,第2の化合物半導体層(4) を順に成長する工
程と, 該第2の化合物半導体層(4) 上に絶縁層(5) を形成する
工程と, マスクを用いて該絶縁層(5) 及び該第2の化合物半導体
層(4) をエッチングして除去し,該第1の化合物半導体
層(3) を露出する開孔(7) を形成する工程と, 該開孔(7) の該第2の化合物半導体層(4) 側面に絶縁膜
側壁(8) を形成する工程と, 露出した該第1の化合物半導体層(3) 上に該第1の化合
物半導体層(3) のバンドギャップより大きいバンドギャ
ップを有する第3の化合物半導体層(9) を成長する工程
と, 該第3の化合物半導体層(9) 上に導体層(10)を堆積する
工程とを有することを特徴とする半導体装置の製造方
法。
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---|---|---|---|
JP03366492A JP3200917B2 (ja) | 1992-02-20 | 1992-02-20 | 半導体装置及びその製造方法 |
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JP03366492A JP3200917B2 (ja) | 1992-02-20 | 1992-02-20 | 半導体装置及びその製造方法 |
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JPH05235056A true JPH05235056A (ja) | 1993-09-10 |
JP3200917B2 JP3200917B2 (ja) | 2001-08-20 |
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US6075262A (en) * | 1995-09-21 | 2000-06-13 | Fujitsu Limited | Semiconductor device having T-shaped gate electrode |
JP2008300807A (ja) * | 2007-06-04 | 2008-12-11 | Panasonic Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-02-20 JP JP03366492A patent/JP3200917B2/ja not_active Expired - Fee Related
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EP1249862A3 (en) * | 1994-11-30 | 2004-07-21 | Fujitsu Limited | Semiconductor device and method for forming the same |
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