JP3123089B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JP3123089B2 JP3123089B2 JP03023877A JP2387791A JP3123089B2 JP 3123089 B2 JP3123089 B2 JP 3123089B2 JP 03023877 A JP03023877 A JP 03023877A JP 2387791 A JP2387791 A JP 2387791A JP 3123089 B2 JP3123089 B2 JP 3123089B2
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- amplifier circuit
- operational amplifier
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Description
【0001】
【産業上の利用分野】本発明は差動増幅回路で構成され
る演算増幅回路に関し、特に半導体装置において実現さ
れる高周波帯域での利得が大きい周波数特性の演算増幅
回路に関する。
る演算増幅回路に関し、特に半導体装置において実現さ
れる高周波帯域での利得が大きい周波数特性の演算増幅
回路に関する。
【0002】
【従来の技術】従来の差動増幅回路は、図5に示すよう
に第1乃至第4のNチャネル電界効果トランジスタ3
0,31,34,39と、第1及び第2のPチャネル電
界効果トランジスタ32,33を主体に構成されてい
る。即ち、第1のNチャネル電界効果トランジスタ30
は、ドレインを第1のPチャネル電界効果トランジスタ
32のドレインに接続し、ゲートを第1の入力端子35
に接続している。第2のNチャネル電界効果トランジス
タ31は、ドレインを第2のPチャネル電界効果トラン
ジスタ33のドレインに接続し、ゲートを第2の入力端
子36に接続している。又、第1及び第2のNチャネル
電界効果トランジスタ30,31の各ソースを第3のN
チャネル電界効果トランジスタ34のドレインに接続し
ている。第3のNチャネル電界効果トランジスタ34
は、ゲートを第4のNチャネル電界効果トランジスタ3
9のゲート及びドレインに接続し、ソースを低電位電源
線38に接続している。又、第1及び第2のPチャネル
電界効果トランジスタ32,33は、ゲートを相互に接
続した上で第1のNチャネル電界効果トランジスタ30
のドレインに接続し、かつ各ソースを高電位電源線37
に接続している。第4のNチャネル電界効果トランジス
タ39は、ドレインを定電流源40の一端に接続し、ソ
ースを前記低電位電源線38に接続している。そして、
前記第2のNチャネル電界効果トランジスタ31のドレ
インには出力端子41を接続している。負荷容量42は
一端が前記出力端子41に接続し、他端をGNDに接続
している。
に第1乃至第4のNチャネル電界効果トランジスタ3
0,31,34,39と、第1及び第2のPチャネル電
界効果トランジスタ32,33を主体に構成されてい
る。即ち、第1のNチャネル電界効果トランジスタ30
は、ドレインを第1のPチャネル電界効果トランジスタ
32のドレインに接続し、ゲートを第1の入力端子35
に接続している。第2のNチャネル電界効果トランジス
タ31は、ドレインを第2のPチャネル電界効果トラン
ジスタ33のドレインに接続し、ゲートを第2の入力端
子36に接続している。又、第1及び第2のNチャネル
電界効果トランジスタ30,31の各ソースを第3のN
チャネル電界効果トランジスタ34のドレインに接続し
ている。第3のNチャネル電界効果トランジスタ34
は、ゲートを第4のNチャネル電界効果トランジスタ3
9のゲート及びドレインに接続し、ソースを低電位電源
線38に接続している。又、第1及び第2のPチャネル
電界効果トランジスタ32,33は、ゲートを相互に接
続した上で第1のNチャネル電界効果トランジスタ30
のドレインに接続し、かつ各ソースを高電位電源線37
に接続している。第4のNチャネル電界効果トランジス
タ39は、ドレインを定電流源40の一端に接続し、ソ
ースを前記低電位電源線38に接続している。そして、
前記第2のNチャネル電界効果トランジスタ31のドレ
インには出力端子41を接続している。負荷容量42は
一端が前記出力端子41に接続し、他端をGNDに接続
している。
【0003】次に、動作について説明する。Nチャネル
電界効果トランジスタは、飽和領域において、ドレイン
電流は数1で表せる。
電界効果トランジスタは、飽和領域において、ドレイン
電流は数1で表せる。
【数1】 同様にPチャネル電界効果トランジスタについても、ド
レイン電流は数2で表せる。
レイン電流は数2で表せる。
【数2】 ここで、βN ,βP はトランジスタの製造プロセス,ゲ
ート長,トランジスタ幅によって決まるデバイス定数で
ある。λN ,λP はチャネル変調係数である。
ート長,トランジスタ幅によって決まるデバイス定数で
ある。λN ,λP はチャネル変調係数である。
【0004】一方、図5の差動増幅回路の直流増幅率は
数3で表せられる。
数3で表せられる。
【数3】 ここで、前記第2のNチャネル電界効果トランジスタ3
1の相互コンダクタンスをgm1,チャネルコンダクタン
スをgds1 ,第2のPチャネル電界効果トランジスタ3
3のチャネルコンダクタンスをgds2 とした。前記相互
コンダクタンスgm2は、数1により数4で表される。
1の相互コンダクタンスをgm1,チャネルコンダクタン
スをgds1 ,第2のPチャネル電界効果トランジスタ3
3のチャネルコンダクタンスをgds2 とした。前記相互
コンダクタンスgm2は、数1により数4で表される。
【数4】
【0005】この数4より、前記負荷容量42の容量を
CLとすると、利得が1となる周波数と電流との関係は
数5のようになる。
CLとすると、利得が1となる周波数と電流との関係は
数5のようになる。
【数5】
【0006】
【発明が解決しようとする課題】この従来の差動増幅回
路は、回路に流れる電流が一定であるため、回路の動作
速度が限られている。このため、入力信号周波数が高く
なった場合に、出力が歪むことがあるという問題があ
る。本発明の目的は動作速度が遅いときに駆動能力を高
めることができる差動増幅回路で構成される演算増幅回
路を提供することにある。
路は、回路に流れる電流が一定であるため、回路の動作
速度が限られている。このため、入力信号周波数が高く
なった場合に、出力が歪むことがあるという問題があ
る。本発明の目的は動作速度が遅いときに駆動能力を高
めることができる差動増幅回路で構成される演算増幅回
路を提供することにある。
【0007】
【課題を解決するための手段】本発明の演算増幅回路
は、差動増幅回路で構成される演算増幅回路の入出力誤
差と基準値との比較結果に基づいて、前記差動増幅回路
に流れる電流を切り替えることを特徴とする。ここで、
前記切り替えを、前記入出力誤差が前記基準値よりも大
きいときに、前記差動増幅回路に流れる電流を大きく
し、前記入出力誤差が前記基準値よりも小さいときに、
前記差動増幅回路に流れる電流を小さくする。すなわ
ち、本発明の演算回路の好ましい形態として、演算増幅
回路の入力信号と出力信号との信号振幅差を検出し、前
記信号振幅差を増幅して電圧として出力する手段と、前
記増幅後の電圧と所定の基準電圧とを比較し、その比較
結果から前記信号振幅差が大きくなったときに前記差動
増幅回路に流れる電流を大きくする手段とを備え、前記
演算増幅回路の高周波帯域での利得が大きい周波数特性
とする。
は、差動増幅回路で構成される演算増幅回路の入出力誤
差と基準値との比較結果に基づいて、前記差動増幅回路
に流れる電流を切り替えることを特徴とする。ここで、
前記切り替えを、前記入出力誤差が前記基準値よりも大
きいときに、前記差動増幅回路に流れる電流を大きく
し、前記入出力誤差が前記基準値よりも小さいときに、
前記差動増幅回路に流れる電流を小さくする。すなわ
ち、本発明の演算回路の好ましい形態として、演算増幅
回路の入力信号と出力信号との信号振幅差を検出し、前
記信号振幅差を増幅して電圧として出力する手段と、前
記増幅後の電圧と所定の基準電圧とを比較し、その比較
結果から前記信号振幅差が大きくなったときに前記差動
増幅回路に流れる電流を大きくする手段とを備え、前記
演算増幅回路の高周波帯域での利得が大きい周波数特性
とする。
【0008】
【作用】本発明によれば、差動増幅回路で構成される演
算増幅回路の入出力誤差と基準値との比較に基づいて、
差動増幅回路に流れる電流を切り替えることにより、演
算増幅回路の入力信号と出力信号との差が大きくなった
ときに、演算増幅回路の駆動能力を上げて入力信号周波
数に対する出力の歪を防止することが可能になる。
算増幅回路の入出力誤差と基準値との比較に基づいて、
差動増幅回路に流れる電流を切り替えることにより、演
算増幅回路の入力信号と出力信号との差が大きくなった
ときに、演算増幅回路の駆動能力を上げて入力信号周波
数に対する出力の歪を防止することが可能になる。
【0009】
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明に用いられる差動増幅回路の回路図で
あり、第1乃至第5のNチャネル電界効果トランジスタ
1,2,5,10,12と、第1及び第2のPチャネル
電界効果トランジスタ3,4を主体に構成されている。
る。図1は本発明に用いられる差動増幅回路の回路図で
あり、第1乃至第5のNチャネル電界効果トランジスタ
1,2,5,10,12と、第1及び第2のPチャネル
電界効果トランジスタ3,4を主体に構成されている。
【0010】第1のNチャネル電界効果トランジスタ1
は、ドレインを第1のPチャネル電界効果トランジスタ
3のドレインに接続し、ゲートを第1の入力端子8に接
続している。第2のNチャネル電界効果トランジスタ2
は、ドレインを第2のPチャネル電界効果トランジスタ
4のドレインに接続し、ゲートを第2の入力端子9に接
続している。又、このドレインには出力端子17が接続
され、かつ負荷容量18がGNDとの間に接続される。
これら第1及び第2のNチャネル電界効果トランジスタ
1,2はソースを相互に接続し、これらを第3及び第5
の各ドレインに接続している。第1及び第2のPチャネ
ル電界効果トランジスタ3,4はゲートを相互に接続
し、かつ第1のNチャネル電界効果トランジスタ1のド
レインに接続し、各ソースを高電位電源線6に接続して
いる。第3のNチャネル電界効果トランジスタ5は、ゲ
ートを第4のNチャネル電界効果トランジスタ10のゲ
ート及びドレインに接続し、ソースを低電位電源線7に
接続している。第4のNチャネル電界効果トランジスタ
10は、ドレインを定電流源11の一端に接続し、ソー
スを低電位電源線7に接続している。第5のNチャネル
電界効果トランジスタ12は、ソースを前記低電位電源
線7に接続し、ゲートを第1及び第2のアナログスイッ
チ13,14に接続している。
は、ドレインを第1のPチャネル電界効果トランジスタ
3のドレインに接続し、ゲートを第1の入力端子8に接
続している。第2のNチャネル電界効果トランジスタ2
は、ドレインを第2のPチャネル電界効果トランジスタ
4のドレインに接続し、ゲートを第2の入力端子9に接
続している。又、このドレインには出力端子17が接続
され、かつ負荷容量18がGNDとの間に接続される。
これら第1及び第2のNチャネル電界効果トランジスタ
1,2はソースを相互に接続し、これらを第3及び第5
の各ドレインに接続している。第1及び第2のPチャネ
ル電界効果トランジスタ3,4はゲートを相互に接続
し、かつ第1のNチャネル電界効果トランジスタ1のド
レインに接続し、各ソースを高電位電源線6に接続して
いる。第3のNチャネル電界効果トランジスタ5は、ゲ
ートを第4のNチャネル電界効果トランジスタ10のゲ
ート及びドレインに接続し、ソースを低電位電源線7に
接続している。第4のNチャネル電界効果トランジスタ
10は、ドレインを定電流源11の一端に接続し、ソー
スを低電位電源線7に接続している。第5のNチャネル
電界効果トランジスタ12は、ソースを前記低電位電源
線7に接続し、ゲートを第1及び第2のアナログスイッ
チ13,14に接続している。
【0011】第1のアナログスイッチ13は、前記第5
のNチャネル電界効果トランジスタ12のゲートと低電
位電源線7との間に接続される。第2のアナログスイッ
チ14は、前記第5のNチャネル電界効果トランジスタ
12のゲートと前記第4のNチャネル電界効果トランジ
スタ10のゲート(ドレイン)との間に接続している。
これら第1及び第2のアナログスイッチ13,14は、
制御信号が“H”レベルの時、オンとなるアナログスイ
ッチとして構成されている。そして、前記第1のアナロ
グスイッチ13は、インバータ15を通した第3の入力
端子16からの信号により制御され、第2のアナログス
イッチ14はこの第3の入力端子16からの直接信号に
より制御される。
のNチャネル電界効果トランジスタ12のゲートと低電
位電源線7との間に接続される。第2のアナログスイッ
チ14は、前記第5のNチャネル電界効果トランジスタ
12のゲートと前記第4のNチャネル電界効果トランジ
スタ10のゲート(ドレイン)との間に接続している。
これら第1及び第2のアナログスイッチ13,14は、
制御信号が“H”レベルの時、オンとなるアナログスイ
ッチとして構成されている。そして、前記第1のアナロ
グスイッチ13は、インバータ15を通した第3の入力
端子16からの信号により制御され、第2のアナログス
イッチ14はこの第3の入力端子16からの直接信号に
より制御される。
【0012】以上の回路において、第5のNチャネル電
界効果トランジスタ12のゲート長及びトランジスタ幅
は、第3のNチャネル電界効果トランジスタ5のゲート
長,トランジスタ幅と同じであるとする。第3の入力端
子16が“L”レベルである時、第5のNチャネル電界
効果トランジスタ12には電流が流れない。この時、第
3のNチャネル電界効果トランジスタ5に流れる電流を
2Iとする。前記負荷容量18の容量値をCL とし、利
得が1となる周波数をfULとする。次に、第3の入力端
子16が“H”レベルである時、第5のNチャネル電界
効果トランジスタ12には2Iの電流が流れる。この時
の利得が1となる周波数をfUHとすると、数6の関係が
成立する。
界効果トランジスタ12のゲート長及びトランジスタ幅
は、第3のNチャネル電界効果トランジスタ5のゲート
長,トランジスタ幅と同じであるとする。第3の入力端
子16が“L”レベルである時、第5のNチャネル電界
効果トランジスタ12には電流が流れない。この時、第
3のNチャネル電界効果トランジスタ5に流れる電流を
2Iとする。前記負荷容量18の容量値をCL とし、利
得が1となる周波数をfULとする。次に、第3の入力端
子16が“H”レベルである時、第5のNチャネル電界
効果トランジスタ12には2Iの電流が流れる。この時
の利得が1となる周波数をfUHとすると、数6の関係が
成立する。
【数6】 この関係から、利得は下がっているが、fUHは2の平方
根倍になっている。因に、第3の入力端子16を“H”
レベル,“L”レベルにした時の周波数特性を夫々図2
の鎖線、実線で示す。
根倍になっている。因に、第3の入力端子16を“H”
レベル,“L”レベルにした時の周波数特性を夫々図2
の鎖線、実線で示す。
【0013】図3は、図1の差動増幅回路を使った演算
増幅器の回路図である。即ち、第3のPチャネル電界効
果トランジスタ20と、第6のNチャネル電界効果トラ
ンジスタ21を新たに設け、第3のPチャネル電界効果
トランジスタ20は、ゲートを第2のNチャネル電界効
果トランジスタ2のドレインに接続した差動出力端子1
9に接続し、ドレインを出力端子23に接続し、ソース
を高電位電源線6に接続している。第6のNチャネル電
界効果トランジスタ21は、ドレインを前記出力端子2
3に接続し、ゲートを第4のNチャネル電界効果トラン
ジスタ10のドレインに接続し、ソースを低電位電源線
7に接続している。位相補償容量22は、一端を前記差
動出力端子19に接続し、他端を前記出力端子23に接
続している。
増幅器の回路図である。即ち、第3のPチャネル電界効
果トランジスタ20と、第6のNチャネル電界効果トラ
ンジスタ21を新たに設け、第3のPチャネル電界効果
トランジスタ20は、ゲートを第2のNチャネル電界効
果トランジスタ2のドレインに接続した差動出力端子1
9に接続し、ドレインを出力端子23に接続し、ソース
を高電位電源線6に接続している。第6のNチャネル電
界効果トランジスタ21は、ドレインを前記出力端子2
3に接続し、ゲートを第4のNチャネル電界効果トラン
ジスタ10のドレインに接続し、ソースを低電位電源線
7に接続している。位相補償容量22は、一端を前記差
動出力端子19に接続し、他端を前記出力端子23に接
続している。
【0014】図4は、本発明の演算増幅回路の回路図で
あり、図3に示した演算増幅器を演算増幅器24として
用いるとともに、誤差増幅器25及びコンパレータ26
を用いて構成している。演算増幅器24は、その第1の
入力端子8及び出力端子23を信号出力端子29に接続
し、第2の入力端子9を信号入力端子28に接続してい
る。又、誤差増幅器25の正相端子を前記信号端子28
に接続し、逆相端子を前記信号出力端子29に接続して
いる。コンパレータ26の逆相端子は前記誤差増幅器2
5の出力に接続し、正相端子は基準電圧源27に接続
し、出力端子は前記演算増幅器24の第3の入力端子1
6に接続している。ここで、前記誤差増幅器25は、正
相端子と逆相端子に入力される振幅出力が同じであると
きに前記基準電圧源27の電圧と同じ電圧を出力し、両
端子に入力される振幅出力に差が生じたときには前記基
準電圧源27の電圧より低い電圧が出力される構成とな
っている。
あり、図3に示した演算増幅器を演算増幅器24として
用いるとともに、誤差増幅器25及びコンパレータ26
を用いて構成している。演算増幅器24は、その第1の
入力端子8及び出力端子23を信号出力端子29に接続
し、第2の入力端子9を信号入力端子28に接続してい
る。又、誤差増幅器25の正相端子を前記信号端子28
に接続し、逆相端子を前記信号出力端子29に接続して
いる。コンパレータ26の逆相端子は前記誤差増幅器2
5の出力に接続し、正相端子は基準電圧源27に接続
し、出力端子は前記演算増幅器24の第3の入力端子1
6に接続している。ここで、前記誤差増幅器25は、正
相端子と逆相端子に入力される振幅出力が同じであると
きに前記基準電圧源27の電圧と同じ電圧を出力し、両
端子に入力される振幅出力に差が生じたときには前記基
準電圧源27の電圧より低い電圧が出力される構成とな
っている。
【0015】この回路では、演算増幅器24は信号バッ
ファを形成しており、誤差増幅器25は信号入力端子2
8と信号出力端子29の信号振幅差を増幅して電圧とし
て出力している。信号入力端子28に入力される信号が
速くなり、信号出力端子29との信号振幅差が大きくな
ると、誤差増幅器25の出力電圧が基準電圧源27の電
圧値より低くなり、コンパレータ26の出力が“H”レ
ベルになる。この結果、演算増幅器24に流れる電流を
大きくし、当該演算増幅器24の動作速度が速くなる。
なお、図示は省略したが、前記コンパレータ26の出力
側に、例えば、コンパレータ26が“H”を出力したと
きにその状態を保持し、システムリセットによりリセッ
トされるRSラッチ回路等を接続しておけば、前記した
コンパレータ26の出力“H”に伴う演算増幅器24へ
の電流制御を適正に行うことが可能になる。この実施例
では演算増幅器24の動作限界を検出できるという特徴
を有する。
ファを形成しており、誤差増幅器25は信号入力端子2
8と信号出力端子29の信号振幅差を増幅して電圧とし
て出力している。信号入力端子28に入力される信号が
速くなり、信号出力端子29との信号振幅差が大きくな
ると、誤差増幅器25の出力電圧が基準電圧源27の電
圧値より低くなり、コンパレータ26の出力が“H”レ
ベルになる。この結果、演算増幅器24に流れる電流を
大きくし、当該演算増幅器24の動作速度が速くなる。
なお、図示は省略したが、前記コンパレータ26の出力
側に、例えば、コンパレータ26が“H”を出力したと
きにその状態を保持し、システムリセットによりリセッ
トされるRSラッチ回路等を接続しておけば、前記した
コンパレータ26の出力“H”に伴う演算増幅器24へ
の電流制御を適正に行うことが可能になる。この実施例
では演算増幅器24の動作限界を検出できるという特徴
を有する。
【0016】
【発明の効果】以上説明したように本発明は、差動増幅
回路で構成される演算増幅回路の入出力誤差と基準値と
の比較に基づいて、差動増幅回路に流れる電流を切り替
えることにより、演算増幅回路の入力信号と出力信号と
の差が大きくなったときに、演算増幅回路の駆動能力を
上げて入力信号周波数に対する出力の歪を防止すること
ができる効果を奏する。
回路で構成される演算増幅回路の入出力誤差と基準値と
の比較に基づいて、差動増幅回路に流れる電流を切り替
えることにより、演算増幅回路の入力信号と出力信号と
の差が大きくなったときに、演算増幅回路の駆動能力を
上げて入力信号周波数に対する出力の歪を防止すること
ができる効果を奏する。
【図1】本発明にかかる差動増幅回路の回路図である。
【図2】図1の回路の周波数特性図である。
【図3】図1の差動増幅回路を用いた演算増幅器の回路
図である。
図である。
【図4】本発明の演算増幅回路のブロック回路図であ
る。
る。
【図5】従来の差動増幅回路の回路図である。
1 第1のNチャネル電界効果トランジスタ 2 第2のNチャネル電界効果トランジスタ 3 第1のPチャネル電界効果トランジスタ 4 第2のPチャネル電界効果トランジスタ 5 第3のNチャネル電界効果トランジスタ 6 高電位電源線 7 低電位電源線 10 第4のNチャネル電界効果トランジスタ 11 定電流源 12 第5のNチャネル電界効果トランジスタ 13 第1のアナログスイッチ 14 第2のアナログスイッチ。
Claims (3)
- 【請求項1】 差動増幅回路で構成される演算増幅回路
の入出力誤差と基準値との比較結果に基づいて、前記差
動増幅回路に流れる電流を切り替えることを特徴とする
演算増幅回路。 - 【請求項2】 前記切り替えを、前記入出力誤差が前記
基準値よりも大きいときに、前記差動増幅回路に流れる
電流を大きくし、前記入出力誤差が前記基準値よりも小
さいときに、前記差動増幅回路に流れる電流を小さくす
ることを特徴とする請求項1記載の演算増幅回路。 - 【請求項3】 差動増幅回路を含む演算増幅回路におい
て、前記演算増幅回路の入力信号と出力信号との信号振
幅差を検出し、前記信号振幅差を増幅して電圧として出
力する手段と、前記増幅後の電圧と所定の基準電圧とを
比較し、その比較結果から前記信号振幅差が大きくなっ
たときに前記差動増幅回路に流れる電流を大きくする手
段とを備え、前記演算増幅回路の高周波帯域での利得が
大きい周波数特性とすることを特徴とする演算増幅回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03023877A JP3123089B2 (ja) | 1991-01-25 | 1991-01-25 | 演算増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03023877A JP3123089B2 (ja) | 1991-01-25 | 1991-01-25 | 演算増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04250709A JPH04250709A (ja) | 1992-09-07 |
JP3123089B2 true JP3123089B2 (ja) | 2001-01-09 |
Family
ID=12122684
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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JP3338771B2 (ja) * | 1997-09-04 | 2002-10-28 | 山形日本電気株式会社 | 演算増幅器 |
JP4729982B2 (ja) * | 2005-05-31 | 2011-07-20 | セイコーエプソン株式会社 | 演算増幅器、駆動回路及び電気光学装置 |
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JPH04250709A (ja) | 1992-09-07 |
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