JP3123089B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JP3123089B2 JP3123089B2 JP03023877A JP2387791A JP3123089B2 JP 3123089 B2 JP3123089 B2 JP 3123089B2 JP 03023877 A JP03023877 A JP 03023877A JP 2387791 A JP2387791 A JP 2387791A JP 3123089 B2 JP3123089 B2 JP 3123089B2
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Description
【０００１】
【産業上の利用分野】本発明は差動増幅回路で構成され
る演算増幅回路に関し、特に半導体装置において実現さ
れる高周波帯域での利得が大きい周波数特性の演算増幅
回路に関する。
る演算増幅回路に関し、特に半導体装置において実現さ
れる高周波帯域での利得が大きい周波数特性の演算増幅
回路に関する。
【０００２】
【従来の技術】従来の差動増幅回路は、図５に示すよう
に第１乃至第４のＮチャネル電界効果トランジスタ３
０，３１，３４，３９と、第１及び第２のＰチャネル電
界効果トランジスタ３２，３３を主体に構成されてい
る。即ち、第１のＮチャネル電界効果トランジスタ３０
は、ドレインを第１のＰチャネル電界効果トランジスタ
３２のドレインに接続し、ゲートを第１の入力端子３５
に接続している。第２のＮチャネル電界効果トランジス
タ３１は、ドレインを第２のＰチャネル電界効果トラン
ジスタ３３のドレインに接続し、ゲートを第２の入力端
子３６に接続している。又、第１及び第２のＮチャネル
電界効果トランジスタ３０，３１の各ソースを第３のＮ
チャネル電界効果トランジスタ３４のドレインに接続し
ている。第３のＮチャネル電界効果トランジスタ３４
は、ゲートを第４のＮチャネル電界効果トランジスタ３
９のゲート及びドレインに接続し、ソースを低電位電源
線３８に接続している。又、第１及び第２のＰチャネル
電界効果トランジスタ３２，３３は、ゲートを相互に接
続した上で第１のＮチャネル電界効果トランジスタ３０
のドレインに接続し、かつ各ソースを高電位電源線３７
に接続している。第４のＮチャネル電界効果トランジス
タ３９は、ドレインを定電流源４０の一端に接続し、ソ
ースを前記低電位電源線３８に接続している。そして、
前記第２のＮチャネル電界効果トランジスタ３１のドレ
インには出力端子４１を接続している。負荷容量４２は
一端が前記出力端子４１に接続し、他端をＧＮＤに接続
している。
に第１乃至第４のＮチャネル電界効果トランジスタ３
０，３１，３４，３９と、第１及び第２のＰチャネル電
界効果トランジスタ３２，３３を主体に構成されてい
る。即ち、第１のＮチャネル電界効果トランジスタ３０
は、ドレインを第１のＰチャネル電界効果トランジスタ
３２のドレインに接続し、ゲートを第１の入力端子３５
に接続している。第２のＮチャネル電界効果トランジス
タ３１は、ドレインを第２のＰチャネル電界効果トラン
ジスタ３３のドレインに接続し、ゲートを第２の入力端
子３６に接続している。又、第１及び第２のＮチャネル
電界効果トランジスタ３０，３１の各ソースを第３のＮ
チャネル電界効果トランジスタ３４のドレインに接続し
ている。第３のＮチャネル電界効果トランジスタ３４
は、ゲートを第４のＮチャネル電界効果トランジスタ３
９のゲート及びドレインに接続し、ソースを低電位電源
線３８に接続している。又、第１及び第２のＰチャネル
電界効果トランジスタ３２，３３は、ゲートを相互に接
続した上で第１のＮチャネル電界効果トランジスタ３０
のドレインに接続し、かつ各ソースを高電位電源線３７
に接続している。第４のＮチャネル電界効果トランジス
タ３９は、ドレインを定電流源４０の一端に接続し、ソ
ースを前記低電位電源線３８に接続している。そして、
前記第２のＮチャネル電界効果トランジスタ３１のドレ
インには出力端子４１を接続している。負荷容量４２は
一端が前記出力端子４１に接続し、他端をＧＮＤに接続
している。
【０００３】次に、動作について説明する。Ｎチャネル
電界効果トランジスタは、飽和領域において、ドレイン
電流は数１で表せる。
電界効果トランジスタは、飽和領域において、ドレイン
電流は数１で表せる。
【数１】 同様にＰチャネル電界効果トランジスタについても、ド
レイン電流は数２で表せる。
レイン電流は数２で表せる。
【数２】 ここで、βN ，βP はトランジスタの製造プロセス，ゲ
ート長，トランジスタ幅によって決まるデバイス定数で
ある。λN ，λP はチャネル変調係数である。
ート長，トランジスタ幅によって決まるデバイス定数で
ある。λN ，λP はチャネル変調係数である。
【０００４】一方、図５の差動増幅回路の直流増幅率は
数３で表せられる。
数３で表せられる。
【数３】 ここで、前記第２のＮチャネル電界効果トランジスタ３
１の相互コンダクタンスをｇm1，チャネルコンダクタン
スをｇds1 ，第２のＰチャネル電界効果トランジスタ３
３のチャネルコンダクタンスをｇds2 とした。前記相互
コンダクタンスｇm2は、数１により数４で表される。
１の相互コンダクタンスをｇm1，チャネルコンダクタン
スをｇds1 ，第２のＰチャネル電界効果トランジスタ３
３のチャネルコンダクタンスをｇds2 とした。前記相互
コンダクタンスｇm2は、数１により数４で表される。
【数４】
【０００５】この数４より、前記負荷容量４２の容量を
ＣＬとすると、利得が１となる周波数と電流との関係は
数５のようになる。
ＣＬとすると、利得が１となる周波数と電流との関係は
数５のようになる。
【数５】
【０００６】
【発明が解決しようとする課題】この従来の差動増幅回
路は、回路に流れる電流が一定であるため、回路の動作
速度が限られている。このため、入力信号周波数が高く
なった場合に、出力が歪むことがあるという問題があ
る。本発明の目的は動作速度が遅いときに駆動能力を高
めることができる差動増幅回路で構成される演算増幅回
路を提供することにある。
路は、回路に流れる電流が一定であるため、回路の動作
速度が限られている。このため、入力信号周波数が高く
なった場合に、出力が歪むことがあるという問題があ
る。本発明の目的は動作速度が遅いときに駆動能力を高
めることができる差動増幅回路で構成される演算増幅回
路を提供することにある。
【０００７】
【課題を解決するための手段】本発明の演算増幅回路
は、差動増幅回路で構成される演算増幅回路の入出力誤
差と基準値との比較結果に基づいて、前記差動増幅回路
に流れる電流を切り替えることを特徴とする。ここで、
前記切り替えを、前記入出力誤差が前記基準値よりも大
きいときに、前記差動増幅回路に流れる電流を大きく
し、前記入出力誤差が前記基準値よりも小さいときに、
前記差動増幅回路に流れる電流を小さくする。すなわ
ち、本発明の演算回路の好ましい形態として、演算増幅
回路の入力信号と出力信号との信号振幅差を検出し、前
記信号振幅差を増幅して電圧として出力する手段と、前
記増幅後の電圧と所定の基準電圧とを比較し、その比較
結果から前記信号振幅差が大きくなったときに前記差動
増幅回路に流れる電流を大きくする手段とを備え、前記
演算増幅回路の高周波帯域での利得が大きい周波数特性
とする。
は、差動増幅回路で構成される演算増幅回路の入出力誤
差と基準値との比較結果に基づいて、前記差動増幅回路
に流れる電流を切り替えることを特徴とする。ここで、
前記切り替えを、前記入出力誤差が前記基準値よりも大
きいときに、前記差動増幅回路に流れる電流を大きく
し、前記入出力誤差が前記基準値よりも小さいときに、
前記差動増幅回路に流れる電流を小さくする。すなわ
ち、本発明の演算回路の好ましい形態として、演算増幅
回路の入力信号と出力信号との信号振幅差を検出し、前
記信号振幅差を増幅して電圧として出力する手段と、前
記増幅後の電圧と所定の基準電圧とを比較し、その比較
結果から前記信号振幅差が大きくなったときに前記差動
増幅回路に流れる電流を大きくする手段とを備え、前記
演算増幅回路の高周波帯域での利得が大きい周波数特性
とする。
【０００８】
【作用】本発明によれば、差動増幅回路で構成される演
算増幅回路の入出力誤差と基準値との比較に基づいて、
差動増幅回路に流れる電流を切り替えることにより、演
算増幅回路の入力信号と出力信号との差が大きくなった
ときに、演算増幅回路の駆動能力を上げて入力信号周波
数に対する出力の歪を防止することが可能になる。
算増幅回路の入出力誤差と基準値との比較に基づいて、
差動増幅回路に流れる電流を切り替えることにより、演
算増幅回路の入力信号と出力信号との差が大きくなった
ときに、演算増幅回路の駆動能力を上げて入力信号周波
数に対する出力の歪を防止することが可能になる。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明に用いられる差動増幅回路の回路図で
あり、第１乃至第５のＮチャネル電界効果トランジスタ
１，２，５，１０，１２と、第１及び第２のＰチャネル
電界効果トランジスタ３，４を主体に構成されている。
る。図１は本発明に用いられる差動増幅回路の回路図で
あり、第１乃至第５のＮチャネル電界効果トランジスタ
１，２，５，１０，１２と、第１及び第２のＰチャネル
電界効果トランジスタ３，４を主体に構成されている。
【００１０】第１のＮチャネル電界効果トランジスタ１
は、ドレインを第１のＰチャネル電界効果トランジスタ
３のドレインに接続し、ゲートを第１の入力端子８に接
続している。第２のＮチャネル電界効果トランジスタ２
は、ドレインを第２のＰチャネル電界効果トランジスタ
４のドレインに接続し、ゲートを第２の入力端子９に接
続している。又、このドレインには出力端子１７が接続
され、かつ負荷容量１８がＧＮＤとの間に接続される。
これら第１及び第２のＮチャネル電界効果トランジスタ
１，２はソースを相互に接続し、これらを第３及び第５
の各ドレインに接続している。第１及び第２のＰチャネ
ル電界効果トランジスタ３，４はゲートを相互に接続
し、かつ第１のＮチャネル電界効果トランジスタ１のド
レインに接続し、各ソースを高電位電源線６に接続して
いる。第３のＮチャネル電界効果トランジスタ５は、ゲ
ートを第４のＮチャネル電界効果トランジスタ１０のゲ
ート及びドレインに接続し、ソースを低電位電源線７に
接続している。第４のＮチャネル電界効果トランジスタ
１０は、ドレインを定電流源１１の一端に接続し、ソー
スを低電位電源線７に接続している。第５のＮチャネル
電界効果トランジスタ１２は、ソースを前記低電位電源
線７に接続し、ゲートを第１及び第２のアナログスイッ
チ１３，１４に接続している。
は、ドレインを第１のＰチャネル電界効果トランジスタ
３のドレインに接続し、ゲートを第１の入力端子８に接
続している。第２のＮチャネル電界効果トランジスタ２
は、ドレインを第２のＰチャネル電界効果トランジスタ
４のドレインに接続し、ゲートを第２の入力端子９に接
続している。又、このドレインには出力端子１７が接続
され、かつ負荷容量１８がＧＮＤとの間に接続される。
これら第１及び第２のＮチャネル電界効果トランジスタ
１，２はソースを相互に接続し、これらを第３及び第５
の各ドレインに接続している。第１及び第２のＰチャネ
ル電界効果トランジスタ３，４はゲートを相互に接続
し、かつ第１のＮチャネル電界効果トランジスタ１のド
レインに接続し、各ソースを高電位電源線６に接続して
いる。第３のＮチャネル電界効果トランジスタ５は、ゲ
ートを第４のＮチャネル電界効果トランジスタ１０のゲ
ート及びドレインに接続し、ソースを低電位電源線７に
接続している。第４のＮチャネル電界効果トランジスタ
１０は、ドレインを定電流源１１の一端に接続し、ソー
スを低電位電源線７に接続している。第５のＮチャネル
電界効果トランジスタ１２は、ソースを前記低電位電源
線７に接続し、ゲートを第１及び第２のアナログスイッ
チ１３，１４に接続している。
【００１１】第１のアナログスイッチ１３は、前記第５
のＮチャネル電界効果トランジスタ１２のゲートと低電
位電源線７との間に接続される。第２のアナログスイッ
チ１４は、前記第５のＮチャネル電界効果トランジスタ
１２のゲートと前記第４のＮチャネル電界効果トランジ
スタ１０のゲート（ドレイン）との間に接続している。
これら第１及び第２のアナログスイッチ１３，１４は、
制御信号が“Ｈ”レベルの時、オンとなるアナログスイ
ッチとして構成されている。そして、前記第１のアナロ
グスイッチ１３は、インバータ１５を通した第３の入力
端子１６からの信号により制御され、第２のアナログス
イッチ１４はこの第３の入力端子１６からの直接信号に
より制御される。
のＮチャネル電界効果トランジスタ１２のゲートと低電
位電源線７との間に接続される。第２のアナログスイッ
チ１４は、前記第５のＮチャネル電界効果トランジスタ
１２のゲートと前記第４のＮチャネル電界効果トランジ
スタ１０のゲート（ドレイン）との間に接続している。
これら第１及び第２のアナログスイッチ１３，１４は、
制御信号が“Ｈ”レベルの時、オンとなるアナログスイ
ッチとして構成されている。そして、前記第１のアナロ
グスイッチ１３は、インバータ１５を通した第３の入力
端子１６からの信号により制御され、第２のアナログス
イッチ１４はこの第３の入力端子１６からの直接信号に
より制御される。
【００１２】以上の回路において、第５のＮチャネル電
界効果トランジスタ１２のゲート長及びトランジスタ幅
は、第３のＮチャネル電界効果トランジスタ５のゲート
長，トランジスタ幅と同じであるとする。第３の入力端
子１６が“Ｌ”レベルである時、第５のＮチャネル電界
効果トランジスタ１２には電流が流れない。この時、第
３のＮチャネル電界効果トランジスタ５に流れる電流を
２Ｉとする。前記負荷容量１８の容量値をＣL とし、利
得が１となる周波数をｆULとする。次に、第３の入力端
子１６が“Ｈ”レベルである時、第５のＮチャネル電界
効果トランジスタ１２には２Ｉの電流が流れる。この時
の利得が１となる周波数をｆUHとすると、数６の関係が
成立する。
界効果トランジスタ１２のゲート長及びトランジスタ幅
は、第３のＮチャネル電界効果トランジスタ５のゲート
長，トランジスタ幅と同じであるとする。第３の入力端
子１６が“Ｌ”レベルである時、第５のＮチャネル電界
効果トランジスタ１２には電流が流れない。この時、第
３のＮチャネル電界効果トランジスタ５に流れる電流を
２Ｉとする。前記負荷容量１８の容量値をＣL とし、利
得が１となる周波数をｆULとする。次に、第３の入力端
子１６が“Ｈ”レベルである時、第５のＮチャネル電界
効果トランジスタ１２には２Ｉの電流が流れる。この時
の利得が１となる周波数をｆUHとすると、数６の関係が
成立する。
【数６】 この関係から、利得は下がっているが、ｆUHは２の平方
根倍になっている。因に、第３の入力端子１６を“Ｈ”
レベル，“Ｌ”レベルにした時の周波数特性を夫々図２
の鎖線、実線で示す。
根倍になっている。因に、第３の入力端子１６を“Ｈ”
レベル，“Ｌ”レベルにした時の周波数特性を夫々図２
の鎖線、実線で示す。
【００１３】図３は、図１の差動増幅回路を使った演算
増幅器の回路図である。即ち、第３のＰチャネル電界効
果トランジスタ２０と、第６のＮチャネル電界効果トラ
ンジスタ２１を新たに設け、第３のＰチャネル電界効果
トランジスタ２０は、ゲートを第２のＮチャネル電界効
果トランジスタ２のドレインに接続した差動出力端子１
９に接続し、ドレインを出力端子２３に接続し、ソース
を高電位電源線６に接続している。第６のＮチャネル電
界効果トランジスタ２１は、ドレインを前記出力端子２
３に接続し、ゲートを第４のＮチャネル電界効果トラン
ジスタ１０のドレインに接続し、ソースを低電位電源線
７に接続している。位相補償容量２２は、一端を前記差
動出力端子１９に接続し、他端を前記出力端子２３に接
続している。
増幅器の回路図である。即ち、第３のＰチャネル電界効
果トランジスタ２０と、第６のＮチャネル電界効果トラ
ンジスタ２１を新たに設け、第３のＰチャネル電界効果
トランジスタ２０は、ゲートを第２のＮチャネル電界効
果トランジスタ２のドレインに接続した差動出力端子１
９に接続し、ドレインを出力端子２３に接続し、ソース
を高電位電源線６に接続している。第６のＮチャネル電
界効果トランジスタ２１は、ドレインを前記出力端子２
３に接続し、ゲートを第４のＮチャネル電界効果トラン
ジスタ１０のドレインに接続し、ソースを低電位電源線
７に接続している。位相補償容量２２は、一端を前記差
動出力端子１９に接続し、他端を前記出力端子２３に接
続している。
【００１４】図４は、本発明の演算増幅回路の回路図で
あり、図３に示した演算増幅器を演算増幅器２４として
用いるとともに、誤差増幅器２５及びコンパレータ２６
を用いて構成している。演算増幅器２４は、その第１の
入力端子８及び出力端子２３を信号出力端子２９に接続
し、第２の入力端子９を信号入力端子２８に接続してい
る。又、誤差増幅器２５の正相端子を前記信号端子２８
に接続し、逆相端子を前記信号出力端子２９に接続して
いる。コンパレータ２６の逆相端子は前記誤差増幅器２
５の出力に接続し、正相端子は基準電圧源２７に接続
し、出力端子は前記演算増幅器２４の第３の入力端子１
６に接続している。ここで、前記誤差増幅器２５は、正
相端子と逆相端子に入力される振幅出力が同じであると
きに前記基準電圧源２７の電圧と同じ電圧を出力し、両
端子に入力される振幅出力に差が生じたときには前記基
準電圧源２７の電圧より低い電圧が出力される構成とな
っている。
あり、図３に示した演算増幅器を演算増幅器２４として
用いるとともに、誤差増幅器２５及びコンパレータ２６
を用いて構成している。演算増幅器２４は、その第１の
入力端子８及び出力端子２３を信号出力端子２９に接続
し、第２の入力端子９を信号入力端子２８に接続してい
る。又、誤差増幅器２５の正相端子を前記信号端子２８
に接続し、逆相端子を前記信号出力端子２９に接続して
いる。コンパレータ２６の逆相端子は前記誤差増幅器２
５の出力に接続し、正相端子は基準電圧源２７に接続
し、出力端子は前記演算増幅器２４の第３の入力端子１
６に接続している。ここで、前記誤差増幅器２５は、正
相端子と逆相端子に入力される振幅出力が同じであると
きに前記基準電圧源２７の電圧と同じ電圧を出力し、両
端子に入力される振幅出力に差が生じたときには前記基
準電圧源２７の電圧より低い電圧が出力される構成とな
っている。
【００１５】この回路では、演算増幅器２４は信号バッ
ファを形成しており、誤差増幅器２５は信号入力端子２
８と信号出力端子２９の信号振幅差を増幅して電圧とし
て出力している。信号入力端子２８に入力される信号が
速くなり、信号出力端子２９との信号振幅差が大きくな
ると、誤差増幅器２５の出力電圧が基準電圧源２７の電
圧値より低くなり、コンパレータ２６の出力が“Ｈ”レ
ベルになる。この結果、演算増幅器２４に流れる電流を
大きくし、当該演算増幅器２４の動作速度が速くなる。
なお、図示は省略したが、前記コンパレータ２６の出力
側に、例えば、コンパレータ２６が“Ｈ”を出力したと
きにその状態を保持し、システムリセットによりリセッ
トされるＲＳラッチ回路等を接続しておけば、前記した
コンパレータ２６の出力“Ｈ”に伴う演算増幅器２４へ
の電流制御を適正に行うことが可能になる。この実施例
では演算増幅器２４の動作限界を検出できるという特徴
を有する。
ファを形成しており、誤差増幅器２５は信号入力端子２
８と信号出力端子２９の信号振幅差を増幅して電圧とし
て出力している。信号入力端子２８に入力される信号が
速くなり、信号出力端子２９との信号振幅差が大きくな
ると、誤差増幅器２５の出力電圧が基準電圧源２７の電
圧値より低くなり、コンパレータ２６の出力が“Ｈ”レ
ベルになる。この結果、演算増幅器２４に流れる電流を
大きくし、当該演算増幅器２４の動作速度が速くなる。
なお、図示は省略したが、前記コンパレータ２６の出力
側に、例えば、コンパレータ２６が“Ｈ”を出力したと
きにその状態を保持し、システムリセットによりリセッ
トされるＲＳラッチ回路等を接続しておけば、前記した
コンパレータ２６の出力“Ｈ”に伴う演算増幅器２４へ
の電流制御を適正に行うことが可能になる。この実施例
では演算増幅器２４の動作限界を検出できるという特徴
を有する。
【００１６】
【発明の効果】以上説明したように本発明は、差動増幅
回路で構成される演算増幅回路の入出力誤差と基準値と
の比較に基づいて、差動増幅回路に流れる電流を切り替
えることにより、演算増幅回路の入力信号と出力信号と
の差が大きくなったときに、演算増幅回路の駆動能力を
上げて入力信号周波数に対する出力の歪を防止すること
ができる効果を奏する。
回路で構成される演算増幅回路の入出力誤差と基準値と
の比較に基づいて、差動増幅回路に流れる電流を切り替
えることにより、演算増幅回路の入力信号と出力信号と
の差が大きくなったときに、演算増幅回路の駆動能力を
上げて入力信号周波数に対する出力の歪を防止すること
ができる効果を奏する。
【図１】本発明にかかる差動増幅回路の回路図である。
【図２】図１の回路の周波数特性図である。
【図３】図１の差動増幅回路を用いた演算増幅器の回路
図である。
図である。
【図４】本発明の演算増幅回路のブロック回路図であ
る。
る。
【図５】従来の差動増幅回路の回路図である。
１ 第１のＮチャネル電界効果トランジスタ ２ 第２のＮチャネル電界効果トランジスタ ３ 第１のＰチャネル電界効果トランジスタ ４ 第２のＰチャネル電界効果トランジスタ ５ 第３のＮチャネル電界効果トランジスタ ６ 高電位電源線 ７ 低電位電源線 １０ 第４のＮチャネル電界効果トランジスタ １１ 定電流源 １２ 第５のＮチャネル電界効果トランジスタ １３ 第１のアナログスイッチ １４ 第２のアナログスイッチ。
Claims (3)
- 【請求項１】 差動増幅回路で構成される演算増幅回路
の入出力誤差と基準値との比較結果に基づいて、前記差
動増幅回路に流れる電流を切り替えることを特徴とする
演算増幅回路。 - 【請求項２】 前記切り替えを、前記入出力誤差が前記
基準値よりも大きいときに、前記差動増幅回路に流れる
電流を大きくし、前記入出力誤差が前記基準値よりも小
さいときに、前記差動増幅回路に流れる電流を小さくす
ることを特徴とする請求項１記載の演算増幅回路。 - 【請求項３】 差動増幅回路を含む演算増幅回路におい
て、前記演算増幅回路の入力信号と出力信号との信号振
幅差を検出し、前記信号振幅差を増幅して電圧として出
力する手段と、前記増幅後の電圧と所定の基準電圧とを
比較し、その比較結果から前記信号振幅差が大きくなっ
たときに前記差動増幅回路に流れる電流を大きくする手
段とを備え、前記演算増幅回路の高周波帯域での利得が
大きい周波数特性とすることを特徴とする演算増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03023877A JP3123089B2 (ja) | 1991-01-25 | 1991-01-25 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03023877A JP3123089B2 (ja) | 1991-01-25 | 1991-01-25 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04250709A JPH04250709A (ja) | 1992-09-07 |
| JP3123089B2 true JP3123089B2 (ja) | 2001-01-09 |
Family
ID=12122684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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