JP3113527B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JP3113527B2 JP3113527B2 JP06297348A JP29734894A JP3113527B2 JP 3113527 B2 JP3113527 B2 JP 3113527B2 JP 06297348 A JP06297348 A JP 06297348A JP 29734894 A JP29734894 A JP 29734894A JP 3113527 B2 JP3113527 B2 JP 3113527B2
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Description
【０００１】
【産業上の利用分野】本発明はオーバサンプルＡ／Ｄ変
換器に関するものであるものである。
換器に関するものであるものである。
【０００２】
【従来の技術】図７は、従来のオーバサンプルＡ／Ｄ変
換器（以下、単にＡ／Ｄ変換器という）５１の回路図で
ある。
換器（以下、単にＡ／Ｄ変換器という）５１の回路図で
ある。
【０００３】Ａ／Ｄ変換器５１に入力されたアナログ信
号Ａinは、ΔΣ（デルタ・シグマ）変調回路（ΣΔ変調
回路という場合もある）５２に入力される。ΔΣ変調回
路５２は、入力したアナログ信号Ａinの信号周波数の数
十〜数百倍のクロック信号φ 1 ，φ2 に基づいてサンプ
リングする。そして、ΔΣ変調回路５２は、そのサンプ
リングしたデータを１ビットに量子化したビット列デー
タを生成、ディジタルフィルタ５３へ出力するようにな
っている。
号Ａinは、ΔΣ（デルタ・シグマ）変調回路（ΣΔ変調
回路という場合もある）５２に入力される。ΔΣ変調回
路５２は、入力したアナログ信号Ａinの信号周波数の数
十〜数百倍のクロック信号φ 1 ，φ2 に基づいてサンプ
リングする。そして、ΔΣ変調回路５２は、そのサンプ
リングしたデータを１ビットに量子化したビット列デー
タを生成、ディジタルフィルタ５３へ出力するようにな
っている。
【０００４】ディジタルフィルタ５３はデシメーション
フィルタであって、コムフィルタ５４とＦＩＲフィルタ
５５とから構成され、入力したビット列データをデシメ
ーション（間引き）処理し、その処理結果をディジタル
データＤout として出力するようになっている。
フィルタであって、コムフィルタ５４とＦＩＲフィルタ
５５とから構成され、入力したビット列データをデシメ
ーション（間引き）処理し、その処理結果をディジタル
データＤout として出力するようになっている。
【０００５】図８に示すように、ΔΣ変調回路５２は、
スイッチト・キャパシタ積分回路（以下、単に積分回路
という）６１，６２を２段直列に接続した２次のΔΣ変
調回路である。ΔΣ変調回路５２に入力されたアナログ
信号Ａinは、クロック信号φ 1 ，φ2 に同期して動作す
る積分回路６１、６２により積分され、量子化回路６３
に入力される。
スイッチト・キャパシタ積分回路（以下、単に積分回路
という）６１，６２を２段直列に接続した２次のΔΣ変
調回路である。ΔΣ変調回路５２に入力されたアナログ
信号Ａinは、クロック信号φ 1 ，φ2 に同期して動作す
る積分回路６１、６２により積分され、量子化回路６３
に入力される。
【０００６】量子化回路６３は、コンパレータ６４とフ
リップフロップ回路６５とから構成され、そのコンパレ
ータ６４は、積分回路６１，６２を介して入力したアナ
ログ信号Ａinと接地電位（ＯＶ）とを比較し、正電圧又
は負電圧を出力する。フリップフロップ回路６５は、ク
ロック信号φ1 に基づいて、コンパレータ６４から出力
される正電圧を入力した場合には、「１」を、負電圧を
入力した場合には「０」を出力するようになっている。
リップフロップ回路６５とから構成され、そのコンパレ
ータ６４は、積分回路６１，６２を介して入力したアナ
ログ信号Ａinと接地電位（ＯＶ）とを比較し、正電圧又
は負電圧を出力する。フリップフロップ回路６５は、ク
ロック信号φ1 に基づいて、コンパレータ６４から出力
される正電圧を入力した場合には、「１」を、負電圧を
入力した場合には「０」を出力するようになっている。
【０００７】フリップフロップ回路６５から出力される
「１」又は「０」は、Ｄ／Ａ変換回路６６に入力され
る。Ｄ／Ａ変換回路６６は、フリップフロップ回路６５
から入力した「１」又は「０」に応じて、入力した基準
電圧Ｖref を積分回路６１，６２へフィードバックする
ようになっている。即ち、Ｄ／Ａ変換回路６６は、
「１」を入力した場合には負電圧−Ｖref を、「０」を
入力した場合には正電圧＋Ｖref を積分回路６１，６２
へフィードバックする。
「１」又は「０」は、Ｄ／Ａ変換回路６６に入力され
る。Ｄ／Ａ変換回路６６は、フリップフロップ回路６５
から入力した「１」又は「０」に応じて、入力した基準
電圧Ｖref を積分回路６１，６２へフィードバックする
ようになっている。即ち、Ｄ／Ａ変換回路６６は、
「１」を入力した場合には負電圧−Ｖref を、「０」を
入力した場合には正電圧＋Ｖref を積分回路６１，６２
へフィードバックする。
【０００８】積分回路６１，６２は、フィードバックさ
れた負電圧−Ｖref 又は正電圧＋Ｖref を、次にクロッ
ク信号φ1 ，φ2 に同期して入力したアナログ信号Ａin
に加算し、その加算した電圧を積分するようになってい
る。
れた負電圧−Ｖref 又は正電圧＋Ｖref を、次にクロッ
ク信号φ1 ，φ2 に同期して入力したアナログ信号Ａin
に加算し、その加算した電圧を積分するようになってい
る。
【０００９】即ち、ΔΣ変調回路５２は、クロック信号
φ1 ，φ2 に同期して動作し、入力したアナログ信号Ａ
inとフィードバックされた負電圧−Ｖref 又は正電圧＋
Ｖref との差分を積分する。そして、量子化回路６３
は、その積分結果を入力し、クロック信号φ1 に基づい
て、「１」又は「０」のビット列データＤb を出力する
ようになっている。
φ1 ，φ2 に同期して動作し、入力したアナログ信号Ａ
inとフィードバックされた負電圧−Ｖref 又は正電圧＋
Ｖref との差分を積分する。そして、量子化回路６３
は、その積分結果を入力し、クロック信号φ1 に基づい
て、「１」又は「０」のビット列データＤb を出力する
ようになっている。
【００１０】
【発明が解決しようとする課題】ところで、図８に示す
ΔΣ変調回路５２においては、許容範囲を越えた電圧の
アナログ信号Ａinが入力されたり、積分器の位相遅延に
よりフィードバックループが発振したりする場合があ
る。すると、ΔΣ変調回路５２は、出力されるビット列
データデータＤb が発散したりする不安定な状態にな
る。
ΔΣ変調回路５２においては、許容範囲を越えた電圧の
アナログ信号Ａinが入力されたり、積分器の位相遅延に
よりフィードバックループが発振したりする場合があ
る。すると、ΔΣ変調回路５２は、出力されるビット列
データデータＤb が発散したりする不安定な状態にな
る。
【００１１】ΔΣ変調回路５２が不安定な状態になる
と、そのΔΣ変調回路５２から出力されるビット列デー
タＤb は、連続した「１」又は「０」が多くなる。その
ため、ビット列データＤb の連続する「１」又は「０」
の数をカウントし、そのカウント値が所定の値以上の場
合にΔΣ変調回路５２が不安定状態にあると判断するこ
とが可能となる。そのため、ΔΣ変調回路５２には、不
安定状態を検出するためのカウンタ６７が設けられてい
る。
と、そのΔΣ変調回路５２から出力されるビット列デー
タＤb は、連続した「１」又は「０」が多くなる。その
ため、ビット列データＤb の連続する「１」又は「０」
の数をカウントし、そのカウント値が所定の値以上の場
合にΔΣ変調回路５２が不安定状態にあると判断するこ
とが可能となる。そのため、ΔΣ変調回路５２には、不
安定状態を検出するためのカウンタ６７が設けられてい
る。
【００１２】カウンタ６７は、ΔΣ変調回路５２から出
力されるビット列データＤb を入力し、そのビット列デ
ータＤb の連続する「１」又は「０」の数をカウントす
る。そして、そのカウント値が所定の値以上になると、
カウンタ６７は、Ｈレベルのリセット信号RST を各積分
回路６１，６２へ出力する。
力されるビット列データＤb を入力し、そのビット列デ
ータＤb の連続する「１」又は「０」の数をカウントす
る。そして、そのカウント値が所定の値以上になると、
カウンタ６７は、Ｈレベルのリセット信号RST を各積分
回路６１，６２へ出力する。
【００１３】各積分回路６１，６２の積分容量Ｃi に
は、それぞれアナログスイッチ６８，６９（図では、Ｎ
チャネルＭＯＳトランジスタで示しているが、実際には
双方向のＣＭＯＳトランジスタである）が並列に接続さ
れ、そのアナログスイッチ６８，６９のゲート端子には
カウンタ６７からのリセット信号が入力される。そし
て、アナログスイッチ６８，６９は、Ｈレベルのリセッ
ト信号を入力すると、それぞれ並列に接続された積分容
量Ｃi の両端を短絡する。すると、積分回路６１，６２
はリセットされるので、ΔΣ変調回路５２が安定した動
作状態に復帰することができるようになっている。
は、それぞれアナログスイッチ６８，６９（図では、Ｎ
チャネルＭＯＳトランジスタで示しているが、実際には
双方向のＣＭＯＳトランジスタである）が並列に接続さ
れ、そのアナログスイッチ６８，６９のゲート端子には
カウンタ６７からのリセット信号が入力される。そし
て、アナログスイッチ６８，６９は、Ｈレベルのリセッ
ト信号を入力すると、それぞれ並列に接続された積分容
量Ｃi の両端を短絡する。すると、積分回路６１，６２
はリセットされるので、ΔΣ変調回路５２が安定した動
作状態に復帰することができるようになっている。
【００１４】しかしながら、不安定状態を検出するため
のカウンタ６７を設ける分、ΔΣ変調回路５２の回路構
成が複雑になり、Ａ／Ｄ変換器５１の回路規模が大きく
なるという問題があった。特に、カウンタ６７のビット
数が多くなると、回路規模が大幅に増大し、集積化に際
に障害となる。
のカウンタ６７を設ける分、ΔΣ変調回路５２の回路構
成が複雑になり、Ａ／Ｄ変換器５１の回路規模が大きく
なるという問題があった。特に、カウンタ６７のビット
数が多くなると、回路規模が大幅に増大し、集積化に際
に障害となる。
【００１５】本発明は上記問題点を解決するためになさ
れたものであって、簡単な構成でΔΣ変調回路をリセッ
トすることができるＡ／Ｄ変換器を提供することを目的
とする。
れたものであって、簡単な構成でΔΣ変調回路をリセッ
トすることができるＡ／Ｄ変換器を提供することを目的
とする。
【００１６】
【課題を解決するための手段】請求項１に記載の発明
は、連続的に変化するアナログ信号を、そのアナログ信
号の周波数より高い周波数に従って量子化し、その量子
化した値に対応するビット列データを生成するΔΣ変調
回路と、前記ΔΣ変調回路から出力されるビット列デー
タの高周波数成分のレベルを低減し、複数ビットのディ
ジタルデータに変換して出力するディジタルフィルタ
と、前記ディジタルフィルタから出力されるディジタル
データが所定の範囲内にあるか否かを判断し、その判断
結果に応じてリセット信号を発生するリセット信号生成
回路と、を備え、前記ΔΣ変調回路は、前記リセット信
号生成回路から出力されるリセット信号に応答して初期
設定されることを要旨とする。
は、連続的に変化するアナログ信号を、そのアナログ信
号の周波数より高い周波数に従って量子化し、その量子
化した値に対応するビット列データを生成するΔΣ変調
回路と、前記ΔΣ変調回路から出力されるビット列デー
タの高周波数成分のレベルを低減し、複数ビットのディ
ジタルデータに変換して出力するディジタルフィルタ
と、前記ディジタルフィルタから出力されるディジタル
データが所定の範囲内にあるか否かを判断し、その判断
結果に応じてリセット信号を発生するリセット信号生成
回路と、を備え、前記ΔΣ変調回路は、前記リセット信
号生成回路から出力されるリセット信号に応答して初期
設定されることを要旨とする。
【００１７】請求項２に記載の発明は、請求項１に記載
のＡ／Ｄ変換器において、前記リセット信号生成回路
は、前記ディジタルフィルタから出力されるディジタル
データの許容範囲に対応する設定値が格納され、この設
定値と前記ディジタルデータとを比較するディジタルコ
ンパレータと、前記ディジタルコンパレータの比較結果
に基づいてリセット信号を生成するオア回路と、よりな
ることを要旨とする。
のＡ／Ｄ変換器において、前記リセット信号生成回路
は、前記ディジタルフィルタから出力されるディジタル
データの許容範囲に対応する設定値が格納され、この設
定値と前記ディジタルデータとを比較するディジタルコ
ンパレータと、前記ディジタルコンパレータの比較結果
に基づいてリセット信号を生成するオア回路と、よりな
ることを要旨とする。
【００１８】請求項３に記載の発明は、請求項１に記載
のＡ／Ｄ変換器において、前記リセット信号生成回路
は、前記ディジタルフィルタから出力されるディジタル
データを構成する複数ビットの排他的論理和に基づいて
リセット信号を生成する排他的論理和回路であることを
要旨とする。
のＡ／Ｄ変換器において、前記リセット信号生成回路
は、前記ディジタルフィルタから出力されるディジタル
データを構成する複数ビットの排他的論理和に基づいて
リセット信号を生成する排他的論理和回路であることを
要旨とする。
【００１９】請求項４に記載の発明は、請求項１乃至３
の内の１項に記載のＡ／Ｄ変換器において、前記ΔΣ変
調回路は、クロック信号に同期してアナログ信号を積分
する積分回路を含み、この積分回路が前記リセット信号
生成回路から出力されるリセット信号に応答してリセッ
トされることを要旨とする。
の内の１項に記載のＡ／Ｄ変換器において、前記ΔΣ変
調回路は、クロック信号に同期してアナログ信号を積分
する積分回路を含み、この積分回路が前記リセット信号
生成回路から出力されるリセット信号に応答してリセッ
トされることを要旨とする。
【００２０】
【作用】従って、請求項１に記載の発明によれば、ΔΣ
変調回路には、連続的に変化するアナログ信号が入力さ
れ、そのアナログ信号は周波数より高い周波数に従って
量子化され、その量子化された値に対応するビット列デ
ータが生成される。ディジタルフィルタには、ΔΣ変調
回路から出力されるビット列データが入力され、高周波
数成分のレベルが低減され、複数ビットのディジタルデ
ータに変換されて出力される。リセット信号生成回路に
は、ディジタルフィルタから出力されるディジタルデー
タが入力され、そのディジタルデータが所定の範囲内に
あるか否かが判断され、その判断結果に応じてリセット
信号が発生される。そして、ΔΣ変調回路は、リセット
信号生成回路から出力されるリセット信号に応答して初
期設定される。
変調回路には、連続的に変化するアナログ信号が入力さ
れ、そのアナログ信号は周波数より高い周波数に従って
量子化され、その量子化された値に対応するビット列デ
ータが生成される。ディジタルフィルタには、ΔΣ変調
回路から出力されるビット列データが入力され、高周波
数成分のレベルが低減され、複数ビットのディジタルデ
ータに変換されて出力される。リセット信号生成回路に
は、ディジタルフィルタから出力されるディジタルデー
タが入力され、そのディジタルデータが所定の範囲内に
あるか否かが判断され、その判断結果に応じてリセット
信号が発生される。そして、ΔΣ変調回路は、リセット
信号生成回路から出力されるリセット信号に応答して初
期設定される。
【００２１】請求項２に記載の発明によれば、リセット
信号生成回路は、ディジタルコンパレータとオア回路と
から構成される。ディジタルコンパレータには、ディジ
タルフィルタから出力されるディジタルデータの許容範
囲に対応する設定値が格納され、この設定値とディジタ
ルデータとが比較される。オア回路には、ディジタルコ
ンパレータの比較結果が入力され、その比較結果に基づ
いてリセット信号が生成される。
信号生成回路は、ディジタルコンパレータとオア回路と
から構成される。ディジタルコンパレータには、ディジ
タルフィルタから出力されるディジタルデータの許容範
囲に対応する設定値が格納され、この設定値とディジタ
ルデータとが比較される。オア回路には、ディジタルコ
ンパレータの比較結果が入力され、その比較結果に基づ
いてリセット信号が生成される。
【００２２】請求項３に記載の発明によれば、リセット
信号生成回路は排他的論理和回路であって、ディジタル
フィルタから出力されるディジタルデータを構成する複
数ビットの排他的論理和に基づいてリセット信号が生成
される。
信号生成回路は排他的論理和回路であって、ディジタル
フィルタから出力されるディジタルデータを構成する複
数ビットの排他的論理和に基づいてリセット信号が生成
される。
【００２３】請求項４に記載の発明によれば、ΔΣ変調
回路には、クロック信号に同期してアナログ信号を積分
する積分回路が含まれ、この積分回路がリセット信号生
成回路から出力されるリセット信号に応答してリセット
される。
回路には、クロック信号に同期してアナログ信号を積分
する積分回路が含まれ、この積分回路がリセット信号生
成回路から出力されるリセット信号に応答してリセット
される。
【００２４】
【実施例】以下、本発明を具体化した一実施例のオーバ
サンプルＡ／Ｄ変換器を図１〜図５に従って説明する。
サンプルＡ／Ｄ変換器を図１〜図５に従って説明する。
【００２５】図１に示すように、オーバサンプルＡ／Ｄ
変換器１は、入力回路２、ΔΣ変調回路３、コムフィル
タ４、ＦＩＲ（Finite Impulse Response ）フィルタ
５、リセット信号生成回路６により構成されている。
変換器１は、入力回路２、ΔΣ変調回路３、コムフィル
タ４、ＦＩＲ（Finite Impulse Response ）フィルタ
５、リセット信号生成回路６により構成されている。
【００２６】入力回路２は、外部からシステムクロック
信号CLK を入力し、そのシステムクロック信号CLK に基
づいて所定の周波数のクロック信号φ1 ，φ2 を生成
し、出力するようになっている。クロック信号φ1 ，φ
2 は、所定のタイミングで交互にＨレベルとなるパルス
信号である。即ち、あるタイミングのとき、クロック信
号φ1 はＨレベル、クロック信号φ2 はＬレベルとなっ
ている。そして、次のタイミングでは、クロック信号φ
1 はＬレベル、クロック信号φ2 はＨレベルとなるよう
に生成される。
信号CLK を入力し、そのシステムクロック信号CLK に基
づいて所定の周波数のクロック信号φ1 ，φ2 を生成
し、出力するようになっている。クロック信号φ1 ，φ
2 は、所定のタイミングで交互にＨレベルとなるパルス
信号である。即ち、あるタイミングのとき、クロック信
号φ1 はＨレベル、クロック信号φ2 はＬレベルとなっ
ている。そして、次のタイミングでは、クロック信号φ
1 はＬレベル、クロック信号φ2 はＨレベルとなるよう
に生成される。
【００２７】ΔΣ変調回路３は、Ａ／Ｄ変換器１の外部
からアナログ信号Ａinを入力している。また、ΔΣ変調
回路３は、入力回路２からクロック信号φ1 ，φ2 を入
力している。ΔΣ変調回路３は２次のΔΣ変調回路であ
って、図２に示すように、積分回路１１，１２、量子化
回路１３、Ｄ／Ａ変換回路１４により構成されている。
からアナログ信号Ａinを入力している。また、ΔΣ変調
回路３は、入力回路２からクロック信号φ1 ，φ2 を入
力している。ΔΣ変調回路３は２次のΔΣ変調回路であ
って、図２に示すように、積分回路１１，１２、量子化
回路１３、Ｄ／Ａ変換回路１４により構成されている。
【００２８】積分回路１１，１２はスイッチトキャパシ
タ積分回路であって、それぞれサンプリング容量Ｃs 、
オペアンプＯＰ、積分容量Ｃi 、アナログスイッチSW1
〜SW4 により構成されている。
タ積分回路であって、それぞれサンプリング容量Ｃs 、
オペアンプＯＰ、積分容量Ｃi 、アナログスイッチSW1
〜SW4 により構成されている。
【００２９】アナログスイッチSW2 ，SW3 にはクロック
信号φ1 が入力され、アナログスイッチSW1 ，SW4 には
クロック信号φ2 が入力されている。これらのアナログ
スイッチSW1 〜SW4 は、図面上ではＮチャネルＭＯＳト
ランジスタで示しているが、実際には、双方向のＣＭＯ
Ｓトランジスタで構成されている。そして、クロック信
号φ1 ，φ2 に基づいてアナログスイッチSW2 ，SW3 と
アナログスイッチSW1，SW4 とが交互にオン・オフ制御
されるようになっている。クロック信号φ1 ，φ2 は、
アナログスイッチSW1 ，SW2 あるいはアナログスイッチ
SW3 ，SW4 を同時にオンさせることのないようにその位
相が設定されている。
信号φ1 が入力され、アナログスイッチSW1 ，SW4 には
クロック信号φ2 が入力されている。これらのアナログ
スイッチSW1 〜SW4 は、図面上ではＮチャネルＭＯＳト
ランジスタで示しているが、実際には、双方向のＣＭＯ
Ｓトランジスタで構成されている。そして、クロック信
号φ1 ，φ2 に基づいてアナログスイッチSW2 ，SW3 と
アナログスイッチSW1，SW4 とが交互にオン・オフ制御
されるようになっている。クロック信号φ1 ，φ2 は、
アナログスイッチSW1 ，SW2 あるいはアナログスイッチ
SW3 ，SW4 を同時にオンさせることのないようにその位
相が設定されている。
【００３０】そして、クロック信号φ2 に基づいてアナ
ログスイッチSW1 ，SW4 がオンに制御されると、サンプ
リング容量Ｃs には、外部から入力されたアナログ信号
Ａinに応じた電荷が蓄積される。そして、次にクロック
信号φ1 に基づいてアナログスイッチSW2 ，SW3 がオン
に制御されると、サンプリング容量Ｃs に蓄積された電
荷は積分容量Ｃi に伝達され、オペアンプＯＰと積分容
量Ｃi とにより積分され、次段の積分回路１２へ出力さ
れる。
ログスイッチSW1 ，SW4 がオンに制御されると、サンプ
リング容量Ｃs には、外部から入力されたアナログ信号
Ａinに応じた電荷が蓄積される。そして、次にクロック
信号φ1 に基づいてアナログスイッチSW2 ，SW3 がオン
に制御されると、サンプリング容量Ｃs に蓄積された電
荷は積分容量Ｃi に伝達され、オペアンプＯＰと積分容
量Ｃi とにより積分され、次段の積分回路１２へ出力さ
れる。
【００３１】積分回路１２は、前段の積分回路１１と同
様にクロック信号φ1 ，φ2 に基づいて動作し、前段の
積分回路１１から入力した信号を積分し出力するように
なっている。
様にクロック信号φ1 ，φ2 に基づいて動作し、前段の
積分回路１１から入力した信号を積分し出力するように
なっている。
【００３２】即ち、積分回路１１，１２はクロック信号
φ1 ，φ2 に同期して動作する。クロック信号φ1 に基
づいて、積分回路１１はアナログ信号Ａinに応じた電荷
を、次段の積分回路１２は前段の積分回路１１からの出
力に応じた電荷を入力する。そして、積分回路１１，１
２は、入力したアナログ信号Ａinをサンプリングして積
分し、その積分結果を量子化回路１３へ出力するように
なっている。
φ1 ，φ2 に同期して動作する。クロック信号φ1 に基
づいて、積分回路１１はアナログ信号Ａinに応じた電荷
を、次段の積分回路１２は前段の積分回路１１からの出
力に応じた電荷を入力する。そして、積分回路１１，１
２は、入力したアナログ信号Ａinをサンプリングして積
分し、その積分結果を量子化回路１３へ出力するように
なっている。
【００３３】量子化回路１３は、コンパレータＣＰとフ
リップフロップ回路FF1 とから構成されている。量子化
回路１３は、積分回路１１，１２の積分結果を１ビット
のディジタルデータに変換し、ビット列データＤb とし
て出力するようになっている。即ち、積分回路１２の積
分結果はコンパレータＣＰに入力され、そのコンパレー
タＣＰにより接地電位（０Ｖ）と比較される。その比較
結果は、クロック信号φ1 に同期してフリップフロップ
回路FF1 に入力される。フリップフロップ回路FF1 は、
クロック信号φ1 に基づいて入力した比較結果が正電圧
の場合には「１」、負電圧の場合には「０」を出力する
ようになっている。
リップフロップ回路FF1 とから構成されている。量子化
回路１３は、積分回路１１，１２の積分結果を１ビット
のディジタルデータに変換し、ビット列データＤb とし
て出力するようになっている。即ち、積分回路１２の積
分結果はコンパレータＣＰに入力され、そのコンパレー
タＣＰにより接地電位（０Ｖ）と比較される。その比較
結果は、クロック信号φ1 に同期してフリップフロップ
回路FF1 に入力される。フリップフロップ回路FF1 は、
クロック信号φ1 に基づいて入力した比較結果が正電圧
の場合には「１」、負電圧の場合には「０」を出力する
ようになっている。
【００３４】Ｄ／Ａ変換回路１４は、インバータ回路IN
V 、アナログスイッチSW11〜SW16、フィードバック容量
Ｃb1，Ｃb2により構成されている。アナログスイッチSW
11〜SW16はアナログスイッチSW1 〜SW4 と同様に形成さ
れた双方向のアナログスイッチであって、アナログスイ
ッチSW11にはフリップフロップ回路FF1 から出力される
ビット列データＤb が直接入力され、アナログスイッチ
SW12にはインバータ回路INV を介して反転されたビット
列データＤb が入力される。即ち、ビット列データＤb
の「０」又は「１」に応じてアナログスイッチSW11，SW
12がオン・オフ制御されるようになっている。そして、
アナログスイッチSW11，SW12は、フィードバック容量Ｃ
b1，Ｃb2を介して積分回路１１，１２に接続されてい
る。
V 、アナログスイッチSW11〜SW16、フィードバック容量
Ｃb1，Ｃb2により構成されている。アナログスイッチSW
11〜SW16はアナログスイッチSW1 〜SW4 と同様に形成さ
れた双方向のアナログスイッチであって、アナログスイ
ッチSW11にはフリップフロップ回路FF1 から出力される
ビット列データＤb が直接入力され、アナログスイッチ
SW12にはインバータ回路INV を介して反転されたビット
列データＤb が入力される。即ち、ビット列データＤb
の「０」又は「１」に応じてアナログスイッチSW11，SW
12がオン・オフ制御されるようになっている。そして、
アナログスイッチSW11，SW12は、フィードバック容量Ｃ
b1，Ｃb2を介して積分回路１１，１２に接続されてい
る。
【００３５】アナログスイッチSW13〜SW16は、アナログ
スイッチSW1 〜SW4 と同様に形成された双方向のアナロ
グスイッチであって、アナログスイッチSW13，SW16には
クロック信号φ1 が入力され、アナログスイッチSW14，
SW15にはクロック信号φ2 が入力される。そして、クロ
ック信号φ1 ，φ2 に基づいてアナログスイッチSW13，
SW16とアナログスイッチSW14，SW15とが交互にオン・オ
フ制御されるようになっている。
スイッチSW1 〜SW4 と同様に形成された双方向のアナロ
グスイッチであって、アナログスイッチSW13，SW16には
クロック信号φ1 が入力され、アナログスイッチSW14，
SW15にはクロック信号φ2 が入力される。そして、クロ
ック信号φ1 ，φ2 に基づいてアナログスイッチSW13，
SW16とアナログスイッチSW14，SW15とが交互にオン・オ
フ制御されるようになっている。
【００３６】ビット列データＤb が「０」の場合、アナ
ログスイッチSW12はオン、アナログスイッチSW11はオフ
に制御される。このとき、クロック信号φ2 に基づいて
アナログスイッチSW15がオンに制御されると、フィード
バック容量Ｃb1，Ｃb2には基準電圧Ｖref に応じた電荷
が蓄積される。尚、基準電圧Ｖref は、予め設定された
電圧であって、Ａ／Ｄ変換器１の外部から供給されてい
る。
ログスイッチSW12はオン、アナログスイッチSW11はオフ
に制御される。このとき、クロック信号φ2 に基づいて
アナログスイッチSW15がオンに制御されると、フィード
バック容量Ｃb1，Ｃb2には基準電圧Ｖref に応じた電荷
が蓄積される。尚、基準電圧Ｖref は、予め設定された
電圧であって、Ａ／Ｄ変換器１の外部から供給されてい
る。
【００３７】次に、クロック信号φ1 に基づいてアナロ
グスイッチSW16がオンに制御されると、フィードバック
容量Ｃb1，Ｃb2に蓄積された電荷は積分回路１１，１２
へ送られる。前記したように、クロック信号φ1 に基づ
いて、積分回路１１はアナログ信号Ａinに応じた電荷
を、次段の積分回路１２は前段の積分回路１１からの出
力に応じた電荷を入力している。従って、ビット列デー
タＤb が「０」の場合、各積分回路１１，１２は、フィ
ードバック容量Ｃb1，Ｃb2に蓄積された基準電圧Ｖref
に応じた電荷を加算して入力するようになっている。
グスイッチSW16がオンに制御されると、フィードバック
容量Ｃb1，Ｃb2に蓄積された電荷は積分回路１１，１２
へ送られる。前記したように、クロック信号φ1 に基づ
いて、積分回路１１はアナログ信号Ａinに応じた電荷
を、次段の積分回路１２は前段の積分回路１１からの出
力に応じた電荷を入力している。従って、ビット列デー
タＤb が「０」の場合、各積分回路１１，１２は、フィ
ードバック容量Ｃb1，Ｃb2に蓄積された基準電圧Ｖref
に応じた電荷を加算して入力するようになっている。
【００３８】ビット列データＤb が「１」の場合、アナ
ログスイッチSW12はオフ、アナログスイッチSW11はオン
に制御される。このとき、クロック信号φ2 に基づいて
アナログスイッチSW14がオンに制御されると、フィード
バック容量Ｃb1，Ｃb2に蓄えられた電荷はアナログスイ
ッチSW14を介して放電される。次に、クロック信号φ 1
に基づいてアナログスイッチSW13がオンに制御される
と、フィードバック容量Ｃb1，Ｃb2には基準電圧Ｖref
に応じた電荷が蓄積される。すると、積分回路１１，１
２から基準電圧Ｖref に応じた電荷が引き抜かれる。
ログスイッチSW12はオフ、アナログスイッチSW11はオン
に制御される。このとき、クロック信号φ2 に基づいて
アナログスイッチSW14がオンに制御されると、フィード
バック容量Ｃb1，Ｃb2に蓄えられた電荷はアナログスイ
ッチSW14を介して放電される。次に、クロック信号φ 1
に基づいてアナログスイッチSW13がオンに制御される
と、フィードバック容量Ｃb1，Ｃb2には基準電圧Ｖref
に応じた電荷が蓄積される。すると、積分回路１１，１
２から基準電圧Ｖref に応じた電荷が引き抜かれる。
【００３９】即ち、Ｄ／Ａ変換回路１４は、ビット列デ
ータＤb が「０」の場合には基準電圧Ｖref を、ビット
列データＤb が「１」の場合には反転した基準電圧−Ｖ
refを積分回路１１，１２へ出力する。そして、積分回
路１１，１２は、アナログ信号Ａin，前段の積分結果に
対して、Ｄ／Ａ変換回路１４から出力される基準電圧Ｖ
ref 又は反転した基準電圧−Ｖref を加算し、その加算
結果を積分するようになっている。その加算結果は、積
分回路１１，１２により積分され、量子化回路１３を介
して１ビットのビット列データＤb として出力される。
ータＤb が「０」の場合には基準電圧Ｖref を、ビット
列データＤb が「１」の場合には反転した基準電圧−Ｖ
refを積分回路１１，１２へ出力する。そして、積分回
路１１，１２は、アナログ信号Ａin，前段の積分結果に
対して、Ｄ／Ａ変換回路１４から出力される基準電圧Ｖ
ref 又は反転した基準電圧−Ｖref を加算し、その加算
結果を積分するようになっている。その加算結果は、積
分回路１１，１２により積分され、量子化回路１３を介
して１ビットのビット列データＤb として出力される。
【００４０】また、図１に示すように、ΔΣ変調回路３
は、リセット信号生成回路６から出力されるリセット信
号RST を入力している。図２に示すように、ΔΣ変調回
路３の積分回路１１，１２には、それぞれリセット用の
アナログスイッチSW21，SW22が設けられている。アナロ
グスイッチSW21，SW22はＮＭＯＳトランジスタであっ
て、そのソース端子とドレイン端子は、積分容量Ｃi の
両端子にそれぞれ接続され、ゲート端子は、フリップフ
ロップ回路FF2 に接続されている。フリップフロップ回
路FF2 は、クロック信号φ1 に基づいてリセット信号RS
T を入力している。即ち、クロック信号φ1 に基づいて
Ｈレベルのリセット信号RST を入力すると、各アナログ
スイッチSW21，SW22はオンとなり各積分回路１１，１２
の積分容量Ｃi の両端子をそれぞれ短絡させる。する
と、積分容量Ｃi に蓄積された電荷が放電され、積分回
路１１，１２はリセットするようになっている。
は、リセット信号生成回路６から出力されるリセット信
号RST を入力している。図２に示すように、ΔΣ変調回
路３の積分回路１１，１２には、それぞれリセット用の
アナログスイッチSW21，SW22が設けられている。アナロ
グスイッチSW21，SW22はＮＭＯＳトランジスタであっ
て、そのソース端子とドレイン端子は、積分容量Ｃi の
両端子にそれぞれ接続され、ゲート端子は、フリップフ
ロップ回路FF2 に接続されている。フリップフロップ回
路FF2 は、クロック信号φ1 に基づいてリセット信号RS
T を入力している。即ち、クロック信号φ1 に基づいて
Ｈレベルのリセット信号RST を入力すると、各アナログ
スイッチSW21，SW22はオンとなり各積分回路１１，１２
の積分容量Ｃi の両端子をそれぞれ短絡させる。する
と、積分容量Ｃi に蓄積された電荷が放電され、積分回
路１１，１２はリセットするようになっている。
【００４１】図１に示すように、コムフィルタ４は、Δ
Σ変調回路３に接続され、ビット列データＤb を入力し
ている。コムフィルタ４はＬＰＦであって、図３に示す
ように、２次のΔΣ変調回路３に対応して３段の微分回
路２１〜２３と積分回路２４〜２６とから構成されてい
る。
Σ変調回路３に接続され、ビット列データＤb を入力し
ている。コムフィルタ４はＬＰＦであって、図３に示す
ように、２次のΔΣ変調回路３に対応して３段の微分回
路２１〜２３と積分回路２４〜２６とから構成されてい
る。
【００４２】微分回路２１〜２３は、遅延回路２７と減
算回路２８とによりそれぞれ構成されている。遅延回路
２７は、入力したデータを所定のサンプル数（本実施例
では、１６サンプル）遅延させて減算回路２８へ出力す
る。減算回路２８は、入力したデータから遅延回路２７
を介して入力した１６サンプル前のデータを減算し、そ
の減算結果を出力するようになっている。
算回路２８とによりそれぞれ構成されている。遅延回路
２７は、入力したデータを所定のサンプル数（本実施例
では、１６サンプル）遅延させて減算回路２８へ出力す
る。減算回路２８は、入力したデータから遅延回路２７
を介して入力した１６サンプル前のデータを減算し、そ
の減算結果を出力するようになっている。
【００４３】積分回路２４〜２６は、遅延回路２９と加
算回路３０とによりそれぞれ構成されている。遅延回路
２９は、入力したデータを所定のサンプル数（本実施例
では、１サンプル）遅延させて加算回路３０へ出力す
る。加算回路３０は、入力したデータに対して、遅延回
路２９を介して入力したデータを加算し、その加算結果
を出力するようになっている。
算回路３０とによりそれぞれ構成されている。遅延回路
２９は、入力したデータを所定のサンプル数（本実施例
では、１サンプル）遅延させて加算回路３０へ出力す
る。加算回路３０は、入力したデータに対して、遅延回
路２９を介して入力したデータを加算し、その加算結果
を出力するようになっている。
【００４４】上記した構成により、コムフィルタ４は、
入力したビット列データの低周波数成分のみを通過さ
せ、高周波数成分をカットする。そして、コムフィルタ
４は、その低周波数成分を複数のビット数（例えば、２
０ビット）のディジタルデータＤd に変換し出力するよ
うになっている。
入力したビット列データの低周波数成分のみを通過さ
せ、高周波数成分をカットする。そして、コムフィルタ
４は、その低周波数成分を複数のビット数（例えば、２
０ビット）のディジタルデータＤd に変換し出力するよ
うになっている。
【００４５】一般に、ΔΣ変調回路３から出力されるビ
ット列データＤb に含まれる量子化雑音は、そのビット
列データＤb の高い周波数に偏って存在する。そのた
め、ビット列データＤb の低周波数成分のみを通過させ
ることにより、量子化雑音を取り除くことができる。
ット列データＤb に含まれる量子化雑音は、そのビット
列データＤb の高い周波数に偏って存在する。そのた
め、ビット列データＤb の低周波数成分のみを通過させ
ることにより、量子化雑音を取り除くことができる。
【００４６】ＦＩＲフィルタ５は、コムフィルタ４から
出力されるディジタルデータＤd を順次入力し、それら
のディジタルデータＤd に対して間引き処理すること
で、所定の標本化周波数ｆs に従うディジタルデータＤ
out を生成してＡ／Ｄ変換器１の外部へ出力するように
なっている。
出力されるディジタルデータＤd を順次入力し、それら
のディジタルデータＤd に対して間引き処理すること
で、所定の標本化周波数ｆs に従うディジタルデータＤ
out を生成してＡ／Ｄ変換器１の外部へ出力するように
なっている。
【００４７】即ち、ディジタルデシメーションフィルタ
は、ΔΣ変調回路３から出力されたビット列データＤb
を通常のサンプリングレートに変換し、その変換したデ
ータをディジタルデータＤout として外部へ出力するよ
うになっている。
は、ΔΣ変調回路３から出力されたビット列データＤb
を通常のサンプリングレートに変換し、その変換したデ
ータをディジタルデータＤout として外部へ出力するよ
うになっている。
【００４８】リセット信号生成回路６は、コムフィルタ
４に接続され、ディジタルデータＤd を入力している。
リセット信号生成回路６は、比較回路としてのディジタ
ルコンパレータ３１，３２とオア回路３３とから構成さ
れている。ディジタルコンパレータ３１，３２には、そ
れぞれ予め設定された設定値ＡMAX ，ＡMIN が格納され
ている。この設定値ＡMAX ，ＡMIN は、アナログ信号Ａ
inの入力レベルに対するＡ／Ｄ変換器のＳ／Ｎ値に応じ
て設定されている。
４に接続され、ディジタルデータＤd を入力している。
リセット信号生成回路６は、比較回路としてのディジタ
ルコンパレータ３１，３２とオア回路３３とから構成さ
れている。ディジタルコンパレータ３１，３２には、そ
れぞれ予め設定された設定値ＡMAX ，ＡMIN が格納され
ている。この設定値ＡMAX ，ＡMIN は、アナログ信号Ａ
inの入力レベルに対するＡ／Ｄ変換器のＳ／Ｎ値に応じ
て設定されている。
【００４９】一般に、２次のΔΣ変調回路を用いたＡ／
Ｄ変換器では、図５に示すように、アナログ信号Ａinの
入力レベルが大きい場合にＳ／Ｎ値が飽和特性を示す。
そして、入力レベル０dB付近では、そのＳ／Ｎ値が逆に
低下して落ち込み、図５の１点鎖線で示す理想的なＳ／
Ｎ特性に比べてかなり小さくなる。そのＳ／Ｎ値が最大
となるレベルのアナログ信号Ａinが入力されたときに、
コムフィルタ４から出力されるディジタルデータＤd が
設定値ＡMAX ，ＡMIN としてディジタルコンパレータ３
１，３２にそれぞれ格納されている。
Ｄ変換器では、図５に示すように、アナログ信号Ａinの
入力レベルが大きい場合にＳ／Ｎ値が飽和特性を示す。
そして、入力レベル０dB付近では、そのＳ／Ｎ値が逆に
低下して落ち込み、図５の１点鎖線で示す理想的なＳ／
Ｎ特性に比べてかなり小さくなる。そのＳ／Ｎ値が最大
となるレベルのアナログ信号Ａinが入力されたときに、
コムフィルタ４から出力されるディジタルデータＤd が
設定値ＡMAX ，ＡMIN としてディジタルコンパレータ３
１，３２にそれぞれ格納されている。
【００５０】ディジタルコンパレータ３１，３２は、コ
ムフィルタ４から入力したディジタルデータＤd と設定
値ＡMAX ，ＡMIN とを比較し、その比較結果を出力す
る。オア回路３３は、両ディジタルコンパレータ３１，
３２から出力される比較結果を入力し、それらの比較結
果に基づいてリセット信号RST を出力するようになって
いる。
ムフィルタ４から入力したディジタルデータＤd と設定
値ＡMAX ，ＡMIN とを比較し、その比較結果を出力す
る。オア回路３３は、両ディジタルコンパレータ３１，
３２から出力される比較結果を入力し、それらの比較結
果に基づいてリセット信号RST を出力するようになって
いる。
【００５１】ディジタルコンパレータ３１は、ディジタ
ルデータＤd が設定値ＡMAX よりも小さい場合にはＬレ
ベル、ディジタルデータＤd が設定値ＡMAX よりも大き
い場合にはＨレベルの信号を出力する。ディジタルコン
パレータ３２は、ディジタルデータＤd が設定値ＡMIN
よりも大きい場合にはＬレベル、ディジタルデータＤd
が設定値ＡMIN よりも小さい場合にはＨレベルの信号を
出力する。オア回路３３は、両ディジタルコンパレータ
３１，３２から出力される信号の論理和をリセット信号
RST として出力する。
ルデータＤd が設定値ＡMAX よりも小さい場合にはＬレ
ベル、ディジタルデータＤd が設定値ＡMAX よりも大き
い場合にはＨレベルの信号を出力する。ディジタルコン
パレータ３２は、ディジタルデータＤd が設定値ＡMIN
よりも大きい場合にはＬレベル、ディジタルデータＤd
が設定値ＡMIN よりも小さい場合にはＨレベルの信号を
出力する。オア回路３３は、両ディジタルコンパレータ
３１，３２から出力される信号の論理和をリセット信号
RST として出力する。
【００５２】即ち、ディジタルデータＤd が設定値Ａ
MAX と設定値ＡMIN との間、即ち、アナログ信号Ａinの
レベルが設定値ＡMAX （ＡMIN ）以下の場合、リセット
信号生成回路６はＬレベルのリセット信号RST を出力す
る。また、ディジタルデータＤd が設定値ＡMAX よりも
大きいか、又はディジタルデータＤd が設定値ＡMIN よ
りも小さい、即ち、アナログ信号Ａinのレベルが設定値
ＡMAX （ＡMIN ）を越えた場合、リセット信号生成回路
６は、Ｈレベルのリセット信号RST を出力する。
MAX と設定値ＡMIN との間、即ち、アナログ信号Ａinの
レベルが設定値ＡMAX （ＡMIN ）以下の場合、リセット
信号生成回路６はＬレベルのリセット信号RST を出力す
る。また、ディジタルデータＤd が設定値ＡMAX よりも
大きいか、又はディジタルデータＤd が設定値ＡMIN よ
りも小さい、即ち、アナログ信号Ａinのレベルが設定値
ＡMAX （ＡMIN ）を越えた場合、リセット信号生成回路
６は、Ｈレベルのリセット信号RST を出力する。
【００５３】ディジタルコンパレータ３１，３２は、入
力したディジタルデータＤd と予め設定しておいた設定
値ＡMAX ，ＡMIN とを比較するだけなので、従来のカウ
ンタ６７に比べてその回路構成が簡単になり、回路面積
が小さく形成されている。
力したディジタルデータＤd と予め設定しておいた設定
値ＡMAX ，ＡMIN とを比較するだけなので、従来のカウ
ンタ６７に比べてその回路構成が簡単になり、回路面積
が小さく形成されている。
【００５４】このリセット信号RST はΔΣ変調回路３に
入力される。ΔΣ変調回路３は、リセット信号生成回路
６からＨレベルのリセット信号RST を入力すると、積分
回路１１，１２の積分容量Ｃi の両端子を短絡させてリ
セットするようになっている。
入力される。ΔΣ変調回路３は、リセット信号生成回路
６からＨレベルのリセット信号RST を入力すると、積分
回路１１，１２の積分容量Ｃi の両端子を短絡させてリ
セットするようになっている。
【００５５】次に、上記のように構成されたＡ／Ｄ変換
器１の作用を説明する。Ａ／Ｄ変換器１に入力されたア
ナログ信号Ａinは、ΔΣ変調回路３に入力される。ΔΣ
変調回路３は、入力したアナログ信号Ａinをクロック信
号φ1 ，φ2 に同期して積分し、その積分結果を量子化
回路１３へ出力する。量子化回路１３は、入力した積分
結果と接地電位とを比較し、その比較結果に基づいて積
分結果が０Ｖよりも高い場合には「１」、積分結果が０
Ｖよりも低い場合には「０」をビット列データＤb とし
て出力する。また、ΔΣ変調回路３は、Ｄ／Ａ変換回路
１４により、その出力するビット列データＤb に応じて
基準電圧Ｖref 又は反転した基準電圧−Ｖref をフィー
ドバックする。積分回路１１，１２は、そのフィードバ
ックされた基準電圧Ｖref ，−Ｖref をアナログ信号Ａ
inに対して加算し、その加算結果を積分する。即ち、Δ
Σ変調回路３は、積分回路１１，１２の積分結果が最小
となるようにフィードバックしている。
器１の作用を説明する。Ａ／Ｄ変換器１に入力されたア
ナログ信号Ａinは、ΔΣ変調回路３に入力される。ΔΣ
変調回路３は、入力したアナログ信号Ａinをクロック信
号φ1 ，φ2 に同期して積分し、その積分結果を量子化
回路１３へ出力する。量子化回路１３は、入力した積分
結果と接地電位とを比較し、その比較結果に基づいて積
分結果が０Ｖよりも高い場合には「１」、積分結果が０
Ｖよりも低い場合には「０」をビット列データＤb とし
て出力する。また、ΔΣ変調回路３は、Ｄ／Ａ変換回路
１４により、その出力するビット列データＤb に応じて
基準電圧Ｖref 又は反転した基準電圧−Ｖref をフィー
ドバックする。積分回路１１，１２は、そのフィードバ
ックされた基準電圧Ｖref ，−Ｖref をアナログ信号Ａ
inに対して加算し、その加算結果を積分する。即ち、Δ
Σ変調回路３は、積分回路１１，１２の積分結果が最小
となるようにフィードバックしている。
【００５６】コムフィルタ４は、ΔΣ変調回路３から出
力されたビット列データＤb を入力し、そのビット列デ
ータＤb の低周波数帯域を制限し、２０ビットのディジ
タルデータＤd として出力する。ＦＩＲフィルタ５は、
コムフィルタ４から出力されるディジタルデータＤd に
対して間引き処理し、所定の標本化周波数ｆs に従うデ
ィジタルデータＤout を生成して外部へ出力する。
力されたビット列データＤb を入力し、そのビット列デ
ータＤb の低周波数帯域を制限し、２０ビットのディジ
タルデータＤd として出力する。ＦＩＲフィルタ５は、
コムフィルタ４から出力されるディジタルデータＤd に
対して間引き処理し、所定の標本化周波数ｆs に従うデ
ィジタルデータＤout を生成して外部へ出力する。
【００５７】積分回路１１，１２の位相遅延等によりΔ
Σ変調回路３が発振すると、すると、ΔΣ変調回路３
は、出力されるビット列データデータＤd が発散したり
する不安定な状態になる。ΔΣ変調回路３は、不安定な
状態になると、連続した「１」又は「０」のビット列デ
ータＤb を出力する。この「１」又は「０」が連続した
ビット列データＤb は、コムフィルタ４により高周波数
成分が除去され、ディジタルデータＤd に変換される。
リセット信号生成回路６は、コムフィルタ４から出力さ
れるディジタルデータＤd を入力し、そのディジタルデ
ータＤd と設定値ＡMAX ，ＡMIN とを比較する。
Σ変調回路３が発振すると、すると、ΔΣ変調回路３
は、出力されるビット列データデータＤd が発散したり
する不安定な状態になる。ΔΣ変調回路３は、不安定な
状態になると、連続した「１」又は「０」のビット列デ
ータＤb を出力する。この「１」又は「０」が連続した
ビット列データＤb は、コムフィルタ４により高周波数
成分が除去され、ディジタルデータＤd に変換される。
リセット信号生成回路６は、コムフィルタ４から出力さ
れるディジタルデータＤd を入力し、そのディジタルデ
ータＤd と設定値ＡMAX ，ＡMIN とを比較する。
【００５８】「１」が連続するビット列データＤb の場
合、そのビット列データＤb からコムフィルタ４により
変換され出力されるディジタルデータＤd は、設定値Ａ
MAXより大きくなる。すると、ディジタルコンパレータ
３１は、入力したディジタルデータＤd が設定値ＡMAX
より大きいので、Ｈレベルのリセット信号RST を出力す
る。ΔΣ変調回路３のフリップフロップ回路FF2 は、ク
ロック信号φ1 に同期してＨレベルのリセット信号RST
を入力し、アナログスイッチSW21，SW22のゲート端子へ
出力する。アナログスイッチSW21，SW22は、そのゲート
端子にＨレベルの信号を入力するので、オンとなり積分
容量Ｃi の両端子を短絡する。すると、積分容量Ｃi に
蓄積された電荷が放電され、積分回路１１，１２はリセ
ットされる。その結果、ΔΣ変調回路３は、安定した状
態に戻ることができる。
合、そのビット列データＤb からコムフィルタ４により
変換され出力されるディジタルデータＤd は、設定値Ａ
MAXより大きくなる。すると、ディジタルコンパレータ
３１は、入力したディジタルデータＤd が設定値ＡMAX
より大きいので、Ｈレベルのリセット信号RST を出力す
る。ΔΣ変調回路３のフリップフロップ回路FF2 は、ク
ロック信号φ1 に同期してＨレベルのリセット信号RST
を入力し、アナログスイッチSW21，SW22のゲート端子へ
出力する。アナログスイッチSW21，SW22は、そのゲート
端子にＨレベルの信号を入力するので、オンとなり積分
容量Ｃi の両端子を短絡する。すると、積分容量Ｃi に
蓄積された電荷が放電され、積分回路１１，１２はリセ
ットされる。その結果、ΔΣ変調回路３は、安定した状
態に戻ることができる。
【００５９】また、「０」が連続するビット列データの
場合、そのビット列データＤb からコムフィルタ４によ
り変換され出力されるディジタルデータＤd は、設定値
ＡMI N より小さくなる。すると、ディジタルコンパレー
タ３２は、入力したディジタルデータＤd が設定値Ａ
MIN より小さいので、Ｈレベルのリセット信号RST を出
力する。その結果、ディジタルデータＤd が設定値Ａ
MAX より大きい場合と同様に、アナログスイッチSW21，
SW22がオンとなり積分容量Ｃi の両端子を短絡する。す
ると、積分容量Ｃi に蓄積された電荷が放電され、積分
回路１１, １２はリセットされ、ΔΣ変調回路３は安定
した状態に戻る。
場合、そのビット列データＤb からコムフィルタ４によ
り変換され出力されるディジタルデータＤd は、設定値
ＡMI N より小さくなる。すると、ディジタルコンパレー
タ３２は、入力したディジタルデータＤd が設定値Ａ
MIN より小さいので、Ｈレベルのリセット信号RST を出
力する。その結果、ディジタルデータＤd が設定値Ａ
MAX より大きい場合と同様に、アナログスイッチSW21，
SW22がオンとなり積分容量Ｃi の両端子を短絡する。す
ると、積分容量Ｃi に蓄積された電荷が放電され、積分
回路１１, １２はリセットされ、ΔΣ変調回路３は安定
した状態に戻る。
【００６０】アナログ信号Ａinのレベルが設定値ＡMAX
（ＡMIN ）より大きい場合、不安定な状態でコムフィル
タ４から出力されるディジタルデータＤd が設定値Ａ
MAX より大きい場合、又は設定値ＡMIN より小さい場合
と同様に、ΔΣ変調回路３の積分回路１１，１２がリセ
ットされる。その結果、アナログ信号Ａinの入力レベル
に対するＡ／Ｄ変換器１のＳ／Ｎ値は、図４に示すよう
に、設定値ＡMAX （ＡMI N ）のときの入力レベルが０dB
となる。その結果、従来の２次のΔΣ変調回路に比べて
０dB付近でのＳ／Ｎ値の落ち込みがなくなるので、理想
的なＳ／Ｎ特性に近い特性を得ることができる。
（ＡMIN ）より大きい場合、不安定な状態でコムフィル
タ４から出力されるディジタルデータＤd が設定値Ａ
MAX より大きい場合、又は設定値ＡMIN より小さい場合
と同様に、ΔΣ変調回路３の積分回路１１，１２がリセ
ットされる。その結果、アナログ信号Ａinの入力レベル
に対するＡ／Ｄ変換器１のＳ／Ｎ値は、図４に示すよう
に、設定値ＡMAX （ＡMI N ）のときの入力レベルが０dB
となる。その結果、従来の２次のΔΣ変調回路に比べて
０dB付近でのＳ／Ｎ値の落ち込みがなくなるので、理想
的なＳ／Ｎ特性に近い特性を得ることができる。
【００６１】このように、上記実施例のＡ／Ｄ変換器に
よれば、ΔΣ変調回路３から出力されるビット列データ
Ｄb は、コムフィルタ４を介して２０ビットのディジタ
ルデータＤd として出力される。リセット信号生成回路
６は、コムフィルタ４から出力されるディジタルデータ
Ｄd を入力する。そして、リセット信号生成回路６のデ
ィジタルコンパレータ３１，３２は、入力したディジタ
ルデータＤd と、予め設定された設定値ＡMAX ，ＡMIN
とを比較する。そして、入力したディジタルデータＤd
が設定値ＡMAX より大きい場合、又は入力したディジタ
ルデータＤd が設定値ＡMIN より小さい場合、リセット
信号生成回路６は、Ｈレベルのリセット信号RST をΔΣ
変調回路３へ出力する。
よれば、ΔΣ変調回路３から出力されるビット列データ
Ｄb は、コムフィルタ４を介して２０ビットのディジタ
ルデータＤd として出力される。リセット信号生成回路
６は、コムフィルタ４から出力されるディジタルデータ
Ｄd を入力する。そして、リセット信号生成回路６のデ
ィジタルコンパレータ３１，３２は、入力したディジタ
ルデータＤd と、予め設定された設定値ＡMAX ，ＡMIN
とを比較する。そして、入力したディジタルデータＤd
が設定値ＡMAX より大きい場合、又は入力したディジタ
ルデータＤd が設定値ＡMIN より小さい場合、リセット
信号生成回路６は、Ｈレベルのリセット信号RST をΔΣ
変調回路３へ出力する。
【００６２】ΔΣ変調回路３の積分回路１１，１２を構
成する積分容量Ｃi の両端子にはアナログスイッチSW2
1，SW22が接続され、そのアナログスイッチSW21，SW22
はＨレベルのリセット信号RST に基づいてオンに制御さ
れる。すると、積分容量Ｃi の両端子は互いに短絡さ
れ、その積分容量Ｃi に蓄えられた電荷が放電される。
その結果、積分回路１１，１２はリセットされ、ΔΣ変
調回路３は安定した状態に戻ることができる。
成する積分容量Ｃi の両端子にはアナログスイッチSW2
1，SW22が接続され、そのアナログスイッチSW21，SW22
はＨレベルのリセット信号RST に基づいてオンに制御さ
れる。すると、積分容量Ｃi の両端子は互いに短絡さ
れ、その積分容量Ｃi に蓄えられた電荷が放電される。
その結果、積分回路１１，１２はリセットされ、ΔΣ変
調回路３は安定した状態に戻ることができる。
【００６３】尚、本発明は上記実施例の他、以下のよう
に実施してもよい。 １）上記実施例では、２次のΔΣ変調回路３を用いたＡ
／Ｄ変換器１に具体化したが、１次又は３次以上のΔΣ
変調回路３を用いたΔΣ型Ａ／Ｄ変換器に具体化して実
施してもよい。その際、ΔΣ変調回路３の次数に応じて
コムフィルタ４の次数を変更するようにしてもよい。
に実施してもよい。 １）上記実施例では、２次のΔΣ変調回路３を用いたＡ
／Ｄ変換器１に具体化したが、１次又は３次以上のΔΣ
変調回路３を用いたΔΣ型Ａ／Ｄ変換器に具体化して実
施してもよい。その際、ΔΣ変調回路３の次数に応じて
コムフィルタ４の次数を変更するようにしてもよい。
【００６４】２）上記実施例では、リセット信号生成回
路６をディジタルコンパレータ３１，３２とオア回路３
３により構成したが、その回路構成を適宜変更して実施
してもよい。
路６をディジタルコンパレータ３１，３２とオア回路３
３により構成したが、その回路構成を適宜変更して実施
してもよい。
【００６５】例えば、図６に示すように、排他的論理和
回路（ＥＯＲ回路）４０により構成してもよい。ＥＯＲ
回路４０の入力端子には、ディジタルデータＤd を構成
するビットＤ1 〜Ｄ20のうち、上位のビットＤ19，Ｄ20
が入力されている。ＥＯＲ回路４０は、ビットＤ19，Ｄ
20の一方が「１」の場合にＨレベルのリセット信号RST
を、ビットＤ19，Ｄ20の両方が「０」、または両方が
「１」の場合にＬレベルのリセット信号RST を出力す
る。即ち、ディジタルデータＤb の値が、ビットＤ 19，
Ｄ20の両方が「０」、または両方が「１」で表される値
の範囲にある時、ＥＯＲ回路４０はＬレベルのリセット
信号RST を出力する。そして、ディジタルデータＤb の
値が、ビットＤ19，Ｄ20の一方が「１」で表される値の
範囲にある時、ＥＯＲ回路４０はＨレベルのリセット信
号RST を出力する。この構成により、更に簡単な構成で
リセット信号RST を生成することができ、ΔΣ変調回路
３をリセットすることができるので、Ａ／Ｄ変換器の回
路規模を小さくすることができる。
回路（ＥＯＲ回路）４０により構成してもよい。ＥＯＲ
回路４０の入力端子には、ディジタルデータＤd を構成
するビットＤ1 〜Ｄ20のうち、上位のビットＤ19，Ｄ20
が入力されている。ＥＯＲ回路４０は、ビットＤ19，Ｄ
20の一方が「１」の場合にＨレベルのリセット信号RST
を、ビットＤ19，Ｄ20の両方が「０」、または両方が
「１」の場合にＬレベルのリセット信号RST を出力す
る。即ち、ディジタルデータＤb の値が、ビットＤ 19，
Ｄ20の両方が「０」、または両方が「１」で表される値
の範囲にある時、ＥＯＲ回路４０はＬレベルのリセット
信号RST を出力する。そして、ディジタルデータＤb の
値が、ビットＤ19，Ｄ20の一方が「１」で表される値の
範囲にある時、ＥＯＲ回路４０はＨレベルのリセット信
号RST を出力する。この構成により、更に簡単な構成で
リセット信号RST を生成することができ、ΔΣ変調回路
３をリセットすることができるので、Ａ／Ｄ変換器の回
路規模を小さくすることができる。
【００６６】また、ビットＤ19，Ｄ20のみでなく、複数
のビットの論理をとり、その結果に基づいてリセット信
号RST を生成するようにしてもよい。 ３）上記実施例では、コムフィルタ４から出力されるデ
ィジタルデータＤd とディジタルコンパレータ３１，３
２に格納された設定値ＡMAX ，ＡMIN との比較結果に基
づいてΔΣ変調回路３をリセットするようにしたが、Ｆ
ＩＲフィルタ５から出力されるディジタルデータＤout
と設定値ＡMAX ，ＡMIN との比較結果に基づいてΔΣ変
調回路３をリセットするようにしてもよい。
のビットの論理をとり、その結果に基づいてリセット信
号RST を生成するようにしてもよい。 ３）上記実施例では、コムフィルタ４から出力されるデ
ィジタルデータＤd とディジタルコンパレータ３１，３
２に格納された設定値ＡMAX ，ＡMIN との比較結果に基
づいてΔΣ変調回路３をリセットするようにしたが、Ｆ
ＩＲフィルタ５から出力されるディジタルデータＤout
と設定値ＡMAX ，ＡMIN との比較結果に基づいてΔΣ変
調回路３をリセットするようにしてもよい。
【００６７】４）上記実施例では、基準電圧Ｖref をＡ
／Ｄ変換器１の外部から供給するようにしたが、Ａ／Ｄ
変換器１の内部で生成するようにしてもよい。例えば、
外部から供給されるＡ／Ｄ変換器１の駆動電源から基準
電圧Ｖref を生成するようにする。
／Ｄ変換器１の外部から供給するようにしたが、Ａ／Ｄ
変換器１の内部で生成するようにしてもよい。例えば、
外部から供給されるＡ／Ｄ変換器１の駆動電源から基準
電圧Ｖref を生成するようにする。
【００６８】５）上記実施例では、コムフィルタ４から
出力されるディジタルデータＤd を２０ビットとした
が、任意のビット数で構成するようにしてもよい。
出力されるディジタルデータＤd を２０ビットとした
が、任意のビット数で構成するようにしてもよい。
【００６９】
【発明の効果】以上詳述したように本発明によれば、簡
単な構成でΔΣ変調回路をリセットすることが可能なＡ
／Ｄ変換器を提供することができる。
単な構成でΔΣ変調回路をリセットすることが可能なＡ
／Ｄ変換器を提供することができる。
【図１】 一実施例のＡ／Ｄ変換器のブロック回路図。
【図２】 一実施例のΔΣ変調回路の回路図。
【図３】 コムフィルタ及びリセット信号生成回路のブ
ロック回路図。
ロック回路図。
【図４】 一実施例のＡ／Ｄ変換器のＳ／Ｎ特性図。
【図５】 従来のＡ／Ｄ変換器のＳ／Ｎ特性図。
【図６】 別例のリセット信号生成回路の回路図。
【図７】 一般的なオーバサンプルＡ／Ｄ変換器のブロ
ック回路図。
ック回路図。
【図８】 従来のΔΣ変調回路の回路図。
１ オーバサンプルＡ／Ｄ変換器 ２ 入力回路 ３ ΔΣ変調回路 ４ ディジタルフィルタとしてのコムフィルタ ５ ＦＩＲフィルタ ６ リセット信号生成回路 Ａin アナログ信号 Ｄd ，Ｄout ディジタルデータ φ1 ，φ2 クロック信号 Ｄb ビット列データ RST リセット信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (4)
- 【請求項１】 連続的に変化するアナログ信号（Ａin）
を、そのアナログ信号（Ａin）の周波数より高い周波数
に従って量子化し、その量子化した値に対応するビット
列データ（Ｄb ）を生成するΔΣ変調回路（３）と、 前記ΔΣ変調回路（３）から出力されるビット列データ
（Ｄb ）の高周波数成分のレベルを低減し、複数ビット
のディジタルデータ（Ｄd ）に変換して出力するディジ
タルフィルタ（４）と、 前記ディジタルフィルタ（４）から出力されるディジタ
ルデータ（Ｄd ）が所定の範囲内にあるか否かを判断
し、その判断結果に応じてリセット信号（RST ）を発生
するリセット信号生成回路（６）と、を備え、前記ΔΣ
変調回路（３）は、前記リセット信号生成回路（６）か
ら出力されるリセット信号（RST ）に応答して初期設定
されることを特徴とするＡ／Ｄ変換器。 - 【請求項２】 請求項１に記載のＡ／Ｄ変換器におい
て、 前記リセット信号生成回路（６）は、 前記ディジタルフィルタ（４）から出力されるディジタ
ルデータ（Ｄd ）の許容範囲に対応する設定値
（ＡMAX ，ＡMIN ）が格納され、この設定値（ＡMAX ，
ＡMIN ）と前記ディジタルデータ（Ｄd ）とを比較する
ディジタルコンパレータ（３１，３２）と、 前記ディジタルコンパレータ（３１，３２）の比較結果
に基づいてリセット信号（RST ）を生成するオア回路
（３３）と、よりなることを特徴とするＡ／Ｄ変換器。 - 【請求項３】 請求項１に記載のＡ／Ｄ変換器におい
て、 前記リセット信号生成回路（６）は、 前記ディジタルフィルタ（４）から出力されるディジタ
ルデータ（Ｄd ）を構成する複数ビットの排他的論理和
に基づいてリセット信号（RST ）を生成する排他的論理
和回路（４０）であることを特徴とするＡ／Ｄ変換器。 - 【請求項４】 請求項１乃至３の内の１項に記載のＡ／
Ｄ変換器において、 前記ΔΣ変調回路（３）は、クロック信号（φ1 ，
φ2 ）に同期してアナログ信号（Ａin）を積分する積分
回路（１１，１２）を含み、この積分回路（１１，１
２）が前記リセット信号生成回路（６）から出力される
リセット信号（RST ）に応答してリセットされることを
特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06297348A JP3113527B2 (ja) | 1994-11-30 | 1994-11-30 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06297348A JP3113527B2 (ja) | 1994-11-30 | 1994-11-30 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08162958A JPH08162958A (ja) | 1996-06-21 |
| JP3113527B2 true JP3113527B2 (ja) | 2000-12-04 |
Family
ID=17845353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06297348A Expired - Fee Related JP3113527B2 (ja) | 1994-11-30 | 1994-11-30 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3113527B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE602005015237D1 (de) * | 2005-12-22 | 2009-08-13 | Ericsson Telefon Ab L M | Einstellung des Filters eines zeitkontinuerlichen Sigma-Delta Wandlers |
| JP4580348B2 (ja) * | 2006-01-31 | 2010-11-10 | 富士通株式会社 | アナログ−デジタル変換器 |
| JP2008263258A (ja) * | 2007-04-10 | 2008-10-30 | Matsushita Electric Ind Co Ltd | デルタシグマ変調回路とそれを用いたデルタシグマａｄ変換装置 |
| JP2013055401A (ja) * | 2011-09-01 | 2013-03-21 | Mitsubishi Electric Corp | Δς変調器およびそれを用いたａ／ｄ変換器 |
-
1994
- 1994-11-30 JP JP06297348A patent/JP3113527B2/ja not_active Expired - Fee Related
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|---|---|
| JPH08162958A (ja) | 1996-06-21 |
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