JP3104688B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3104688B2 JP3104688B2 JP10248796A JP24879698A JP3104688B2 JP 3104688 B2 JP3104688 B2 JP 3104688B2 JP 10248796 A JP10248796 A JP 10248796A JP 24879698 A JP24879698 A JP 24879698A JP 3104688 B2 JP3104688 B2 JP 3104688B2
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Description
【0001】
【発明の属する技術分野】この発明は、チタンシリサイ
ドを拡散層もしく配線の一部に有し、かつこれらの上に
フッ素を含有する配線層間絶縁膜を設けた半導体装置お
よびその製造方法に関する。
ドを拡散層もしく配線の一部に有し、かつこれらの上に
フッ素を含有する配線層間絶縁膜を設けた半導体装置お
よびその製造方法に関する。
【0002】
【従来の技術】近年、半導体集積回路は集積化が進み、
配線の間隔も非常に狭まってきている。配線間に生じる
寄生容量も配線間隔の縮小に伴い増加し、半導体集積回
路の演算処理スピードを遅くらせる原因になってきてい
る。そこで配線間に生ずる寄生容量低減のために、配線
間の絶縁膜に誘電率の低い絶縁膜を用い、さらに微細配
線間を埋め込むことが必要になってきている。この誘電
率の低い絶縁膜としてフッ素を含有するシリコン酸化膜
が、例えば特開平5−226480号公報や特開平6−
302593号公報に提案されている。また、近年、シ
リコン拡散層およびトランジスタのゲート電極の低抵抗
化のために、チタンとシリコンを反応させて形成したり
するチタンシリサイドを用いたり、あるいはチタンシリ
サイド膜をスパッタ法で形成したりする技術が用いられ
ている。
配線の間隔も非常に狭まってきている。配線間に生じる
寄生容量も配線間隔の縮小に伴い増加し、半導体集積回
路の演算処理スピードを遅くらせる原因になってきてい
る。そこで配線間に生ずる寄生容量低減のために、配線
間の絶縁膜に誘電率の低い絶縁膜を用い、さらに微細配
線間を埋め込むことが必要になってきている。この誘電
率の低い絶縁膜としてフッ素を含有するシリコン酸化膜
が、例えば特開平5−226480号公報や特開平6−
302593号公報に提案されている。また、近年、シ
リコン拡散層およびトランジスタのゲート電極の低抵抗
化のために、チタンとシリコンを反応させて形成したり
するチタンシリサイドを用いたり、あるいはチタンシリ
サイド膜をスパッタ法で形成したりする技術が用いられ
ている。
【0003】次に、かかるシリコン拡散層およびトラン
ジスタのゲート電極の低抵抗化のために、チタンとシリ
コンを反応させて形成したチタンシリサイドを用い、さ
らに配線層間絶縁膜としてフッ素含有シリコン酸化膜
(以下、SiOF膜という)を用いる従来の半導体装置
の製造方法を、図5および図6を用いて説明する。ま
ず、素子分離領域302、およびポリシリコンゲート電
極303が形成された図5(a)に示すような半導体基
板301上に、シリコン酸化膜304を気相成長によ
り、図5(b)に示すように形成する。さらに、そのシ
リコン酸化膜304を異方性ドライエッチングを用いて
エッチバックし、ポリシリコンゲート電極303の周囲
にサイドウォール酸化膜305を、図5(c)に示すよ
うに形成するとともに、パターニング部分に拡散層30
6を形成する。次に、スパッタ法によりその拡散層30
6,ポリシリコンゲート電極303および素子分離領域
302上にチタン膜307を図5(d)に示すように成
膜し、続けてランプアニールによりチタンとシリコンを
反応させたチタンシリサイド308を、拡散層306お
よびポリシリコンゲート電極303上に、図5(e)に
示すように形成する。次に、この半導体基板301の表
面を希フッ酸溶液に曝すことにより、半導体基板表面の
未反応チタンを除去する。
ジスタのゲート電極の低抵抗化のために、チタンとシリ
コンを反応させて形成したチタンシリサイドを用い、さ
らに配線層間絶縁膜としてフッ素含有シリコン酸化膜
(以下、SiOF膜という)を用いる従来の半導体装置
の製造方法を、図5および図6を用いて説明する。ま
ず、素子分離領域302、およびポリシリコンゲート電
極303が形成された図5(a)に示すような半導体基
板301上に、シリコン酸化膜304を気相成長によ
り、図5(b)に示すように形成する。さらに、そのシ
リコン酸化膜304を異方性ドライエッチングを用いて
エッチバックし、ポリシリコンゲート電極303の周囲
にサイドウォール酸化膜305を、図5(c)に示すよ
うに形成するとともに、パターニング部分に拡散層30
6を形成する。次に、スパッタ法によりその拡散層30
6,ポリシリコンゲート電極303および素子分離領域
302上にチタン膜307を図5(d)に示すように成
膜し、続けてランプアニールによりチタンとシリコンを
反応させたチタンシリサイド308を、拡散層306お
よびポリシリコンゲート電極303上に、図5(e)に
示すように形成する。次に、この半導体基板301の表
面を希フッ酸溶液に曝すことにより、半導体基板表面の
未反応チタンを除去する。
【0004】続いて、その上に、ホウ素−リンケイ酸ガ
ラス(以下、BPSGという)膜もしくはシリコン酸化
膜などの層間絶縁膜309を、図6(f)に示すように
形成し、その後、第1メタル配線310を、図6(g)
に示すように形成し、その上に、SiOF膜311を
図6(h)に示すように成膜する。さらに、タングス
テンプラグ312を用いてビア形成し、これの上に第
2メタル配線313を、図6(i)に示すように形成す
る。そして、これらの〜の手順を繰り返すことによ
り、多層配線を有する半導体装置を製造することができ
る。
ラス(以下、BPSGという)膜もしくはシリコン酸化
膜などの層間絶縁膜309を、図6(f)に示すように
形成し、その後、第1メタル配線310を、図6(g)
に示すように形成し、その上に、SiOF膜311を
図6(h)に示すように成膜する。さらに、タングス
テンプラグ312を用いてビア形成し、これの上に第
2メタル配線313を、図6(i)に示すように形成す
る。そして、これらの〜の手順を繰り返すことによ
り、多層配線を有する半導体装置を製造することができ
る。
【0005】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体装置の製造方法にあっては、SiOF
膜311を層間絶縁膜として用いた場合、タングステン
の化学反応を伴う気相成長(CVD)等の熱工程中に、
SiOF膜311からフッ素が脱離し、BPSG膜中に
もフッ素が下方拡散し、その際、前記チタンシリサイド
308の配線およびチタンシリサイド拡散層が存在する
場合に、フッ素とチタンシリサイド308中のチタンお
よびシリコンとが反応して、SiFx、あるいはTiF
x等のガスが発生することとなり、結果的に、チタンシ
リサイド表面と絶縁膜界面に、図6(i)に示すように
気泡もしくは剥がれ314を生じ、半導体装置の信頼性
を損なうのみならず、半導体装置の製造に支障をきたす
という課題があった。
うな従来の半導体装置の製造方法にあっては、SiOF
膜311を層間絶縁膜として用いた場合、タングステン
の化学反応を伴う気相成長(CVD)等の熱工程中に、
SiOF膜311からフッ素が脱離し、BPSG膜中に
もフッ素が下方拡散し、その際、前記チタンシリサイド
308の配線およびチタンシリサイド拡散層が存在する
場合に、フッ素とチタンシリサイド308中のチタンお
よびシリコンとが反応して、SiFx、あるいはTiF
x等のガスが発生することとなり、結果的に、チタンシ
リサイド表面と絶縁膜界面に、図6(i)に示すように
気泡もしくは剥がれ314を生じ、半導体装置の信頼性
を損なうのみならず、半導体装置の製造に支障をきたす
という課題があった。
【0006】この発明はチタンシリサイドを拡散層もし
くは配線上に有し、しかもフッ素を含有する配線層間絶
縁膜を有する半導体装置を実現し、半導体装置の高速化
および高集積化を可能にするとともに、絶縁膜のハガレ
や密着性不良を防止できる信頼性の高い半導体装置およ
びその製造方法を提供することを目的とする。
くは配線上に有し、しかもフッ素を含有する配線層間絶
縁膜を有する半導体装置を実現し、半導体装置の高速化
および高集積化を可能にするとともに、絶縁膜のハガレ
や密着性不良を防止できる信頼性の高い半導体装置およ
びその製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】前記目的達成のため、請
求項1の発明にかかる半導体装置は、チタンシリサイド
を拡散層または配線の一部に有する半導体装置であっ
て、前記チタンシリサイド表面を窒化チタン膜で覆い、
該チタンシリサイド上にフッ素を含有する配線層間絶縁
膜を成膜したものである。
求項1の発明にかかる半導体装置は、チタンシリサイド
を拡散層または配線の一部に有する半導体装置であっ
て、前記チタンシリサイド表面を窒化チタン膜で覆い、
該チタンシリサイド上にフッ素を含有する配線層間絶縁
膜を成膜したものである。
【0008】また、請求項2の発明にかかる半導体装置
の製造方法は、半導体基板上に形成された拡散層または
配線の一部にチタンシリサイドを形成し、前記半導体基
板をNH3雰囲気中でプラズマ処理して前記チタンシリ
サイド表面に窒化チタン膜を形成し、この窒化チタン膜
を含む半導体基板上に層間絶縁膜および配線を介してフ
ッ素を含有する配線層間絶縁膜を成膜するようにしたも
のである。
の製造方法は、半導体基板上に形成された拡散層または
配線の一部にチタンシリサイドを形成し、前記半導体基
板をNH3雰囲気中でプラズマ処理して前記チタンシリ
サイド表面に窒化チタン膜を形成し、この窒化チタン膜
を含む半導体基板上に層間絶縁膜および配線を介してフ
ッ素を含有する配線層間絶縁膜を成膜するようにしたも
のである。
【0009】また、請求項3の発明にかかる半導体装置
の製造方法は、素子分離領域が形成された半導体基板上
にリンドープシリコン膜を成膜し、このリンドープシリ
コン膜上にスパッタ法によりチタンシリサイドを成膜
し、さらにこのチタンシリサイド上にスパッタ法により
窒化チタン膜を成膜し、続いて、前記リンドープシリコ
ン膜,チタンシリサイドおよび窒化チタン膜の異方性エ
ッチングによってゲート電極を形成し、このゲート電極
のチタンシリサイド側面にNH3ガスによる窒化処理に
よって窒化チタン膜を形成し、この後、窒化チタン膜を
含む前記半導体基板上に気相成長によるシリコン酸化膜
を形成し、異方性エッチングバックにより窒化チタン膜
の周囲にサイドウォール酸化膜を形成した上で、これの
上に層間絶縁膜および配線を介して、フッ素を含有する
配線層間絶縁膜を成膜するようにしたものである。
の製造方法は、素子分離領域が形成された半導体基板上
にリンドープシリコン膜を成膜し、このリンドープシリ
コン膜上にスパッタ法によりチタンシリサイドを成膜
し、さらにこのチタンシリサイド上にスパッタ法により
窒化チタン膜を成膜し、続いて、前記リンドープシリコ
ン膜,チタンシリサイドおよび窒化チタン膜の異方性エ
ッチングによってゲート電極を形成し、このゲート電極
のチタンシリサイド側面にNH3ガスによる窒化処理に
よって窒化チタン膜を形成し、この後、窒化チタン膜を
含む前記半導体基板上に気相成長によるシリコン酸化膜
を形成し、異方性エッチングバックにより窒化チタン膜
の周囲にサイドウォール酸化膜を形成した上で、これの
上に層間絶縁膜および配線を介して、フッ素を含有する
配線層間絶縁膜を成膜するようにしたものである。
【0010】また、請求項4の発明にかかる半導体装置
の製造方法は、前記フッ素を含有する配線層間絶縁膜に
ビアホールの開口およびCVD法によるタングステンプ
ラグのビア埋め込みを行うようにしたものである。
の製造方法は、前記フッ素を含有する配線層間絶縁膜に
ビアホールの開口およびCVD法によるタングステンプ
ラグのビア埋め込みを行うようにしたものである。
【0011】
【発明の実施の形態】以下、この発明の実施の一形態を
図について詳細に説明する。図1および図2はこの発明
の半導体装置の製造方法を示す製造工程図である。ま
ず、素子分離領域102、およびポリシリコンゲート電
極103が形成された図1(a)に示すような半導体基
板上101上に、シリコン酸化膜104を気相成長によ
り、図1(b)に示すように形成する。さらに、そのシ
リコン酸化膜104を異方性ドライエッチングを用いて
エッチバックし、図1(c)に示すように、サイドウォ
ール酸化膜105をゲート電極103の周囲に形成す
る。続いて、スパッタ法によりチタン膜107を図1
(d)に示すように成膜し、続けてランプアニールによ
りチタンとシリコンを反応させたチタンシリサイド10
8を、拡散層106およびポリシリコンゲート電極10
3上に、図1(e)に示すように形成する。次に、この
半導体基板101の表面を希フッ酸溶液に曝すことによ
り、半導体基板表面の未反応チタンを除去する。
図について詳細に説明する。図1および図2はこの発明
の半導体装置の製造方法を示す製造工程図である。ま
ず、素子分離領域102、およびポリシリコンゲート電
極103が形成された図1(a)に示すような半導体基
板上101上に、シリコン酸化膜104を気相成長によ
り、図1(b)に示すように形成する。さらに、そのシ
リコン酸化膜104を異方性ドライエッチングを用いて
エッチバックし、図1(c)に示すように、サイドウォ
ール酸化膜105をゲート電極103の周囲に形成す
る。続いて、スパッタ法によりチタン膜107を図1
(d)に示すように成膜し、続けてランプアニールによ
りチタンとシリコンを反応させたチタンシリサイド10
8を、拡散層106およびポリシリコンゲート電極10
3上に、図1(e)に示すように形成する。次に、この
半導体基板101の表面を希フッ酸溶液に曝すことによ
り、半導体基板表面の未反応チタンを除去する。
【0012】次に、この発明の特徴となる窒化チタン1
09を形成する。すなわち、未反応チタンが除去された
半導体基板101を平行平板型のプラズマ処理装置に入
れ、ここで基板温度を300℃に加熱し、0.5Tor
rのNH3ガスの雰囲気で400KHz、200Wの高
周波電力を印加し、プラズマを生成する。このプラズマ
処理を5分間行うことにより、チタンシリサイド表面が
窒化され、図1(f)に示すような約200Åの窒化チ
タン膜109が形成される。このように形成された窒化
チタン膜109はフッ素に対するバリア性を十分に有し
ている。
09を形成する。すなわち、未反応チタンが除去された
半導体基板101を平行平板型のプラズマ処理装置に入
れ、ここで基板温度を300℃に加熱し、0.5Tor
rのNH3ガスの雰囲気で400KHz、200Wの高
周波電力を印加し、プラズマを生成する。このプラズマ
処理を5分間行うことにより、チタンシリサイド表面が
窒化され、図1(f)に示すような約200Åの窒化チ
タン膜109が形成される。このように形成された窒化
チタン膜109はフッ素に対するバリア性を十分に有し
ている。
【0013】次に、その窒化チタン膜109および素子
分離領域102の上に、図2(g)に示すようなBPS
G膜110を5000Åの厚さに形成する。このとき、
CMP(化学的機械的研磨)法によるBPSG膜110
の平坦化を行う。その後、BPSG膜110上に第1ア
ルミ配線111を図2(h)に示すように形成し、その
上にSiOF膜112を、図2(i)に示すように、バ
イアス高密度プラズマCVD法によって1.5μmの厚
さに成膜する。この時のSiOF膜112のフッ素濃度
は10atomic%である。次に、CMP法により、
SiOF112の表面を平坦化したのち、図2(j)に
示すように、ビアホールの開口およびCVD法によるタ
ングステンプラグ113のビア埋め込みを行う。このと
きのタングステンの形成温度は450℃で、このような
温度にSiOF膜がさらされることにより、フッ素が脱
離拡散している。しかしながら、チタンシリサイド層1
08は窒化チタン膜109に覆われているため、フッ素
と反応することなく、良好な特性を保っている。その
後、第2アルミ配線114を形成する。そして、前記第
1アルミ配線以降の手順を繰り返すことにより、多層配
線を有する高速・高信頼性の半導体装置を製造すること
ができる。
分離領域102の上に、図2(g)に示すようなBPS
G膜110を5000Åの厚さに形成する。このとき、
CMP(化学的機械的研磨)法によるBPSG膜110
の平坦化を行う。その後、BPSG膜110上に第1ア
ルミ配線111を図2(h)に示すように形成し、その
上にSiOF膜112を、図2(i)に示すように、バ
イアス高密度プラズマCVD法によって1.5μmの厚
さに成膜する。この時のSiOF膜112のフッ素濃度
は10atomic%である。次に、CMP法により、
SiOF112の表面を平坦化したのち、図2(j)に
示すように、ビアホールの開口およびCVD法によるタ
ングステンプラグ113のビア埋め込みを行う。このと
きのタングステンの形成温度は450℃で、このような
温度にSiOF膜がさらされることにより、フッ素が脱
離拡散している。しかしながら、チタンシリサイド層1
08は窒化チタン膜109に覆われているため、フッ素
と反応することなく、良好な特性を保っている。その
後、第2アルミ配線114を形成する。そして、前記第
1アルミ配線以降の手順を繰り返すことにより、多層配
線を有する高速・高信頼性の半導体装置を製造すること
ができる。
【0014】図3および図4に、この発明による他の半
導体装置の製造工程を示す。これについて述べると、ま
ず、素子分離領域202が形成された半導体基板201
上に、図3(a)に示すようにリンドープポリシリコン
膜203を1000Åの厚さに成膜する。続いて、チタ
ンシリサイド204をチタン:シリコン=1:2.5の
比でスパッタ法により500Åの厚さに成膜する。さら
に、そのチタンシリサイド204上に、窒化チタン膜2
05をチタンターゲットと窒素プラズマを用いたスパッ
タ法によって300Åの厚さに成膜する。次に、フォト
レジストマスクを用いて、異法性ドライエッチングによ
って、図3(b)に示すようなゲート電極206を形成
する。続いて、半導体基板201をNH3ガスを用いた
RTP(Rapid Thermal Process)
法により800℃で1分間アニール処理を行い、チタン
シリサイド側面を窒化して窒化チタン膜207を、図3
(c)に示すように形成する。このように形成された窒
化チタン膜207もフッ素に対するバリア性を十分に有
している。
導体装置の製造工程を示す。これについて述べると、ま
ず、素子分離領域202が形成された半導体基板201
上に、図3(a)に示すようにリンドープポリシリコン
膜203を1000Åの厚さに成膜する。続いて、チタ
ンシリサイド204をチタン:シリコン=1:2.5の
比でスパッタ法により500Åの厚さに成膜する。さら
に、そのチタンシリサイド204上に、窒化チタン膜2
05をチタンターゲットと窒素プラズマを用いたスパッ
タ法によって300Åの厚さに成膜する。次に、フォト
レジストマスクを用いて、異法性ドライエッチングによ
って、図3(b)に示すようなゲート電極206を形成
する。続いて、半導体基板201をNH3ガスを用いた
RTP(Rapid Thermal Process)
法により800℃で1分間アニール処理を行い、チタン
シリサイド側面を窒化して窒化チタン膜207を、図3
(c)に示すように形成する。このように形成された窒
化チタン膜207もフッ素に対するバリア性を十分に有
している。
【0015】その後、シリコン酸化膜208を気相成長
により半導体基板201上に図3(d)示すように形成
し、異方性ドライエッチングを用いてエッチバックし、
図3(e)に示すようなサイドウォール酸化膜209を
形成する。次に、そのサイドウオール酸化膜209を含
む半導体基板201上に、図4(f)に示すように、B
PSG膜211を5000Å形成する。そして、前記同
様のCMP法によりBPSG膜211の平坦化を行う。
その後のSiOF膜213を含む多層配線は、図2
(h)〜図2(i)で行ったと同様の工程にて、図4
(g)に示すように形成される。
により半導体基板201上に図3(d)示すように形成
し、異方性ドライエッチングを用いてエッチバックし、
図3(e)に示すようなサイドウォール酸化膜209を
形成する。次に、そのサイドウオール酸化膜209を含
む半導体基板201上に、図4(f)に示すように、B
PSG膜211を5000Å形成する。そして、前記同
様のCMP法によりBPSG膜211の平坦化を行う。
その後のSiOF膜213を含む多層配線は、図2
(h)〜図2(i)で行ったと同様の工程にて、図4
(g)に示すように形成される。
【0016】
【発明の効果】以上のように、この発明によれば、チタ
ンシリサイドを拡散層または配線の一部に有する半導体
装置であって、前記チタンシリサイド表面を窒化チタン
膜で覆い、該チタンシリサイド上にフッ素を含有する配
線層間絶縁膜を成膜するようにしたので、フッ素を含有
する配線層間絶縁膜から脱離拡散するフッ素とチタンシ
リサイドの反応を防ぐことが可能となり、従って、チタ
ンシリサイド拡散層および配線とフッ素含有シリコン酸
化膜の組み合わせを可能とし、良好な層間絶縁性能を確
保でき、結果として信頼性の高い高速半導体装置を得る
ことができるという効果が得られる。
ンシリサイドを拡散層または配線の一部に有する半導体
装置であって、前記チタンシリサイド表面を窒化チタン
膜で覆い、該チタンシリサイド上にフッ素を含有する配
線層間絶縁膜を成膜するようにしたので、フッ素を含有
する配線層間絶縁膜から脱離拡散するフッ素とチタンシ
リサイドの反応を防ぐことが可能となり、従って、チタ
ンシリサイド拡散層および配線とフッ素含有シリコン酸
化膜の組み合わせを可能とし、良好な層間絶縁性能を確
保でき、結果として信頼性の高い高速半導体装置を得る
ことができるという効果が得られる。
【図1】 この発明の実施の一形態による半導体装置の
製造方法を示す製造工程図である。
製造方法を示す製造工程図である。
【図2】 この発明の実施の一形態による半導体装置の
図1に続く製造方法を示す製造工程図である。
図1に続く製造方法を示す製造工程図である。
【図3】 この発明の実施の他の形態による半導体装置
の製造方法を示す製造工程図である。
の製造方法を示す製造工程図である。
【図4】 この発明の実施の他の形態による半導体装置
の図3に続く製造方法を示す製造工程図である。
の図3に続く製造方法を示す製造工程図である。
【図5】 従来の半導体装置の製造方法を示す製造工程
図である。
図である。
【図6】 従来の半導体装置の図5に続く製造方法を示
す製造工程図である。
す製造工程図である。
101,201 半導体基板 102,202 素子分離領域 103,206 ゲート電極(ポリシリコンゲート電
極) 104,208 シリコン酸化膜 105,209 サイドウォール酸化膜 106,210 拡散層 108,204 チタンシリサイド 109,207 窒化チタン膜 110,211 BPSG膜(層間絶縁膜) 111,212 第1アルミ配線(配線) 112,213 SiOF膜(フッ素を含有する配線層
間絶縁膜) 113,214 タングステンプラグ 114,215 第2アルミ配線(配線) 203 ポリシリコン(リンドープポリシリコン)
極) 104,208 シリコン酸化膜 105,209 サイドウォール酸化膜 106,210 拡散層 108,204 チタンシリサイド 109,207 窒化チタン膜 110,211 BPSG膜(層間絶縁膜) 111,212 第1アルミ配線(配線) 112,213 SiOF膜(フッ素を含有する配線層
間絶縁膜) 113,214 タングステンプラグ 114,215 第2アルミ配線(配線) 203 ポリシリコン(リンドープポリシリコン)
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/28 - 21/288 H01L 21/3205 - 21/3213 H01L 21/768
Claims (4)
- 【請求項1】 チタンシリサイドを拡散層または配線の
一部に有する半導体装置において、前記チタンシリサイ
ド表面が窒化チタン膜で覆われ、該チタンシリサイド上
にフッ素を含有する配線層間絶縁膜が成膜されているこ
とを特徴とする半導体装置。 - 【請求項2】 半導体基板上に形成された拡散層または
配線の一部にチタンシリサイドを形成し、前記半導体基
板をNH3雰囲気中でプラズマ処理して前記チタンシリ
サイド表面に窒化チタン膜を形成し、この窒化チタン膜
を含む半導体基板上に層間絶縁膜および配線を介してフ
ッ素を含有する配線層間絶縁膜を成膜する半導体装置の
製造方法。 - 【請求項3】 素子分離領域が形成された半導体基板上
にリンドープシリコン膜を成膜し、このリンドープシリ
コン膜上にスパッタ法によりチタンシリサイドを成膜
し、さらにこのチタンシリサイド上にスパッタ法により
窒化チタン膜を成膜し、続いて、前記リンドープシリコ
ン膜,チタンシリサイドおよび窒化チタン膜の異方性エ
ッチングによってゲート電極を形成し、このゲート電極
のチタンシリサイド側面にNH3ガスによる窒化処理に
よって窒化チタン膜を形成し、この後、窒化チタン膜を
含む前記半導体基板上に気相成長によるシリコン酸化膜
を形成し、異方性エッチングバックにより窒化チタン膜
の周囲にサイドウォール酸化膜を形成した上で、これの
上に層間絶縁膜および配線を介して、フッ素を含有する
配線層間絶縁膜を成膜することを特徴とする半導体装置
の製造方法。 - 【請求項4】 前記フッ素を含有する配線層間絶縁膜
に、ビアホールの開口およびCVD法によるタングステ
ンプラグのビア埋め込みを行うことを特徴とする請求項
2または請求項3に記載の半導体装置の製造方法。
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JP10248796A JP3104688B2 (ja) | 1998-09-02 | 1998-09-02 | 半導体装置およびその製造方法 |
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JP2000077415A JP2000077415A (ja) | 2000-03-14 |
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JP2019083293A (ja) * | 2017-10-31 | 2019-05-30 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
-
1998
- 1998-09-02 JP JP10248796A patent/JP3104688B2/ja not_active Expired - Fee Related
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