JP4932980B2

JP4932980B2 - オン・ダイ型のデカップリング・キャパシタンスを有する半導体ダイ

Info

Publication number: JP4932980B2
Application number: JP06829698A
Authority: JP
Inventors: ポール・トージャーソン; スコット・キング
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1997-03-18
Filing date: 1998-03-18
Publication date: 2012-05-16
Anticipated expiration: 2018-03-18
Also published as: JPH10270643A; US5959320A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、更に詳しくは、電源デカップリング・コンデンサを有する半導体ダイに関する。
【０００２】
【従来の技術】
半導体ダイは、シリコン基板と、その基板上に作成されたトランジスタ、抵抗、ダイオードなどの半導体デバイスのパターンとを含む。これらのデバイスは、その上に加えられたルーティング層に沿って延長する導電性材料の１又は複数のセグメントによって、電気的に相互接続されている。１つのルーティング層上の導電性セグメントと別の層上の導電性セグメントとは、導電性のバイアを介して電気的に結合される。
【０００３】
電源導体が、ダイの上の個別のデバイスに電力を供給する。これらの電源導体には、ダイの周辺部に沿ったルーティング層の中の１つの上において典型的にルーティングされている１又は複数の主電源バスが、電力を供給する。そして、電源バスには外部の電源が結合され、ダイに電力を提供する。
【０００４】
ダイ上のそれぞれのトランジスタは、その出力において相互接続キャパシタンスを有する。ダイ上のトランジスタは、その出力状態を変化させるときには、外部電源からの電流をシンクして相互接続キャパシタンスを充電するか、外部電源に電流を与えて相互接続キャパシタンスを放電させるかのどちらかである。つまりが、トランジスタの出力における相互接続キャパシタンスは、電源におけるキャパシタンスと電荷を共有する。
【０００５】
【発明が解決しようとする課題】
電源とトランジスタとの間の距離が大きいために、電源とトランジスタ出力との間での電荷の共有は、比較的に非効率的であり、出力における時間に関する電流の変化率にノイズを生じさせる。このノイズは、従来技術によるデバイスでは、外部コンデンサをダイへの電源入力に亘って物理的に結合させることによってある程度まで抑制されている。しかし、このようなノイズ抑制方法は、コンデンサが電荷を共有する個別のトランジスタから大きく離れているために、依然として非効率的である。
【０００６】
【課題を解決するための手段】
本発明による集積回路ダイは、複数の半導体セルと、第１及び第２の電源導体（power supply conductors）とを含む。電源導体は、異なる相対的極性を有し、複数の半導体セルに電気的に結合されている。電源デカップリング・コンデンサがダイの内部に形成され、第１及び第２の電源導体の間に電気的に結合されて、ローカルなトランジスタが必要に応じて用いることができる電荷を保持する。
【０００７】
本発明のある実施例では、このデカップリング・コンデンサは、ダミーの導電性セグメントを電源導体に選択的に接合させることによって形成される。ほとんどの製造過程において、一定の金属メッキを維持するために、最小の金属密度が要求される。ダミーの導電性セグメントが、ダイの１又は複数のルーティング層に加えられ、金属密度が粗である領域において均一な金属メッキを与える。これにより、ダイ製造の間のクオリティ・コントロールが向上する。ダミーの導電性セグメントが電源導体の一方に電気的に結合されるときには、ダミーの導電性セグメントと他方の電源導体との間に、ダミーの導電性セグメントが他方の電源導体と重なる領域において、コンデンサが形成される。別の実施例では、導電性セグメントが設計過程において追加され、そのようなコンデンサ構造を形成する。電源デカップリング・コンデンサは、ダイのＩ／Ｏ領域内に、又は、ダイのコア領域内に形成することができる。
【０００８】
【発明の実施の形態】
図１は、本発明による電源デカップリング・コンデンサを有する半導体集積回路１０の回路図である。半導体集積回路１０は、Ｉ／Ｏ領域１２とコア領域１４とを有する。Ｉ／Ｏ領域１２とコア領域とは、それぞれが、複数の半導体デバイス又はセルを有している。例えば、Ｉ／Ｏ領域１２はインバータ２０と有し、コア領域１４はインバータ２２を有する。インバータ２２は、インバータ２０への出力２３上にデジタル信号を提供するプレドライバ（predriver）である。インバータ２０は、デジタル信号を受け取り、その信号を、出力Ｄｏｕｔを介してオフチップに駆動する。インバータ２０は、Ｉ／Ｏ領域１２内部に、Ｉ／Ｏセルの一部を形成する。電源バスＶＤＤ及びＶＳＳは、外部電源２４に結合され、電荷をＩ／Ｏ領域１２の内部の半導体デバイスに供給する。同様に、電源バスＶＤＤ２及びＶＳＳ２は、外部電源２６に結合され、電荷をコア領域１４の内部の半導体デバイスに供給する。インダクタＬ及びＬ２は、それぞれが、電源バスＶＤＤ及びＶＤＤ２におけるインダクタンスを表す。
【０００９】
コンデンサＣ１は、インバータ２０の出力における相互接続キャパシタンスを表す。インバータ２０の出力が状態を変更すると、インバータ２０は、電流をコンデンサＣ１に与えるか、又は、電流をコンデンサＣ１からシンクする。スイッチングの間に必要な電荷は、電源バスＶＤＤ及びＶＳＳ上に、電源２４によって提供される。従って、電源２４は、電荷をコンデンサＣ１と共有する。電源２４によって提供されるキャパシタンスは比較的に非効率的であるが、その理由は、電源２４が半導体集積回路の外部にあるために、インバータ２０からの距離が大きいからである。これは、インバータ２０の出力において、時間に関する電流の変化率にノイズを生じさせる傾向を有する。
【００１０】
本発明によると、電源デカップリング・コンデンサＣ２が、インバータ２０の近傍において、電源バスＶＤＤ及びＶＳＳの間のダイ構造に形成される。コンデンサＣ２は、未使用の金属構造（ダミー金属）をＩ／Ｏ領域１２において延長して電源バスＶＤＤ又はＶＳＳのどちらか一方に物理的に重ね（重複させ、オーバラップさせ）他方の電源バスにダミー金属を電気的に結合することによって、形成される。コンデンサＣ２は、プレート３４及び３６を含む。ある実施例では、プレート３４は電源バスＶＤＤによって形成され、プレート３６は電源バスＶＤＤに重なるダミー金属によって形成される。プレート３６を形成するダミー金属の一端は、プレート３４とプレート３６とが反対の極性を有するように、電源バスＶＳＳに結合される。
【００１１】
別の実施例では、プレート３６は電源バスＶＳＳによって形成され、プレート３４は電源バスＶＳＳに重なるダミー金属によって形成される。プレート３４を形成するダミー金属の一端は、プレート３４とプレート３６とが反対の極性を有するように、電源バスＶＤＤに結合される。いずれの実施例でも、コンデンサＣ２は、スイッチングの間にローカルなトランジスタが必要に応じて用いることができる電荷を保持する。コンデンサＣ２は、スイッチングの間に電荷を必要とする半導体デバイスに非常に近い物理的位置を有し、デバイスのスイッチングに伴う時間に関する電流の変化率におけるノイズを減少させる。
【００１２】
同様に、コンデンサＣ３は、インバータ２２の出力２３とインバータ２０の入力との間の相互接続キャパシタンスを表す。電源デカップリング・コンデンサＣ４は、ダミー金属をコア領域１４において延長し電源バスＶＤＤ２又はＶＳＳ２のどちらか一方に結合された電源ストラップに物理的に重ねることによって、電源バスＶＤＤ２とＶＳＳ２との間に形成される。ダミー金属は、次に、反対の極性を有する他方の電源バスに電気的に結合される。
【００１３】
図２は、図１の回路をその中に作ることができる半導体ダイの平面図である。同じ又は同様の構成要素には、同じ参照番号が付されている。ダイ５０は、Ｉ／Ｏ領域１２と、コア領域１４と、周辺部分５２と、スクライブ領域５４とを含む。Ｉ／Ｏ領域１２は、スクライブ領域５４に沿って、コア領域１４の周囲に延長する。ダイ５０は、Ｉ／Ｏ領域１２及びコア領域１４の内部のデバイスの間の相互接続をルーティング（経路決定）する複数のルーティング層を有する。それぞれの相互接続又は「ワイヤ」は、ダイ５０上の種々のルーティング層の内部の特定のパターンでルーティングがなされている導電性材料から成る１又は複数のセグメントを含む。
【００１４】
図３は、図２の線３−３に沿った断面でのダイ５０の断面図の概略である。ダイ５０は、シリコン基板表面７０と、ポリシリコン層７４と、ルーティング層７６、７８、８０、８２、８４と、二酸化シリコン層８６とを含む。半導体デバイスは、シリコン基板表面７０とポリシリコン層７４との間の領域７２に形成される。ルーティング層７６、７８、８０、８２、８４は、ポリシリコン層７４の上に加えられ、誘電層（図示せず）によって分離される。これらのルーティング層は、「金属１」、「金属２」、「金属３」、「金属４」、「金属５」のルーティング層と称される。図３に示されているそれぞれの層の水平方向の寸法は、その層の内部での好適なルーティング方向を示している。例えば、金属層１、３、５は、図の表面の幅に沿った好適なルーティング方向を有するのに対し、金属層２、４は、図面に対して（内部へ）垂直方向の好適なルーティング方向を有する。これ以外のルーティング方向もまた、用いることができる。あるルーティング層の上の導電性セグメントは、別のルーティング層の上の導電性セグメント又は領域７２における半導体デバイスと、ルーティング層の間を垂直方向に延長する導電性のバイアを介して相互接続される。例えば、バイア８８は、金属３のルーティング層上の導電性セグメントを、金属２のルーティング層上の導電性セグメントと相互接続する。
【００１５】
ある実施例では、電源バスＶＤＤ、ＶＳＳ、ＶＤＤ２、ＶＳＳ２は、金属３のルーティング層の内部でルーティングされ、Ｉ／Ｏ領域１２内部でダイ５０の周辺領域に沿って延長する（図２）。Ｉ／Ｏ領域１２及びコア領域１４内部のデバイスを機能的に相互接続する信号ワイヤは、典型的には、金属１及び金属２のルーティング層内部において、ルーティングされる。しかし、別の実施例では、これらの信号ワイヤは、任意の金属ルーティング層の内部でルーティングすることができる。電力をＩ／Ｏ領域１２及びコア領域１４の種々のデバイスに提供する電源及びグランド・ストラップは、金属１及び金属２のルーティング層の内部でルーティングされ、金属３のルーティング層における電源バスに、導電性バイアを介して結合される。更なる電源及びグランド・ストラップを、金属４及び５のルーティング層又はそれ以外の更に上のルーティング層の内部でルーティングすることもできる。
【００１６】
図４は、Ｉ／Ｏ領域１２の内部のＩ／Ｏセル１００の平面図であり、電源バスＶＤＤ、ＶＳＳ、ＶＤＤ２、ＶＳＳ２のルーティングが図解されている。Ｉ／Ｏセル１００は、周辺領域５２に隣接して位置決めされ、破線１０２ａ、１０２ｂ及び１０２ｃによって定義されるセル境界を有する。電源バスＶＤＤ、ＶＳＳ、ＶＤＤ２、ＶＳＳ２は、境界領域５２にほぼ平行に、Ｉ／Ｏセル１００を通って延長する。ラベルＭ３は、これらのバスが金属３のルーティング層に沿ってルーティングされることを示している。別の実施例では、電源バスは、任意の金属ルーティング層においてルーティングされる。バスＶＤＤ及びＶＳＳは、電力をＩ／Ｏ領域１２の内部の半導体デバイスに供給し、バスＶＤＤ２及びＶＳＳ２は、電力をコア領域５８内部の半導体デバイスに供給する。
【００１７】
図５は、Ｉ／Ｏ領域１２の平面図であり、金属２のルーティング層と金属３のルーティング層から成る金属ルーティング・パターンが相互に重畳している様子を図解している。電源バスＶＤＤ、ＶＳＳ、ＶＤＤ２、ＶＳＳ２は、金属３のルーティング層の内部を、図面に沿って水平方向に延長している。導電性セグメント１２０、１２２、１２４、１２６、１２８は、金属２のルーティング層の内部を図面に沿って垂直方向に延長する信号ワイヤである。導電性セグメント１３０及び１３２は、ダミー金属などのそれ以外には未使用の金属によって形成され、信号ワイヤ・セグメント１２０、１２２、１２４、１２６、１２８の間の金属２のルーティング層に加えられる。ダミー金属は、多くの場合、未使用の領域に加えられ、特に金属メッキが粗である領域において、均一な金属メッキ・プロセスを維持する。導電性セグメント１３０及び１３２への金属は、また、半導体設計プロセスの間に、光信号ルートの領域に加えられ、ダミー金属の代わりになり、以下で論じるように、所望の容量性構造を形成する。
【００１８】
導電性セグメント１３０の一部は、領域１３４において、電源バスＶＳＳと重なる。導電性セグメント１３０は、バイアを介して、電源バスＶＤＤに電気的に結合される。電源バスＶＤＤが電源バスＶＳＳとは逆の極性を有しているから、そして、導電性セグメント１３０は誘電層によって電源バスＶＳＳから分離しているので、電源バスＶＳＳと重なる導電性セグメント１３０の部分は、電源バスＶＳＳの重なった部分と共に、電源デカップリング・コンデンサを形成する。このコンデンサは、Ｉ／Ｏ領域１２内部のローカルなトランジスタが必要に応じて用いることができる電荷を保持する。このコンデンサは、その全体のキャパシタンスは値が低いが、スイッチングの間に電荷を必要とするデバイスに極めて近接しており、従って、非常に効率的である。
【００１９】
同様に、導電性セグメント１３２は、領域１３８において、供給バスＶＤＤ２と重なる。導電性セグメント１３２は、バイア１４０を介して電源バスＶＳＳ２と電気的に結合されるが、その際に、電源デカップリング・コンデンサが、導電性セグメント１３２と電源バスＶＤＤ２との間の領域１３８に形成される。このコンデンサは、電源バスＶＤＤ２及びＶＳＳ２によって給電されるコア領域１４内部のトランジスタが必要に応じて用いることができる電荷を保持する。ダミー金属、すなわち、付加的な未使用の金属をそれ以外のルーティング層に加え、電源バスを有するデカップリング・コンデンサを形成することもできる。電源デカップリング・コンデンサを、更に大きな電源デカップリング・キャパシタンスのために、ダミー電力及びコーナー・セルにおいて形成することもできる。
【００２０】
更なるオン・ダイ型の電源デカップリング・コンデンサを、ダミー金属をコア領域の内部でルーティングされている電源及びグランド・ストラップに選択的に結合することによって、ダイのコア領域１４の内部に形成することができる。これは、新たな金属を追加する又は未使用の金属構造を拡張して未使用の金属構造がＶＤＤ２及びＶＳＳ２に接続されている電源及びグランド・ストラップと重なっている領域を最大化し、更に、この未使用の金属構造を反対の極性を有する電源及びグランド・ストラップに電気的に結合することによって、達成される。このコンデンサを形成するのに用いられるダミー金属は、ＶＤＤ２及びＶＳＳ２の電源及びグランド・ストラップと重なる任意のルーティング層に位置決めされる。
【００２１】
図６は、本発明によるオン・ダイ型の電源デカップリング容量性構造を有するコア領域１４の一部の平面図である。コア領域１４は、例えば、金属２のルーティング層に沿って延長する電源及びグランド・ストラップ１５０及び１５２を含む。ダミー金属構造１５４は、金属１のルーティング層に沿って延長し、領域１５６、１５８、１６０において延長して、ダミー金属が電源ストラップ１５０と重なる領域を最大化する。ダミー金属構造１５４は、バイア１６２を介して、グランド・ストラップ１５２と電気的に結合する。これにより、ダミー金属構造１５４と電源ストラップ１５０との重畳領域の間にオン・ダイ型のデカップリング・コンデンサが形成される。
【００２２】
同様にして、ダミー金属構造１７０及び１７２は、金属１のルーティング層に沿って延長し、領域１７４において延長して、ダミー金属構造１７０及び１７２と電源ストラップ１５２との重なりを最大化する。ダミー金属構造１７０及び１７２は、バイア１７６及び１７８を介して、電源ストラップ１５０と電気的に結合し、未使用のダミー金属構造１７０及び１７２とグランド・ストラップ１５２との重なる部分の間にオン・ダイ型のデカップリング・コンデンサを形成する。
【００２３】
本発明によるオン・ダイ型の電源デカップリング・コンデンサは、複数のトランジスタの同時的なスイッチングに伴うノイズを、それらのトランジスタの近傍に追加的な電荷を提供することによって、低下させる。この追加的な電荷がその出力をスイッチングする際にトランジスタを助けるのに用いられることができるように、電流経路が与えられる。概算では、このような構造のキャパシタンスは、ＶＤＤ及びＶＳＳ電源バスに対してはＩ／Ｏセル１つ当たり６０フェムト・ファラッド（ｆＦ）、ＶＤＤ２及びＶＳＳ２電源バスに対してはＩ／Ｏセル１つ当たり３０フェムト・ファラッド（ｆＦ）程度である。コア領域では、追加的なデカップリング・コンデンサが１０ｍｍダイの全体に加えられた場合には、全体のキャパシタンスは、１２ｐＦのオーダーである。しかし、これらの概算は、種々の応用例に対して著しく変動し、ダミー金属と電源バスとの重なり合いの面積の全体に大きく依存する。
【００２４】
以上で本発明を好適実施例に関して説明したが、当業者であれば、本発明の技術思想と技術的範囲とから逸脱せずに、形式及び詳細において変更が可能であることを理解するはずである。
【図面の簡単な説明】
【図１】本発明による電源デカップリング・コンデンサを有する半導体集積回路の回路図である。
【図２】図１に示した回路を形成することができる半導体ダイの平面図である。
【図３】図２の線３−３に沿った位置でのダイの断面図である。
【図４】ダイのＩ／Ｏ領域の内部におけるＩ／Ｏセルの平面図である。
【図５】Ｉ／Ｏ領域の部分図であり、本発明によるオン・ダイ型の電源デカップリング・コンデンサを有している。
【図６】ダイのコア領域の部分図であり、本発明によるオン・ダイ型の電源デカップリング・コンデンサを有している。

Claims

周辺部と、
前記周辺部の内部にあるコア領域と、
前記周辺部に沿って延長し前記コア領域を取り囲む入出力（Ｉ／Ｏ）領域と、
前記Ｉ／Ｏ領域の内部に位置する複数の半導体デバイスと、
第１及び第２のルーティング層と、
前記第１及び第２のルーティング層の間に位置する誘電層と、
相互に異なる極性を有し、電力を前記半導体デバイスに供給する所定幅の第１及び第２の電源導体であって、前記Ｉ／Ｏ領域の内部において前記周辺部に沿って相互に平行に延長し、更に、前記第１及び第２のルーティング層の一方の内部を第１方向に延長する第１及び第２の電源導体と、
前記Ｉ／Ｏ領域の内部において前記第１及び第２のルーティング層の他方の内部を前記第１方向と垂直な第２方向に延長し、前記複数の半導体デバイスを相互に接続する複数の信号導体と、
前記Ｉ／Ｏ領域の内部において前記第１及び第２のルーティング層の前記他方の内部を前記第２方向に延長し、前記複数の半導体デバイスを相互に接続することには未使用であり、一端は前記第２の電源導体に電気的に結合され、前記Ｉ／Ｏ領域の内部において他端は前記第１の電源導体と部分的に重複する部分を有してそれにより前記誘電層を挟むコンデンサを形成する金属プレートからなる導体セグメントであって、前記他端は前記第１の電源導体を横断していない、導体セグメントと、
を備えていることを特徴とする集積回路ダイ。
請求項１記載の集積回路ダイにおいて、第３のルーティング層を更に備えており、
前記第１のルーティング層は金属３ルーティング層を定義し、前記第２のルーティング層は金属２ルーティング層を定義し、前記第３のルーティング層は金属１ルーティング層を定義し、
前記第１及び第２の電源導体は、前記金属３ルーティング層の内部を延長し、
前記導体セグメントと前記複数の信号導体とは、前記金属２ルーティング層の内部を延長することを特徴とする集積回路ダイ。
請求項２記載の集積回路ダイにおいて、
前記金属３ルーティング層から前記金属２ルーティング層に延長する導電性バイアを更に備えており、
前記導体セグメントは、前記導電性バイアを介して前記第２の電源導体に電気的に結合されていることを特徴とする集積回路ダイ。
請求項１記載の集積回路ダイにおいて、該集積回路ダイは、第３、第４及び第５のルーティング層を更に備えていることを特徴とする集積回路ダイ。
請求項１記載の集積回路ダイにおいて、前記第１の電源導体は電源バスから成り、前記第２の電源導体はグランド・バスから成ることを特徴とする集積回路ダイ。
請求項１記載の集積回路ダイにおいて、前記第１の電源導体はグランド・バスから成り、前記第２の電源導体は電源バスから成ることを特徴とする集積回路ダイ。