JP2994906B2 - Data receiving circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、データ受信回路に関
し、更に詳しくは、受信データとステータスとを同時に
読み出すことが可能なデータ受信回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data receiving circuit, and more particularly to a data receiving circuit capable of simultaneously reading received data and status.

【０００２】[0002]

【従来の技術】従来、コンピュータ等のシステムにおい
て、他のコンピュータや周辺装置と通信を行うことは日
常的に行われていることである。上記通信システムの中
で、受信データを読み出す方法の一つとしてポーリング
という方法がある。2. Description of the Related Art Conventionally, in a system such as a computer, communication with other computers and peripheral devices is performed on a daily basis. In the above-mentioned communication system, there is a method called polling as one of the methods for reading the received data.

【０００３】この方法は、ある間隔でステータスを読み
だし、データ受信が完了しているかどうかを判定し、受
信が完了していれば有効な受信データを読み出す方法で
ある。In this method, a status is read at a certain interval, it is determined whether or not data reception is completed, and if reception is completed, valid received data is read.

【０００４】また、回路構成としては、ステータスと受
信データとが異なる番地に割り付けられ、ステータスと
受信データとを別々に読み出す構成と、通信速度を高速
にするためステータスと受信データとを同一番地に割り
付けて同時にステータスと受信データとを同時に読み出
す構成とがある。The circuit configuration is such that the status and the received data are assigned to different addresses, and the status and the received data are read separately, and the status and the received data are set at the same address in order to increase the communication speed. There is a configuration in which the status and the received data are read simultaneously at the same time.

【０００５】図３は、従来の、ステータスと受信データ
とを同一番地に割り付けてステータスと受信データとを
同時に読み出すデータ受信回路のブロック図であり、図
４は、図３に示すデータ受信回路の正常に動作した場合
の動作説明に供するタイミングチャートである。FIG. 3 is a block diagram of a conventional data receiving circuit for allocating a status and received data to the same address and simultaneously reading out the status and the received data. FIG. 4 is a block diagram of the data receiving circuit shown in FIG. 6 is a timing chart for explaining the operation when the operation is normal.

【０００６】図３において、受信完了パルスは、受信完
了ステータス生成回路１５と受信データレジスタ１７と
ステータスレジスタ１８とに入力され、受信完了ステー
タス生成回路１５により、受信完了ステータスが生成さ
れ、図４に示すように受信完了パルスの立ち上がりで受
信データが有効になったことを示し、読み出し信号の立
ち上がりで無効を示すように動作する。この受信完了ス
テータスにより、読み出された受信データが有効か否か
を判断する。In FIG. 3, a reception completion pulse is input to a reception completion status generation circuit 15, a reception data register 17 and a status register 18, and the reception completion status generation circuit 15 generates a reception completion status. As shown in the drawing, the rise of the reception completion pulse indicates that the reception data has become valid, and the rise of the read signal indicates that the reception data is invalid. Based on the reception completion status, it is determined whether the read reception data is valid.

【０００７】また、受信データは、ステータス生成回路
１６と受信データレジスタ１７とに入力され、受信完了
パルスにより受信データレジスタ１７にラッチされる構
成となっている。The received data is input to the status generating circuit 16 and the received data register 17, and is latched in the received data register 17 by a reception completion pulse.

【０００８】更に、受信完了ステータス生成回路１５と
受信データレジスタ１７とステータスレジスタ１８とか
らの出力は、読み出し期間中に受信完了パルスが入力さ
れても受信データ及びステータスが変化しないようにす
るためのラッチ回路１９及びバスバッファ２０を介して
データバスから、該データバスに接続された、例えばＣ
ＰＵや周辺回路等（以下、「ＣＰＵ等」という。）（図
示せず。）へ読み出される構成となっている。Further, the outputs from the reception completion status generation circuit 15, the reception data register 17, and the status register 18 are used to prevent the reception data and status from changing even if a reception completion pulse is input during the reading period. From the data bus via the latch circuit 19 and the bus buffer 20, for example, C connected to the data bus.
It is configured to be read out to a PU, a peripheral circuit, etc. (hereinafter, referred to as a “CPU, etc.”) (not shown).

【０００９】[0009]

【発明が解決しようとする課題】上述のように、ステー
タスと受信データが異なる番地に割り付けられてあり、
ステータスと受信データを別々に読み出す回路構成の場
合は受信完了ステータスを確認した後（データ受信を完
了した後）にデータを読み出すため、ポーリングでも問
題は無いが、通信速度を高速にするため、ステータスと
受信データを同一番地に割り付けて同時にステータスと
受信データを読み出すことのできる回路構成の場合は、
データの受信完了と受信データの読み出しとが同時に行
われるタイミングが発生する。As described above, the status and the received data are assigned to different addresses,
In the case of a circuit configuration that reads the status and received data separately, data is read after the reception completion status is confirmed (after data reception is completed), so there is no problem with polling. And the received data is assigned to the same address, and the status and the received data can be read at the same time.
Timing occurs in which the completion of data reception and the reading of received data are performed simultaneously.

【００１０】上記データの受信完了と受信データの読み
出しとが同時に行われるタイミングが発生した場合、デ
ータ受信回路内部に対して、受信完了ステータスが受信
データが有効であることを示し、正常に受信データが読
み出されたように動作するが、実際に読み出されたデー
タでは、受信データやステータスのビット間での遅延時
間等のばらつきにより、ＣＰＵ等が正常な受信データが
読み出せない場合が発生したり、受信データレジスタ１
７とステータスレジスタ１８との遅延時間の違いによ
り、受信データは読み込んだが、ステータスが遅延し、
受信完了ステータスが有効として読み出せない為、ＣＰ
Ｕ等は上記受信データを無効と判断し、データとして取
り込まず、データ抜け等の不具合が発生する。When the timing at which the completion of the data reception and the reading of the reception data are performed at the same time occurs, the reception completion status indicates to the data reception circuit that the reception data is valid, and the reception data is normally transmitted. Operates as if it were read, but in the data that was actually read, there was a case where the CPU etc. could not read the normal received data due to variations in the delay time between the received data and status bits. Or receive data register 1
Although the received data was read due to the difference in delay time between the status register 7 and the status register 18, the status was delayed.
Since the reception completion status cannot be read as valid, CP
U determines that the received data is invalid, does not take it as data, and causes problems such as missing data.

【００１１】上記不具合を防止するために、各ビット間
やレジスタ間の遅延を一定にしたり、データの通信を行
う装置間を同期させ、通信データとデータ読み出しの同
期を取る手段が考えられるが、上記回路を構成するトラ
ンジスタの特性や配線の長さ等をそれぞれ全く同じに
し、各信号の遅延を一定にすること等ができないため、
実現は非常に困難である。In order to prevent the above-mentioned problems, there are conceivable means for keeping the delay between each bit and between the registers constant, synchronizing the devices for data communication, and synchronizing the communication data with the data reading. Since it is not possible to make the characteristics of the transistors and the lengths of the wirings and the like constituting the above circuits exactly the same and make the delay of each signal constant, etc.
Realization is very difficult.

【００１２】次に、図５及び図６を用いて、従来のデー
タ受信回路での不具合発生動作について説明する。図５
は、図３に示すデータ受信回路中１ビット分を更に詳細
に記述した回路図であり、図６は、図５に示すデータ受
信回路の不具合動作の説明に供するタイミングチャート
である。Next, the operation of the conventional data receiving circuit for generating a defect will be described with reference to FIGS. 5 and 6. FIG. FIG.
FIG. 6 is a circuit diagram describing one bit in the data receiving circuit shown in FIG. 3 in more detail, and FIG. 6 is a timing chart for explaining a malfunction operation of the data receiving circuit shown in FIG.

【００１３】まず、図６において、受信完了パルスがハ
イレベルになると、受信データが受信データレジスタ１
７に、ステータスがステータスレジスタ１８にラッチさ
れ、それぞれの出力データが遅延してラッチ回路１９に
入力される。また、同時に、受信完了ステータス生成回
路１５であるフリップフロップがセット状態となり、受
信完了ステータスがハイレベル（有効状態）になる。こ
の直後に読み出し信号がローレベルとなった場合、ラッ
チ回路１９は受信データレジスタ１７及びステータスレ
ジスタ１８の出力をラッチするが、受信データレジスタ
１７及びステータスレジスタ１８の出力が変化している
タイミングでラッチするため、誤った受信データ及びス
テータスをラッチ回路１９はラッチしてしまい、データ
バスには誤った受信データとステータスが読み出される
ため、データバスに接続されたＣＰＵ等は誤った受信デ
ータを有効データと判断してしまう。First, in FIG. 6, when the reception completion pulse goes high, the reception data is stored in the reception data register 1.
7, the status is latched by the status register 18, and each output data is delayed and input to the latch circuit 19. At the same time, the flip-flop that is the reception completion status generation circuit 15 is set, and the reception completion status becomes high level (valid state). If the read signal goes low immediately after this, the latch circuit 19 latches the outputs of the reception data register 17 and the status register 18, but latches at the timing when the outputs of the reception data register 17 and the status register 18 change. Therefore, the erroneous received data and status are latched by the latch circuit 19, and the erroneous received data and status are read out to the data bus, so that the CPU or the like connected to the data bus converts the erroneous received data into valid data. I judge.

【００１４】図５に示すデータ受信回路を改良して、受
信完了パルスの立ち下がりで受信完了ステータスをハイ
レベル（有効状態）となるようにしても、受信データ及
びステータスが遅れて入力される（受信完了パルスの立
ち下がり直前で変化する）システムでは、読み出し信号
が受信完了パルス立ち下がり直後にローレベルになれ
ば、図６と同様の不具合が発生する可能性があり、完全
な対策ではない。Even if the data reception circuit shown in FIG. 5 is improved so that the reception completion status becomes a high level (valid state) at the falling edge of the reception completion pulse, the reception data and status are input with a delay ( If the read signal goes low immediately after the fall of the reception completion pulse, the same problem as in FIG. 6 may occur in the system, and this is not a complete measure.

【００１５】本発明は、受信完了パルスと読み出し信号
とがいかなるタイミングで入力されても、誤った受信デ
ータやステータスを有効な受信データやステータスとし
てＣＰＵ等へ読み出すことや、有効な受信データをＣＰ
Ｕ等が読み捨てることがないデータ受信回路を提供する
ことを目的とする。According to the present invention, irrespective of the timing at which a reception completion pulse and a read signal are input, incorrect reception data or status can be read out as valid reception data or status to a CPU or the like,
It is an object of the present invention to provide a data receiving circuit that U and the like do not discard.

【００１６】[0016]

【課題を解決するための手段】本発明のデータ受信回路
は、読み出し信号に同期して、受信完了ステータスを含
むステータスと受信データとを同時に出力するデータ受
信回路において、受信完了パルスの出力終了時から所定
時間後に、上記受信完了ステータスを無効状態から有効
状態にする手段と、上記読み出し信号が、上記受信完了
ステータスが上記有効状態であるときに入力されている
か、又は、上記受信完了ステータスが上記無効状態であ
るときに入力されているかを判定する手段と、上記受信
完了ステータスが上記有効状態であるときに上記読み出
し信号が入力されている場合、上記受信データ及び上記
有効状態を示す上記受信完了ステータスを含む上記ステ
ータスを出力する手段と、上記受信完了ステータスが上
記無効状態であるときに上記読み出し信号が入力されて
いる場合、上記受信データ及び上記無効状態を示す上記
受信完了ステータスを含む上記ステータスを出力する手
段とを有することを特徴とするものである。Data receiving circuit of the present invention, in order to solve the problems] in synchronization with the read signal, the data receiving circuit for outputting simultaneously a status and receive data including a reception completion status, at the output end of the reception completion pulse Predetermined
After the time, the above reception completion status is enabled from the disabled state
Means for the state, the read signal, whether the reception completion status is entered when a the effective state, or means for determining whether the reception completion status is entered when a said invalid state If, when the reception completion status is input the read out <br/> to signal when it is the effective state, said including the reception completion status indicating the received data and the valid state stearyl <br / Status output means and the reception completion status above
If the readout signal when the serial is invalid state is input, and having a means for outputting said status including the <br/> reception completion status indicating the received data and the invalid state Things.

【００１７】[0017]

【作用】上記手段を用いることにより、受信完了ステー
タスは、読み出す受信データ及びステータスが有効であ
る場合にのみ有効状態を示し、読み出し信号が受信完了
ステータスが有効状態であるときに立ち下がった場合に
は、受信データと有効状態を示す受信完了ステータスを
含むステータスをデータバスを通してＣＰＵ等へ出力
し、次の受信データを受信する状態に戻る。By using the above means, the reception completion status indicates the valid state only when the reception data and status to be read are valid, and when the read signal falls when the reception completion status is valid. Outputs a status including reception data and a reception completion status indicating a valid state to a CPU or the like through a data bus, and returns to a state of receiving the next reception data.

【００１８】また、読み出し信号が受信完了ステータス
が無効状態であるときに立ち下がった場合には、受信デ
ータ及び無効を示す受信完了ステータスを含むステータ
スをデータバスを通してＣＰＵ等へ出力し、次の受信デ
ータを受信する状態に戻る。If the read signal falls when the reception completion status is in an invalid state, a status including reception data and a reception completion status indicating invalidity is output to a CPU or the like via a data bus, and the next reception signal is output. Return to receiving data.

【００１９】[0019]

【実施例】以下、一実施例に基づいて、本発明を詳細に
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail based on one embodiment.

【００２０】図１は、本発明の一実施例の１ビット分の
データ受信回路の構成図、図２は、図１に示すデータ受
信回路の動作説明に供するタイミングチャートを示す。FIG. 1 is a block diagram of a 1-bit data receiving circuit according to an embodiment of the present invention, and FIG. 2 is a timing chart for explaining the operation of the data receiving circuit shown in FIG.

【００２１】本実施例においては、受信完了ステータス
がハイレベルのとき、受信データ及びステータスは有効
状態であり、読み出し信号がローレベルのとき、読み出
し動作を行うこととするが、本発明を限定するものでは
ない。In this embodiment, when the reception completion status is at a high level, the received data and status are in a valid state, and when the read signal is at a low level, a read operation is performed. However, the present invention is limited. Not something.

【００２２】図１に示すように、１は受信完了ステータ
ス制御回路であり、以下のような回路構成を成してい
る。まず、クロック部（ＣＫ）に受信完了パルスがイン
バータ１３を介して入力され、且つ、データ部（Ｄ）に
電源（Ｖ_CC）が接続されているＤ型フリップフロップ
（以下「フリップフロップ」という。）９の出力（Ｑ）
は、遅延回路７を介してフリップフロップ１０の反転リ
セット部（反転Ｒ）へ入力されている。尚、本実施例に
於いて、遅延回路７からの出力を受信完了ステータスと
し、フリップフロップ１０及びバスバッファ６を介して
データバスへ出力される受信完了ステータスはＣＰＵに
対して使用され、フリップフロップ１０からナンド回路
１４へ出力される受信完了ステータスは受信完了ステー
タス制御回路１内部に対して使用される。As shown in FIG. 1, reference numeral 1 denotes a reception completion status control circuit, which has the following circuit configuration. First, a D-type flip-flop (hereinafter, referred to as a “flip-flop”) in which a reception completion pulse is input to the clock unit (CK) via the inverter 13 and a power supply (V _CC ) is connected to the data unit (D). ) 9 output (Q)
Is input to the inverting reset unit (inverting R) of the flip-flop 10 via the delay circuit 7. In this embodiment, the output from the delay circuit 7 is used as a reception completion status, and the reception completion status output to the data bus via the flip-flop 10 and the bus buffer 6 is used for the CPU. The reception completion status output from 10 to the NAND circuit 14 is used inside the reception completion status control circuit 1.

【００２３】また、データ部（Ｄ）に電源（Ｖ_CC）が接
続され、クロック部（ＣＫ）に外部からの読み出し信号
がインバータ１１を介して入力されているフリップフロ
ップ１０の出力（Ｑ）は、バスバッファ６とナンドゲー
ト１４との双方へ入力されている。The output (Q) of the flip-flop 10 in which a power supply (V _CC ) is connected to the data section (D) and an external read signal is input to the clock section (CK) via the inverter 11 is , Are input to both the bus buffer 6 and the NAND gate 14.

【００２４】更に、ナンドゲート１４には、フリップフ
ロップ１０の出力と読み出し信号の反転信号とが入力さ
れ、ナンドゲート１４の出力はワンショット回路８のク
ロック部（ＣＫ）へ出力され、ワンショット回路８の反
転出力（反転Ｑ）はフリップフロップ９の反転リセット
部（反転Ｒ）へ入力される。Further, the output of the flip-flop 10 and the inverted signal of the read signal are input to the NAND gate 14, and the output of the NAND gate 14 is output to the clock section (CK) of the one-shot circuit 8, The inverted output (Q) is input to the inverted reset unit (R) of the flip-flop 9.

【００２５】以上に示す回路構成によって、受信完了ス
テータスが受信データレジスタ３の出力とステータスレ
ジスタ４の出力が確定した後に有効状態になり、かつ、
読み出し信号が受信完了ステータスが有効状態のときに
ローレベルとなると、有効状態を示す受信完了ステータ
スを含むステータスと受信データとを読み出し、受信完
了ステータスが無効状態のときにローレベルとなると、
無効状態を示す受信完了ステータスを含むステータスと
受信データとを読み出す。With the circuit configuration described above, the reception completion status becomes valid after the output of the reception data register 3 and the output of the status register 4 are determined, and
When the read signal goes low when the reception completion status is in the valid state, the read signal reads the status including the reception completion status indicating the valid state and the reception data, and when the reception completion status goes to the low level when the reception completion status is in the invalid state,
The status including the reception completion status indicating the invalid state and the reception data are read.

【００２６】また、２はステータス生成回路、３はデー
タ部（Ｄ）に受信データが入力され、且つ、反転ラッチ
部（反転ＬＡＴ）に受信完了パルスが入力され、出力
（Ｑ）がラッチ回路５のデータ部（Ｄｂ）へ入力される
受信データレジスタ、４はデータ部（Ｄ）にステータス
生成回路２で生成されたステータスが入力され、且つ、
反転ラッチ部（反転ＬＡＴ）に受信完了パルスが入力さ
れ、出力（Ｑ）がラッチ回路５のデータ部（Ｄａ）へ入
力されるステータスレジスタ、６は読み出し信号、フリ
ップフロップ１０の出力及びラッチ回路５の出力Ｑａ，
Ｑｂが入力され、データバスに出力するデータバッファ
である。尚、ステータス生成回路２は必要とするステー
タスに応じた回路構成となる。Reference numeral 2 denotes a status generation circuit, and 3 denotes a data section (D) to which received data is input, and an inversion latch section (inversion LAT) to which a reception completion pulse is input, and an output (Q) to a latch circuit 5. The received data register 4 is input to the data section (Db) of the first section, and the data section (D) receives the status generated by the status generation circuit 2 in the data section (D), and
A status register in which a reception completion pulse is input to an inversion latch unit (inversion LAT) and an output (Q) is input to a data unit (Da) of the latch circuit 5, a read signal, an output of the flip-flop 10, and a latch circuit 5 Output Qa,
This is a data buffer to which Qb is input and output to the data bus. The status generating circuit 2 has a circuit configuration according to the required status.

【００２７】次に、図１及び図２を用いて、本発明の一
実施例のデータ受信回路の動作を説明する。Next, the operation of the data receiving circuit according to one embodiment of the present invention will be described with reference to FIGS.

【００２８】まず、図２における、初期状態で受信完了
パルスがローレベルであり、読み出し信号がハイレベル
である期間では、フリップフロップ９はリセット状態に
あり、遅延回路７からの出力（受信完了ステータス）は
ローレベル（無効状態）となる。また、フリップフロッ
プ１０（有効受信データリード検出回路）は遅延回路７
からの出力がローレベルであるため、リセット状態にあ
り、フリップフロップ１０の出力（読み出し有効信号）
はローレベルとなる。このため、ナンドゲート１４の出
力（内部読み出し信号）はハイレベルであり、ワンショ
ット回路８の出力もハイレベルを保持する。First, in the period in FIG. 2 where the reception completion pulse is at the low level in the initial state and the read signal is at the high level, the flip-flop 9 is in the reset state and the output from the delay circuit 7 (reception completion status) ) Goes low (invalid state). The flip-flop 10 (valid reception data read detection circuit) is
Is in a reset state because the output from the flip-flop is low level, the output of the flip-flop 10 (read valid signal)
Goes low. Therefore, the output of the NAND gate 14 (internal read signal) is at the high level, and the output of the one-shot circuit 8 also holds the high level.

【００２９】次に、受信完了パルスがローレベルからハ
イレベルに変化すると、フリップフロップ９がセット状
態になるため、フリップフロップ９のハイレベルとなっ
た出力が遅延回路７により所定時間遅延された後、フリ
ップフロップ１０の反転リセット部に入力される。これ
により、フリップフロップ１０のリセット状態が解除さ
れる。但し、フリップフロップ１０の出力はローレベル
のままである。Next, when the reception completion pulse changes from the low level to the high level, the flip-flop 9 is set, so that the high-level output of the flip-flop 9 is delayed by the delay circuit 7 for a predetermined time. , Are input to the inverting reset unit of the flip-flop 10. Thereby, the reset state of the flip-flop 10 is released. However, the output of the flip-flop 10 remains at low level.

【００３０】次に、上述の状態になった後、ローレベル
の読み出し信号がフリップフロップ１０に入力された場
合、即ち、読み出された受信データ及びステータスが有
効である場合（図２のタイミング２）について説明す
る。Next, after the above-mentioned state is reached, when a low-level read signal is input to the flip-flop 10, that is, when the read received data and status are valid (timing 2 in FIG. 2). ) Will be described.

【００３１】まず、読み出し信号がハイレベルからロー
レベルに変化すると、フリップフロップ１０のクロック
部（ＣＫ）が立ち上がり、フリップフロップ１０の出力
はハイレベルになり、同時に、ナンドゲート１４の出力
（内部読み出し信号）はローレベルになる。上記フリッ
プフロップ１０の出力がハイレベルになることにより、
有効なデータリードが開始されたことになり、データバ
ス上に受信データとステータスが出力されている。この
ときの受信完了ステータスが、ハイレベルであるため、
上記出力された受信データは有効であることを示し、Ｃ
ＰＵ等は該受信データ及びステータスの処理を開始す
る。First, when the read signal changes from the high level to the low level, the clock section (CK) of the flip-flop 10 rises, the output of the flip-flop 10 goes high, and at the same time, the output of the NAND gate 14 (the internal read signal ) Goes low. When the output of the flip-flop 10 becomes high level,
This means that valid data read has started, and the received data and status are output on the data bus. Since the reception completion status at this time is high level,
The output data thus received indicates that it is valid, and C
The PU or the like starts processing the received data and status.

【００３２】次に、読み出し信号がハイレベルになり、
受信データの読み出しが完了すると、ナンドゲート１４
の出力はハイレベルになり、ワンショット回路８はロー
レベルのワンショットパルスを出力する。該ローレベル
のワンショットパルスにより、フリップフロップ９がリ
セット状態になり、フリップフロップ９の出力がローレ
ベルになる。Next, the read signal goes high,
When the reading of the received data is completed, the NAND gate 14
Becomes high level, and the one-shot circuit 8 outputs a low-level one-shot pulse. The flip-flop 9 is reset by the low-level one-shot pulse, and the output of the flip-flop 9 becomes low.

【００３３】続いて、フリップフロップ９の出力（Ｑ）
より遅延回路７を介して、フリップフロップ１０の反転
リセット部（反転Ｒ）にローレベルの信号が入力し、フ
リップフロップ１０がリセット状態になり、フリップフ
ロップ１０の出力（Ｑ）がローレベルになる。その後、
次のローレベルの読み出し信号が入力されると、受信デ
ータが無効であることをデータバスに接続されたＣＰＵ
等に示す。該動作により、初期状態に戻り、次の受信完
了パルスがハイレベルになるのを待つことになる。Subsequently, the output (Q) of the flip-flop 9
Through the delay circuit 7, a low-level signal is input to the inversion reset unit (inversion R) of the flip-flop 10, the flip-flop 10 is reset, and the output (Q) of the flip-flop 10 becomes low. . afterwards,
When the next low-level read signal is input, the CPU connected to the data bus informs that the received data is invalid.
Etc. This operation returns to the initial state, and waits for the next reception completion pulse to go high.

【００３４】次に、初期状態においてローレベルの読み
出し信号がフリップフロップ１０に入力された場合、即
ち、読み出された受信データ及びステータスが無効であ
る場合について説明する。Next, a case where a low-level read signal is input to the flip-flop 10 in the initial state, that is, a case where the read received data and status are invalid will be described.

【００３５】まず、読み出し信号がハイレベルからロー
レベルになると、フリップフロップ１０のクロック部が
立ち上がるが、フリップフロップ１０の反転リセット部
（反転Ｒ）にはローレベルの信号が入力され続けている
ので、フリップフロップ１０の出力はローレベルのまま
である。このため、データバス上の受信完了ステータス
は無効を示している。First, when the read signal changes from the high level to the low level, the clock section of the flip-flop 10 rises, but the low-level signal is continuously input to the inversion reset section (inversion R) of the flip-flop 10. , The output of the flip-flop 10 remains at the low level. Therefore, the reception completion status on the data bus indicates invalid.

【００３６】また、読み出し信号がハイレベルになって
も、フリップフロップ１０の出力がローレベルのままで
あるので、ワンショット回路８の出力はハイレベルのま
まであるので、フリップフロップ９の出力はローレベル
であり、受信完了ステータスは無効状態を保持する。Even if the read signal goes high, the output of the flip-flop 10 remains low, and the output of the one-shot circuit 8 remains high. At the low level, the reception completion status holds an invalid state.

【００３７】更に、読み出し信号がローレベルになった
後、受信完了パルスが入力され、受信完了ステータスが
ハイレベルになった場合、フリップフロップ１０のクロ
ック部（ＣＫ）の立ち上がりよりも後にリセット状態が
解除されるため、フリップフロップ１０の出力（Ｑ）は
ローレベルのままであり、ワンショット回路８の出力は
ハイレベルのままであり、よって、フリップフロップ９
の出力はハイレベルであり、受信完了ステータスは有効
状態を保持する。When the reception completion pulse is input after the read signal goes low and the reception completion status goes high, the reset state is set after the rising edge of the clock section (CK) of the flip-flop 10. Since the output is released, the output (Q) of the flip-flop 10 remains at the low level, and the output of the one-shot circuit 8 remains at the high level.
Is at a high level, and the reception completion status holds a valid state.

【００３８】しかし、図２のタイミング１に示す様に、
受信完了パスルの立ち下がり直後のタイミングで読み出
し信号が立ち下がった場合、受信データレジスタ３の出
力とステータスレジスタ４の出力とは変化の途中であ
り、ラッチ回路５には誤った受信データとステータスと
がラッチされてしまうことになり、読み出された受信デ
ータ及びステータスは誤っているが、ＣＰＵ等へ出力さ
れる受信完了ステータスとなるフリップフロップ１０の
出力は無効を示しているため、上記ＣＰＵ等は上記受信
データとステータスとを読み捨てるので、問題はない。However, as shown in timing 1 of FIG.
If the read signal falls at the timing immediately after the fall of the reception completion pulse, the output of the reception data register 3 and the output of the status register 4 are in the process of changing, and the erroneous reception data and status are stored in the latch circuit 5. Is latched, and the read reception data and status are incorrect, but the output of the flip-flop 10 which is the reception completion status output to the CPU or the like indicates invalid, so that the CPU or the like is invalid. Has no problem because the received data and status are discarded.

【００３９】[0039]

【発明の効果】以上、詳細に説明した様に、本発明を用
いることによって、受信データと読み出し信号とが非同
期に入力されるシステムにおいて、データの受信完了と
データの読み出しが同時に行われても、受信データやス
テータスを誤ることなくデータ通信を行うことができ
る。As described in detail above, by using the present invention, in a system in which received data and a read signal are asynchronously input, even if data reception completion and data read are performed simultaneously. Thus, data communication can be performed without erroneous reception data and status.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例の１ビットのデータ受信回路
の構成図である。FIG. 1 is a configuration diagram of a 1-bit data receiving circuit according to an embodiment of the present invention.

【図２】同データ受信回路の動作説明に供するタイミン
グチャートである。FIG. 2 is a timing chart for explaining the operation of the data receiving circuit.

【図３】従来のデータ受信回路のブロック図である。FIG. 3 is a block diagram of a conventional data receiving circuit.

【図４】同データ受信回路の動作説明に供するタイミン
グチャートである。FIG. 4 is a timing chart for explaining the operation of the data receiving circuit.

【図５】従来の１ビットのデータ受信回路の構成図であ
る。FIG. 5 is a configuration diagram of a conventional 1-bit data receiving circuit.

【図６】同データ受信回路の不具合発生動作の説明に供
するタイミングチャートである。FIG. 6 is a timing chart for explaining a malfunction occurrence operation of the data receiving circuit.

【符号の説明】[Explanation of symbols]

１ 受信完了ステータス制御回路 ２ ステータス生成回路 ３ 受信データレジスタ ４ ステータスレジスタ ５ ラッチ回路 ６ バスバッファ ７ 遅延回路 ８ ワンショット回路 ９、１０ フリップフロップ １１、１２、１３ インバータ １４ ナンドゲート REFERENCE SIGNS LIST 1 reception completion status control circuit 2 status generation circuit 3 reception data register 4 status register 5 latch circuit 6 bus buffer 7 delay circuit 8 one-shot circuit 9, 10 flip-flops 11, 12, 13 inverter 14 NAND gate

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 読み出し信号に同期して、受信完了ステ
ータスを含むステータスと受信データとを同時に出力す
るデータ受信回路において、受信完了パルスの出力終了時から所定時間後に、上記受
信完了ステータスを無効状態から有効状態にする手段
と、 上記読み出し信号が、上記受信完了ステータスが上記有
効状態であるときに入力されているか、又は、上記受信
完了ステータスが上記無効状態であるときに入力されて
いるかを判定する手段と、 上記受信完了ステータスが上記有効状態であるときに上
記読み出し信号が入力されている場合、上記受信データ
及び上記有効状態を示す上記受信完了ステータスを含む
上記ステータスを出力する手段と、 上記受信完了ステータスが上記無効状態であるときに上
記読み出し信号が入力されている場合、上記受信データ
及び上記無効状態を示す上記受信完了ステータスを含む
上記ステータスを出力する手段とを有することを特徴と
するデータ受信回路。1. A in synchronization with the read signal, the data receiving circuit for outputting simultaneously a status and receive data including a reception completion status after a predetermined time from the output end of the reception completion pulse, the received
Means to change the communication completion status from invalid to valid
When, the read signal or the reception completion status is entered when a said chromatic <br/> effective state, or whether the reception completion status is entered when a said invalid state determines above when the unit, the reception completion status is the effective state
If serial read signal is input, including the reception completion status indicating the received data and the valid state
Means for outputting said status, on when the reception completion status is the invalid state
If serial read signal is input, including the reception completion status indicating the received data and the invalid state
Data receiving circuit, characterized in that it comprises a means for outputting said status.