JP3093761B2 - マルチビット・ワードをリセットする回路 - Google Patents
マルチビット・ワードをリセットする回路Info
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- JP3093761B2 JP3093761B2 JP63193577A JP19357788A JP3093761B2 JP 3093761 B2 JP3093761 B2 JP 3093761B2 JP 63193577 A JP63193577 A JP 63193577A JP 19357788 A JP19357788 A JP 19357788A JP 3093761 B2 JP3093761 B2 JP 3093761B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、記憶装置に於けるワード・リセツテイング
に関し、より詳細には、デジタル・コンピユータの主記
憶装置に新しく書き込まれた語の番地に対応するキヤツ
シユ・メモリ内の番地を無効にすることに関する。
に関し、より詳細には、デジタル・コンピユータの主記
憶装置に新しく書き込まれた語の番地に対応するキヤツ
シユ・メモリ内の番地を無効にすることに関する。
従来技術 現在、ワード・インバリデーションは、スタテイツク
・ランダム・アクセス・メモリ（SRAM）を用いて、ある
特定番地の語が有効かどうかを示す１ビツトを蓄積し、
これを変えることにより達成することができる。この様
なシステムの不利な点は、更に補足のSRAMを追加しなけ
ればならないため、場所を取り、また更に追加の費用も
必要となるということである。
・ランダム・アクセス・メモリ（SRAM）を用いて、ある
特定番地の語が有効かどうかを示す１ビツトを蓄積し、
これを変えることにより達成することができる。この様
なシステムの不利な点は、更に補足のSRAMを追加しなけ
ればならないため、場所を取り、また更に追加の費用も
必要となるということである。
他のシステムは、ゼロの語を補助記憶装置の関連番地
に書き込む。このシステムの不利な点は、この機能を行
うアドレス・レジスタが拘束され、また書込みモードが
時間を浪費するということである。
に書き込む。このシステムの不利な点は、この機能を行
うアドレス・レジスタが拘束され、また書込みモードが
時間を浪費するということである。
今日の小型化技術では、大きなSRAMベースの設計に於
いて単一ワード・リセツテイングを達成するのに必要
な、余分な回路、及び（半導体材料の）チツプ寸法の増
加は、通常のリセツト回路を使用した場合、非常に大き
なものである。
いて単一ワード・リセツテイングを達成するのに必要
な、余分な回路、及び（半導体材料の）チツプ寸法の増
加は、通常のリセツト回路を使用した場合、非常に大き
なものである。
本発明により、回路を注目に値するほどには増やさず
に、単一ワード・リセツテイングが達成される。
に、単一ワード・リセツテイングが達成される。
課題を達成するための手段 本発明のマルチピット・ワードをリセットする回路
は、（ａ）書込み命令を受けてマルチピット・ワードを
デジタル・メモリのある選択した番地に書き込む内部デ
ータ・バス・メモリ手段と、（ｂ）マルチビット・入力
データワードを受け、そこから少なくとも１個のパリテ
ィ・ビットを発生するパリティ発生手段と、（ｃ）ワー
ド・リセット信号に応答して前記マルチビット入力デー
タ・ワードおよび前記パリティ・ビットの全ビットを同
一レベルに設定し、前記内部データ・バス・メモリ手段
へ出力するリセッティング手段を含む。この構成によ
り、パリティ・ビットを含むマルチビット・ワードの全
ビットを同一レベルに設定し、マルチビット・ワードの
無効化を可能にする。
は、（ａ）書込み命令を受けてマルチピット・ワードを
デジタル・メモリのある選択した番地に書き込む内部デ
ータ・バス・メモリ手段と、（ｂ）マルチビット・入力
データワードを受け、そこから少なくとも１個のパリテ
ィ・ビットを発生するパリティ発生手段と、（ｃ）ワー
ド・リセット信号に応答して前記マルチビット入力デー
タ・ワードおよび前記パリティ・ビットの全ビットを同
一レベルに設定し、前記内部データ・バス・メモリ手段
へ出力するリセッティング手段を含む。この構成によ
り、パリティ・ビットを含むマルチビット・ワードの全
ビットを同一レベルに設定し、マルチビット・ワードの
無効化を可能にする。
実施例 本発明は、記憶装置内の番地を無効にする回路に向け
られている。これは特に、少なくとも１個の主記憶装置
と少なくとも１個の関連キヤツシユ・メモリとを用いる
デジタル・コンピユータ・システムに適している。プロ
セツサが主記憶装置のある番地に書き込むときに、キヤ
ツシユ・メモリ内に対応する番地があれば、そのキヤツ
シユ・メモリには無効として目印をつけるか、或いはそ
の内容を直ぐに変更して主記憶装置に書き込まれたデー
タを反映しなければならない。実用的な解決法は、対応
するキヤツシユ・メモリの記憶場所を無効にすることで
ある。本発明により、その機能の時間及び回路を節約す
る。
られている。これは特に、少なくとも１個の主記憶装置
と少なくとも１個の関連キヤツシユ・メモリとを用いる
デジタル・コンピユータ・システムに適している。プロ
セツサが主記憶装置のある番地に書き込むときに、キヤ
ツシユ・メモリ内に対応する番地があれば、そのキヤツ
シユ・メモリには無効として目印をつけるか、或いはそ
の内容を直ぐに変更して主記憶装置に書き込まれたデー
タを反映しなければならない。実用的な解決法は、対応
するキヤツシユ・メモリの記憶場所を無効にすることで
ある。本発明により、その機能の時間及び回路を節約す
る。
そしてまた、単一のメモリ・システムでは、なるべく
なら、記憶装置にデータを書き込み、そのデータを読み
取り、その正確性（その正否）を確かめて、もし正しく
ない場合には、そのデータを無効にするのがよい。本発
明は、もちろん、この様な応用を可能にする。
なら、記憶装置にデータを書き込み、そのデータを読み
取り、その正確性（その正否）を確かめて、もし正しく
ない場合には、そのデータを無効にするのがよい。本発
明は、もちろん、この様な応用を可能にする。
図は、この好ましい実施例の回路の略図であり、この
好ましい実施例により記憶場所を無効にする（リセツテ
イングする）機能を実行する。上述した様に、キヤツシ
ユ・メモリ・システムでは、特定番地のデータよりもむ
しろ、番地の部分を実際にリセツテイングする。
好ましい実施例により記憶場所を無効にする（リセツテ
イングする）機能を実行する。上述した様に、キヤツシ
ユ・メモリ・システムでは、特定番地のデータよりもむ
しろ、番地の部分を実際にリセツテイングする。
入力マルチビツト・データ・ワードは信号D0−D8とし
て現わし、それらはインバータ20−28に加えられる。イ
ンバータ20−22からの出力はEXCLUSIVE−OR回路（排他
的論理和回路）12に入力され、インバータ23−25からの
出力はEXCLUSIVE−OR回路14に入力され、またインバー
タ26−28からの出力はEXCLUSIVE−OR回路16に入力され
る。EXCLUSIVE−OR回路12,14,16からの出力はEXCLUSIVE
−NOR回路（排他的否定論理和回路）18に入力されて、
奇遇検査信号（パリテイ信号）を提供する。この好まし
い実施例では、奇数パリテイ・システムは、入力マルチ
ビツト・データ・システムの「複数の１」の奇数が
「１」パリテイ・ビットとなるものに用いられる。これ
は、もちろん、技術設計の選択である。
て現わし、それらはインバータ20−28に加えられる。イ
ンバータ20−22からの出力はEXCLUSIVE−OR回路（排他
的論理和回路）12に入力され、インバータ23−25からの
出力はEXCLUSIVE−OR回路14に入力され、またインバー
タ26−28からの出力はEXCLUSIVE−OR回路16に入力され
る。EXCLUSIVE−OR回路12,14,16からの出力はEXCLUSIVE
−NOR回路（排他的否定論理和回路）18に入力されて、
奇遇検査信号（パリテイ信号）を提供する。この好まし
い実施例では、奇数パリテイ・システムは、入力マルチ
ビツト・データ・システムの「複数の１」の奇数が
「１」パリテイ・ビットとなるものに用いられる。これ
は、もちろん、技術設計の選択である。
インバータ20−28からの出力のそれぞれは、NORゲー
ト30−38にそれぞれ入力される。コンピユータ・システ
ムからの語の 信号は、インバータ102に加えられ、その出力は、各NOR
ゲートの入力にそれぞれ加えられる。
ト30−38にそれぞれ入力される。コンピユータ・システ
ムからの語の 信号は、インバータ102に加えられ、その出力は、各NOR
ゲートの入力にそれぞれ加えられる。
インバータ102からの出力はまた、インバータ90にも
加えられ、その出力はNANDゲート92への入力として役立
つ。NANDゲート92へのもう一方の入力はEXCLUSIVE−NOR
ゲート18から来る。従つて、ワード・リセツト信号によ
り、ゲート30−38及び92を制御する。
加えられ、その出力はNANDゲート92への入力として役立
つ。NANDゲート92へのもう一方の入力はEXCLUSIVE−NOR
ゲート18から来る。従つて、ワード・リセツト信号によ
り、ゲート30−38及び92を制御する。
インバータ40−48への入力はNORゲート30−38の出力
にそれぞれ接続されている。NORゲート30−38からの出
力は、また、NANDゲート50−58への出力としてそれぞれ
接続されている。インバータ40−48からの出力はNANDゲ
ート60−68への入力としてそれぞれ接続されている。NA
NDゲート50−58からの出力は、インバータ70−78に入力
されて、信号Ｄ′０−Ｄ′８をそれぞれ提供する。NAND
ゲート60−68からの出力により、インバータ80−88への
入力をそれぞれ提供し、それらのインバータは引き続
き、出力信号▲▼を提供する。
にそれぞれ接続されている。NORゲート30−38からの出
力は、また、NANDゲート50−58への出力としてそれぞれ
接続されている。インバータ40−48からの出力はNANDゲ
ート60−68への入力としてそれぞれ接続されている。NA
NDゲート50−58からの出力は、インバータ70−78に入力
されて、信号Ｄ′０−Ｄ′８をそれぞれ提供する。NAND
ゲート60−68からの出力により、インバータ80−88への
入力をそれぞれ提供し、それらのインバータは引き続
き、出力信号▲▼を提供する。
信号 を受けるインバータ102からの出力により、NANDゲート1
04への入力を提供するが、そのもう一方の入力はインバ
ータ103により提供される。103への入力は、チツプ選択
信号▲▼、すなわちチツプを選択する信号である。
NANDゲート104からの出力によりNANDゲート105への入力
を提供するが、そのもう一方の入力は書込み命令信号 により提供される。NANDゲート105からの出力はNANDゲ
ート108への直接入力を提供し、また、インバータ106へ
の入力も提供し、インバータ106の出力によりインバー
タ107への入力を提供し、インバータ107の出力によりNA
NDゲート108へのもう一方の入力を提供する。NANDゲー
ト105からの出力が「１」の場合、インバータ106及び10
7により、NANDゲート108「０」の出力の遅延を提供す
る。NANDゲート108からの出力はインバータ109を通して
反転させられ、NANDゲート50−68,91及び96の入力にそ
れぞれ加えられる。
04への入力を提供するが、そのもう一方の入力はインバ
ータ103により提供される。103への入力は、チツプ選択
信号▲▼、すなわちチツプを選択する信号である。
NANDゲート104からの出力によりNANDゲート105への入力
を提供するが、そのもう一方の入力は書込み命令信号 により提供される。NANDゲート105からの出力はNANDゲ
ート108への直接入力を提供し、また、インバータ106へ
の入力も提供し、インバータ106の出力によりインバー
タ107への入力を提供し、インバータ107の出力によりNA
NDゲート108へのもう一方の入力を提供する。NANDゲー
ト105からの出力が「１」の場合、インバータ106及び10
7により、NANDゲート108「０」の出力の遅延を提供す
る。NANDゲート108からの出力はインバータ109を通して
反転させられ、NANDゲート50−68,91及び96の入力にそ
れぞれ加えられる。
チツプ選択信号であるインバータ103からの出力もま
た、NANDゲート50−68,91及び96の入力にそれぞれ加え
られる。
た、NANDゲート50−68,91及び96の入力にそれぞれ加え
られる。
NANDゲート92からの出力により、インバータ94を介し
てNANDゲート96への入力を、また同様に、NANDゲート91
への入力も提供する。NANDゲート96からの出力は、イン
バータ98を通して反転させられて、信号Ｄ′９を提供
し、またNANDゲート91からの出力は、インバータ92′を
通して反転させられて、信号▲▼を提供する。信
号Ｄ′０乃至Ｄ′９及び、それらの反転信号▲▼
／▲▼は、次に、入力マルチビツト・データ・ワ
ードD0−D8に従つて、或いは、ゲート30−38及び92から
生じたリセツトされたマルチビツト・ワードによりデジ
タル・メモリにそれぞれ書き込まれる。
てNANDゲート96への入力を、また同様に、NANDゲート91
への入力も提供する。NANDゲート96からの出力は、イン
バータ98を通して反転させられて、信号Ｄ′９を提供
し、またNANDゲート91からの出力は、インバータ92′を
通して反転させられて、信号▲▼を提供する。信
号Ｄ′０乃至Ｄ′９及び、それらの反転信号▲▼
／▲▼は、次に、入力マルチビツト・データ・ワ
ードD0−D8に従つて、或いは、ゲート30−38及び92から
生じたリセツトされたマルチビツト・ワードによりデジ
タル・メモリにそれぞれ書き込まれる。
本発明の動作モード が高く（「１」）、かつ信号 が共に低い（「０」）時、この回路は書込み（ライト）
モード中である。信号D0−D8で現わしたマルチビツト入
力データ・ワードが入力され、反転させられ、EXCLUSIV
E−ORゲート12、14、16及びEXCLUSIVE−NORゲート18か
ら成るパリテイ発信器に送られて、パリテイ・ビツトを
生じさせる。同時に、インバータ20−28を通して反転さ
せられた入力信号D0−D8はNORゲート30−38に入力され
る。NORゲート30−38からの出力はNANDゲート50−58に
転送され、また反転されて、NANDゲート60−68の入力に
送られる。
モード中である。信号D0−D8で現わしたマルチビツト入
力データ・ワードが入力され、反転させられ、EXCLUSIV
E−ORゲート12、14、16及びEXCLUSIVE−NORゲート18か
ら成るパリテイ発信器に送られて、パリテイ・ビツトを
生じさせる。同時に、インバータ20−28を通して反転さ
せられた入力信号D0−D8はNORゲート30−38に入力され
る。NORゲート30−38からの出力はNANDゲート50−58に
転送され、また反転されて、NANDゲート60−68の入力に
送られる。
信号が「０」であるので、NANDゲート105からの出力は
「１」であり、それは直ぐにNANDゲート108の入力に加
えられる。その時のNANDゲート108の出力は「１」なの
で、インバータ109から「０」が生じ、ゲート50−68、9
1、及び96が無能に（デイスエイブルに）される。
「１」であり、それは直ぐにNANDゲート108の入力に加
えられる。その時のNANDゲート108の出力は「１」なの
で、インバータ109から「０」が生じ、ゲート50−68、9
1、及び96が無能に（デイスエイブルに）される。
EXCLUSIVE±−NORゲート18から発生したパリテイはNA
NDゲート92に入力されるが、NANDゲート92のもう一方の
入力はインバータ90から供給される。
NDゲート92に入力されるが、NANDゲート92のもう一方の
入力はインバータ90から供給される。
信号が「１」であるので、インバータ102の出力は
「０」であり、またインバータ90の出力は「１」であ
り、従つてNANDゲート92がイネイブルにされる。もし、
例えば、発生したパリテイが「１」であれば、「０」が
NANDゲート92から出力され、インバータ94を通して反転
され、NANDゲート96の入力への「１」として現れる。反
転されなかつた場合は、NANDゲート91の入力への「０」
として現れる。
「０」であり、またインバータ90の出力は「１」であ
り、従つてNANDゲート92がイネイブルにされる。もし、
例えば、発生したパリテイが「１」であれば、「０」が
NANDゲート92から出力され、インバータ94を通して反転
され、NANDゲート96の入力への「１」として現れる。反
転されなかつた場合は、NANDゲート91の入力への「０」
として現れる。
これらの信号がNANDゲート50−68,91及び96において
形成されている間、インバータ109からのイネイブル信
号は「０」であつたので、従つて、これらのゲートを無
能にする。NANDゲート105からの「１」出力はインバー
タ106、そして107を通して、反転させられ、NANDゲート
108のもう一方の入力に「１」入力を提供する。二回の
反転にかかる時間は、情報を上記のゲートに定めるのに
十分である。その時、「０」がNANDゲート108から出力
され、インベータ109を通して反転させられ、イネイブ
ル入力としてNANDゲート50−68,91及び96に加えられ
る。これらのゲートからの出力は全て、インバータ70−
88、92′及び98を通して反転させられ、出力Ｄ′０乃至
Ｄ′９及び▲▼／▲▼が提供される。それ
から、これらの信号が記憶装置に書き込まれる。
形成されている間、インバータ109からのイネイブル信
号は「０」であつたので、従つて、これらのゲートを無
能にする。NANDゲート105からの「１」出力はインバー
タ106、そして107を通して、反転させられ、NANDゲート
108のもう一方の入力に「１」入力を提供する。二回の
反転にかかる時間は、情報を上記のゲートに定めるのに
十分である。その時、「０」がNANDゲート108から出力
され、インベータ109を通して反転させられ、イネイブ
ル入力としてNANDゲート50−68,91及び96に加えられ
る。これらのゲートからの出力は全て、インバータ70−
88、92′及び98を通して反転させられ、出力Ｄ′０乃至
Ｄ′９及び▲▼／▲▼が提供される。それ
から、これらの信号が記憶装置に書き込まれる。
今、信号 が「０」に行くとする。そうすると、インバータ102か
らの出力は「１」となり、それは各ゲート30−38の入力
に加えられ、また、インバータ90を介して反転させら
れ、入力としてNANDゲート92へ加えられる。これらの状
態で、NORゲート30−38は無能にされ、またNANDゲート9
2が無能にされる。NORゲート30−38の「０」出力は、NA
NDゲート50−58に転送されるが、そのNANDゲート50−58
はNANDゲート60−68に存在するそれらの相対物を有す
る。同時に、インバータ90からのNANDゲート92への入力
の「０」は、結果として「１」出力になり、それは、イ
ンバータ94を通して反転させられ、NANDゲート91の入力
に対して現れる「１」と共に、NANDゲート96の入力に対
して現れる。
らの出力は「１」となり、それは各ゲート30−38の入力
に加えられ、また、インバータ90を介して反転させら
れ、入力としてNANDゲート92へ加えられる。これらの状
態で、NORゲート30−38は無能にされ、またNANDゲート9
2が無能にされる。NORゲート30−38の「０」出力は、NA
NDゲート50−58に転送されるが、そのNANDゲート50−58
はNANDゲート60−68に存在するそれらの相対物を有す
る。同時に、インバータ90からのNANDゲート92への入力
の「０」は、結果として「１」出力になり、それは、イ
ンバータ94を通して反転させられ、NANDゲート91の入力
に対して現れる「１」と共に、NANDゲート96の入力に対
して現れる。
書き込み動作において前に説明したように、遅延した
ライト信号によりインバータ109から「１」出力が生
じ、ゲート50−68、91及び96がイネイブルになり、全て
の「０」が記憶装置の番地指定した場所に転送される。
ライト信号によりインバータ109から「１」出力が生
じ、ゲート50−68、91及び96がイネイブルになり、全て
の「０」が記憶装置の番地指定した場所に転送される。
本回路により、記憶装置に語を書き込むのに、その発
生したパリテイにより最小の時間で書き込むことを可能
にする。最小の時間は、また、「複数の０」を「０」パ
リテイ・ビツトと共に書き込むことにも実際には必要で
あり、本回路はこの機能も同様に達成する。
生したパリテイにより最小の時間で書き込むことを可能
にする。最小の時間は、また、「複数の０」を「０」パ
リテイ・ビツトと共に書き込むことにも実際には必要で
あり、本回路はこの機能も同様に達成する。
当業者にとつて、本発明をこの好ましい実施例で説明
したような回路を正確に複写せずに実行することができ
ることを可能にする。本発明は、添付の特許請求の範囲
のみによつて制限されるものである。
したような回路を正確に複写せずに実行することができ
ることを可能にする。本発明は、添付の特許請求の範囲
のみによつて制限されるものである。
以上の説明に関連して、更に下記の項を開示する。
（１） 書込み命令を受けてマルチビツト・ワードをデ
ジタル・メモリのある選択した番地に書き込み、ワード
・リセツト信号に反応して、少なくとも１個のパリテイ
・ビツトを含む前記デジタル・メモリのある選択した番
地のマルチビツト・ワードをリセツトする回路であつ
て、 （ａ） マルチビツト・ワードを受ける内部データ・
バス・メモリ手段が、書込み命令を受けて前記デジタル
・メモリのある選択した番地に前記マルチビツト・ワー
ドを書き込むべく接続されていることと、 （ｂ） パリテイ発信手段が、マルチビツト入力デー
タ・ワードを受け、そこから少なくとも１個のパリテイ
・ビツトを発生するべく接続されていることと、 （ｃ） リセツテイング手段が、前記入力データ・ワ
ード、前記パリテイ・ビツト、及び前記ワード・リセツ
ト信号とを受けるべく接続され、リセツトしたマルチビ
ツト・ワードを前記内部データ・バス・メモリ手段に書
き込むのに適しているリセツテイング手段に於いて、全
ビツトが同一レベルに設定され、パリテイ・ビツトが、
前記ワード・リセツト信号がある時に、リセツトされた
マルチビツト・ワードのパリテイに対応する値に設定さ
れ、前記書込み命令がある時に、前記デジタル・メモリ
に書き込むこととを含む回路。
ジタル・メモリのある選択した番地に書き込み、ワード
・リセツト信号に反応して、少なくとも１個のパリテイ
・ビツトを含む前記デジタル・メモリのある選択した番
地のマルチビツト・ワードをリセツトする回路であつ
て、 （ａ） マルチビツト・ワードを受ける内部データ・
バス・メモリ手段が、書込み命令を受けて前記デジタル
・メモリのある選択した番地に前記マルチビツト・ワー
ドを書き込むべく接続されていることと、 （ｂ） パリテイ発信手段が、マルチビツト入力デー
タ・ワードを受け、そこから少なくとも１個のパリテイ
・ビツトを発生するべく接続されていることと、 （ｃ） リセツテイング手段が、前記入力データ・ワ
ード、前記パリテイ・ビツト、及び前記ワード・リセツ
ト信号とを受けるべく接続され、リセツトしたマルチビ
ツト・ワードを前記内部データ・バス・メモリ手段に書
き込むのに適しているリセツテイング手段に於いて、全
ビツトが同一レベルに設定され、パリテイ・ビツトが、
前記ワード・リセツト信号がある時に、リセツトされた
マルチビツト・ワードのパリテイに対応する値に設定さ
れ、前記書込み命令がある時に、前記デジタル・メモリ
に書き込むこととを含む回路。
（２） 第（１）項に記載した回路において、前記内部
データ・バス・メモリ手段が複数のバス・ゲートを含む
ことを特徴とする回路。
データ・バス・メモリ手段が複数のバス・ゲートを含む
ことを特徴とする回路。
（３） 第（２）項に記載した回路において、前記複数
のバス・ゲートが更に、前記パリテイ・ビツトを含む、
前記マルチビツト・ワードの各部分ごとにNANDゲートを
含み、前記マルチビツト・ワード及び前記パリテイ・ビ
ツトの各ビツトを発生することを特徴とする回路。
のバス・ゲートが更に、前記パリテイ・ビツトを含む、
前記マルチビツト・ワードの各部分ごとにNANDゲートを
含み、前記マルチビツト・ワード及び前記パリテイ・ビ
ツトの各ビツトを発生することを特徴とする回路。
（４） 第（３）項に記載した回路において、前記複数
のバス・ゲートが更に、各部分ごとに第二のNANDゲート
を含み、各ビツトの反転とパリテイ・ビツトとを発生す
ることを特徴とする回路。
のバス・ゲートが更に、各部分ごとに第二のNANDゲート
を含み、各ビツトの反転とパリテイ・ビツトとを発生す
ることを特徴とする回路。
（５） 第（１）項に記載した回路において、前記パリ
テイ発信手段が、前記マルチビツト・データ・ワードを
受けるEXCLUSIVE ORゲート及び前記EXCLUSIVE ORゲー
トの出力を受けてパリテイ・ビツトを提供するEXCLUSIV
E NORゲートとを含むことを特徴とする回路。
テイ発信手段が、前記マルチビツト・データ・ワードを
受けるEXCLUSIVE ORゲート及び前記EXCLUSIVE ORゲー
トの出力を受けてパリテイ・ビツトを提供するEXCLUSIV
E NORゲートとを含むことを特徴とする回路。
（６） 第（１）項に記載した回路において、前記リセ
ツテイング手段が、前記入力マルチビツト・データ・ワ
ードの各部分のNORゲートと、前記パリテイ・ビツトのN
ANDゲートとを含み、前記NORゲート及び前記NANDゲート
のそれぞれが前記ワード・リセツト信号を受けるべく接
続されていることを特徴とする回路。
ツテイング手段が、前記入力マルチビツト・データ・ワ
ードの各部分のNORゲートと、前記パリテイ・ビツトのN
ANDゲートとを含み、前記NORゲート及び前記NANDゲート
のそれぞれが前記ワード・リセツト信号を受けるべく接
続されていることを特徴とする回路。
（７） 第（７）項に記載した回路であつて、更に、前
記ワード・リセツト信号を反転させて反転されたワード
・リセツト信号を前記NANDゲートに提供するインバータ
を含む回路。
記ワード・リセツト信号を反転させて反転されたワード
・リセツト信号を前記NANDゲートに提供するインバータ
を含む回路。
（８） 第（１）項に記載した回路において、前記リセ
ツテイング手段が、前記リセツトされたマルチビツト・
ワード及び前記対応するパリテイ・ビツトが前記内部バ
ス・データ・メモリ手段を入れる時間を有するまで、前
記書込み信号を、受けて遅らせる遅延手段を含むことを
特徴とする回路。
ツテイング手段が、前記リセツトされたマルチビツト・
ワード及び前記対応するパリテイ・ビツトが前記内部バ
ス・データ・メモリ手段を入れる時間を有するまで、前
記書込み信号を、受けて遅らせる遅延手段を含むことを
特徴とする回路。
（９） 第（８）項に記載した回路において、前記遅延
手段が、直列に接続された一対のインバータを含むこと
を特徴とする回路。
手段が、直列に接続された一対のインバータを含むこと
を特徴とする回路。
（10） 第（１）項に記載した回路において、前記リセ
ツトされたマルチビツト・ワード及び前記パリテイ・ビ
ツトの各ビツトがゼロに設定されていることを特徴とす
る回路。
ツトされたマルチビツト・ワード及び前記パリテイ・ビ
ツトの各ビツトがゼロに設定されていることを特徴とす
る回路。
（11） デジタル・メモリの選択された番地のマルチビ
ツト・ワードをリセツテイングする回路が、ワード・リ
セツト信号を受けて、マルチビツト・ワードを選択され
た番地に入れられ、そこでは、全てのビツトが同一レベ
ルに設定され、パリテイ・ビツトはマルチビツト・ワー
ドのパリテイに対応する値に設定される。この回路は、
マルチビツト入力データ・ワードD0−D8を受け、そこか
ら少なくとも１個のパリテイ・ビツトを発生するパリテ
イ発信器を含む。通常の書き込み動作中は、マルチ・ビ
ツト入力データ・ワード及びパリテイ・ビツトはデジタ
ル・メモリの選択された番地に書き込まれる。ワード・
リセツト信号の間、パリテイ発信器及びマルチビツト入
力データ・ワードからの出力は記憶装置へ入るのを妨げ
られる。
ツト・ワードをリセツテイングする回路が、ワード・リ
セツト信号を受けて、マルチビツト・ワードを選択され
た番地に入れられ、そこでは、全てのビツトが同一レベ
ルに設定され、パリテイ・ビツトはマルチビツト・ワー
ドのパリテイに対応する値に設定される。この回路は、
マルチビツト入力データ・ワードD0−D8を受け、そこか
ら少なくとも１個のパリテイ・ビツトを発生するパリテ
イ発信器を含む。通常の書き込み動作中は、マルチ・ビ
ツト入力データ・ワード及びパリテイ・ビツトはデジタ
ル・メモリの選択された番地に書き込まれる。ワード・
リセツト信号の間、パリテイ発信器及びマルチビツト入
力データ・ワードからの出力は記憶装置へ入るのを妨げ
られる。
第１図は、デジタル・メモリのマルチビツト・ワードを
リセツテイングする回路の略図である。 主な符号の説明： 10:マルチビツト・ワードをリセツテイングする回路 12,14,16:EXCLUSIVE−ORゲート 18:EXCLUSIVE−NORゲート 20−28:インバータ 30−38:NORゲート 40−48:インバータ 50−68:NANDゲート 70−88:インバータ 90,92′,94,98:インバータ 91,92,96:NANDゲート 102,103,106,107,109:インバータ 104,105,108:NANDゲート D0−D8:信号
リセツテイングする回路の略図である。 主な符号の説明： 10:マルチビツト・ワードをリセツテイングする回路 12,14,16:EXCLUSIVE−ORゲート 18:EXCLUSIVE−NORゲート 20−28:インバータ 30−38:NORゲート 40−48:インバータ 50−68:NANDゲート 70−88:インバータ 90,92′,94,98:インバータ 91,92,96:NANDゲート 102,103,106,107,109:インバータ 104,105,108:NANDゲート D0−D8:信号
フロントページの続き (56)参考文献 特開 昭60−66384（ＪＰ，Ａ) 特開 昭62−154286（ＪＰ，Ａ) 特開 昭60−236199（ＪＰ，Ａ)
Claims (1)
- 【請求項１】書込み命令を受けてマルチビット・ワード
をデジタル・メモリのある選択した番地に書込み、ワー
ド・リセット信号に応答して少なくとも１個のパリティ
・ビットを含むデジタル・メモリのある選択した番地の
マルチビット・ワードをリセットする回路であって、 （ａ）書込み命令を受けてマルチビット・ワードをデジ
タル・メモリのある選択した番地に書込む内部データ・
バス・メモリ手段と、 （ｂ）マルチビット入力データ・ワードを受け、そこか
ら少なくとも１個のパリティ・ビットを発生するパリテ
ィ発生手段と、 （ｃ）ワード・リセット信号に応答して前記マルチビッ
ト入力データ・ワードおよび前記パリティ・ビットの全
ビットを同一レベルに設定し、前記内部データ・バス・
メモリ手段へ出力するリセティング手段と、 を含みマルチビット・ワードをリセットする回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US081925 | 1979-10-04 | ||
| US07/081,925 US4860262A (en) | 1987-08-05 | 1987-08-05 | Cache memory reset responsive to change in main memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01111243A JPH01111243A (ja) | 1989-04-27 |
| JP3093761B2 true JP3093761B2 (ja) | 2000-10-03 |
Family
ID=22167277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63193577A Expired - Fee Related JP3093761B2 (ja) | 1987-08-05 | 1988-08-04 | マルチビット・ワードをリセットする回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4860262A (ja) |
| JP (1) | JP3093761B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69024086T2 (de) * | 1989-04-13 | 1996-06-20 | Sundisk Corp | EEprom-System mit Blocklöschung |
| US7447069B1 (en) | 1989-04-13 | 2008-11-04 | Sandisk Corporation | Flash EEprom system |
| JP2938511B2 (ja) * | 1990-03-30 | 1999-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| US5043943A (en) * | 1990-06-18 | 1991-08-27 | Motorola, Inc. | Cache memory with a parity write control circuit |
| JPH09293017A (ja) * | 1996-04-24 | 1997-11-11 | Nec Niigata Ltd | コンピュータ |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4099069A (en) * | 1976-10-08 | 1978-07-04 | Westinghouse Electric Corp. | Circuit producing a common clear signal for erasing selected arrays in a mnos memory system |
| US4155070A (en) * | 1977-12-01 | 1979-05-15 | Northern Telecom Limited | Code-converter with preservation of parity |
| JPS6066384A (ja) * | 1983-09-21 | 1985-04-16 | Nec Corp | メモリ制御回路 |
| JPS60236199A (ja) * | 1984-05-08 | 1985-11-22 | Nec Corp | 半導体メモリ装置 |
| JPS62154286A (ja) * | 1985-12-26 | 1987-07-09 | Nec Corp | 書き替え可能メモリに対するライト・アクセス方式 |
-
1987
- 1987-08-05 US US07/081,925 patent/US4860262A/en not_active Expired - Lifetime
-
1988
- 1988-08-04 JP JP63193577A patent/JP3093761B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01111243A (ja) | 1989-04-27 |
| US4860262A (en) | 1989-08-22 |
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Legal Events
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