JP3021145B2 - 電力供給バス上のノイズ制御の方法および装置 - Google Patents
電力供給バス上のノイズ制御の方法および装置Info
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Description
積回路の電力供給バス上に存在するスイッチングに起因
するノイズのレベルを制御する方法および装置に関す
る。
小さく、より高速の、かつより低出力の論理ゲートの実
現に向かっている。これはゲートおよびそれらの導線の
物理的大きさを小さくでき、翻って半導体材料の単位面
積当りに一層多数の論理ゲートが製造できることを意味
する。不幸にして、出力デバイスに関してはこの全体的
傾向に直ちに追随することはできない。これは主に、出
力デバイスを外部論理入力端に接続する外部導体が比較
的に大きな容量とインダクタンスとを有するものであ
り、内部論理ゲートと同一の程度に物理的に小型化でき
ないからである。
が接続線および外部回路を駆動するための出力パッドド
ライバで占拠されてしまう。これに関連して起こること
は、集積回路を通過する電流の大変顕著な部分が、集積
回路が供給するまたは吸収する出力電流として出力パッ
ドドライバを流れることである。
加えて、最近の集積回路の出力パッドドライバの多くは
一緒に動作しそれらの電流を一緒に流す。例えば16個
の出力パッドドライバは一緒に動作して16ビット幅の
アドレスまたはデータバスを駆動することができる。不
幸にしてこれは16個、32個、ときには64個の出力
パッドドライバの群がしばしば同時に論理状態のスイッ
チングを行うことを意味する。このような群のスイッチ
ングは過渡的電圧を集積回路の電力バス導体上に誘起す
ることがある。なぜならば物理的大きさ、寄生インダク
タンス、および寄生抵抗の制限を受ける固有の電流があ
るからである。過渡的電圧はもしも群をなすスイッチの
大多数が一つの特定状態、例えば論理高(HI)から反
対の状態、すなわち論理低LOに切り替わると特に起こ
りやすい。過渡電圧が出力パッドドライバ上において示
すこの効果のため、内部論理電力供給バスを入力/出力
用電力供給バスから分離する公知方法ではこれらの問題
を解決することができない。
常に高速のスイッチング速度において、これらスイッチ
ング過渡現象を一層悪化させる。その理由はインダクタ
ンス等が電流の変化に反対するからである。この反対現
象は出力パッドドライバ電力供給線を介して集積回路中
に流れ込む電流を抑制し、電源の低電位を過渡的に増大
させると共に電源の高電位を減少させるからである。電
源の低電位レベルの過渡的増大は通常グランドバウンス
と呼ばれ、また電源の高電位の過渡現象は過渡ノイズと
呼ばれる。これら両方の過渡電圧は問題を引き起こすこ
とがあり、注意深く取り扱わなければならないが、論理
低LOの電圧の確定は論理高HIに対してよりも厳格さ
を要求されるので、しばしばグランドバウンスが過渡問
題の中心を占める。
積回路のみならず、それに接続された他の集積回路の両
方に影響を与える。出力ドライバ電流により集積回路の
低電位レベルに誘起された過渡バウンスが、たまたま同
一の低電位バスを共有した無関係の論理回路に誤った論
理高HIを誘起しうる。これが、なぜ集積回路がしばし
ば内部論理ゲートおよび出力パッドドライバ用に別個の
電源バスを有するかという理由である。出力パッドドラ
イバ電力供給バスは、良く知られているように、保護ダ
イオードを介して集積回路入力線上に到来する任意サー
ジを吸収するのに広く使用される。このようなわけでパ
ッドドライバ電力供給バスは通常、入力/出力電力供給
バスと呼ばれる。内部電力供給バスと出力パッドドライ
ババスの分離によって電源の高電位導体および低電位導
体を外部的に一体に接続することが可能となる。この場
合、集積回路で発生した過渡ノイズを低減するためより
大きな外部導体および抑制容量を使用することができ
る。このようにノイズを抑制し、共通の基準電位を与え
て集積回路間の信号取り扱いを促進できる。
路から2進法出力を受けている後続の集積回路は外部的
な誤りの論理高HIで駆動される可能性がある。すなわ
ち論理低LOより高いが論理高HIよりは低いメタ電圧
レベルにより駆動される可能性がある。他方、高電位ノ
イズ過渡現象を経験している集積回路のドライバから出
力を受信している次の集積回路は誤りの論理低LOで駆
動される可能性がある。すなわち論理高HIより低いが
論理低LOより高いメタ電圧レベルにより駆動される可
能性がある。これらは共に好ましからぬ状況であり、こ
れまで従来の解決法はさらに別の顕著な問題をもたらし
た。
イズに対するこれまでの解決法の一つは、ドライバ出力
2進値が有効であると考えられる時間を、過渡電圧が鎮
静するまで遅延することである。この解決法では遅延中
に開始されたすべての誤り2進状態が、消滅されるかあ
るいは「構わず無視せよ」論理信号となることが必要で
ある。この方法につきまとう問題は各2進出力転送に予
定の大きさの遅延を組み込むことである。そのような遅
延組み込みは、より高速でより高いデータ密度を得よう
とする技術傾向に逆らうものである。
バのスイッチング速度を変化させることにより出力ドラ
イバ電流の変化速度を遅延することである。この解決法
は常に、ノイズ過渡電圧を防止しおよび/または低減す
る方法として出力ドライバ電流の変化速度を遅延させ
る。上記遅延設定方法と同様、この解決法はスイッチン
グの遅延を導入するが、その遅延を出力ドライバ中に導
入して情報転送期間中に2進状態が変化するときのスイ
ッチング速度を低減する。その結果データパルスの先頭
縁および後部縁で誘起された過渡ノイズ(これがこの種
の過渡ノイズの主要なものである)の量が低減される。
加えて、出力電流が変化しうる速度を低下させることに
より、しばしば過渡ノイズ自体のみならずグランドバウ
ンス量とグランドバウンス鎮静時間とが低減される。し
かしながらこの第二の方法はグランドバウンスおよび過
渡ノイズの抑制が常に必要であるとの仮定の下に依然と
してすべてのスイッチング遷移の変化速度を遅延させ
る。従ってこれもまた、より高速のスイッチング時間へ
向かおうとする傾向を阻害するものである。
ンドバウンスノイズおよび/または電力供給線上の過渡
ノイズに関する問題を抑制する必要があるときのみ動作
するようにしたグランドバウンスノイズおよび過渡ノイ
ズの低減装置を提供することを課題とする。
するため、グランドバウンスおよび/または過渡ノイズ
量の関数として、出力電流の変化速度を遅延するグラン
ドバウンスと過渡ノイズを低減する装置を与えることで
ある。
上記目的は、出力パッドドライバを駆動する出力バッフ
ァを含む内部論理デバイスに供する別個の高レベル電力
供給バスおよび低レベル電力供給バス並びに出力パッド
ドライバを与えること、かつ内部論理電力供給バスおよ
び出力ドライババス間の相異を2進状態のスイッチング
により出力ドライババスに誘起されたノイズの関数とな
る制御信号として利用することにより達成される。この
制御信号が出力バッファ内の制御デバイスに帰還され
て、2進状態をスイッチングしている出力パッドドライ
バにより出力ドライババスに誘起されたノイズを制御可
能に低減する。
および低電位を備えた内部電力供給バスと、高および低
電位を備えた入力/出力電力供給バスと、出力パッドド
ライバとを有する集積回路に対するノイズ低減装置を与
えることにより達成される。このノイズ低減装置はさら
に多段の、かつ複数最終段付きの、非反転バッファを含
む。これら最終段の一つは前記内部電力供給バスの高お
よび低電位間に接続された第一のインバータを有する。
この第一インバータは出力パッドドライバのP-型トラ
ンジスタを駆動するための出力端を有する。最終段の第
二のものは内部電力供給バスの高および低電位間に接続
される第二のインバータを有する。この第二のインバー
タは出力パッドドライバのN-型トランジスタを駆動す
るための出力端を有する。該第一インバータと該内部低
電位電力供給バスとの間には第一の帰還デバイスが接続
される。この帰還デバイスは、該入力/出力高電位電力
供給バスの電圧レベルが低電位内部電力供給バスに対し
て減少するに伴い、該出力パッドドライバのP-型トラ
ンジスタを駆動する出力の変化速度を減少させるための
ものである。同様に、第二帰還デバイスが該第二のイン
バータと入力/出力低電位電力供給バスとの間に接続さ
れるが、この帰還デバイスは、該入力/出力高電位電力
供給バスの電圧レベルが該入力/出力低電位電力供給バ
スに対して減少するに伴い、出力パッドドライバのN-
型トランジスタを駆動する出力の変化速度を減少させる
ためのものである。本ノイズ低減装置は出力パッドドラ
イバを駆動する出力電圧の変化速度を減少させる。この
減少は入力/出力高電位電力供給バスの電圧レベルの変
化速度を減少させ、それにより2進状態をスイッチング
している出力パッドドライバで発生されるノイズ電圧を
低減する。
を説明する。
0が示されている。入力端Dは第一段の入力であると共
にこのバッファの入力である。この第一段はFET1
2、14で構成される。各FET12、14は外部導体
および/またはコンポーネントに出力すべき論理信号を
受信するため、そのゲートが入力端Dに接続される。F
ET12、14は一体となって公知のCMOSインバー
タ構成を形成する。第一段はFET16、18、20、
22、24および26のイネーブル/ディスエーブル回
路網に接続される。ENABLE入力がアクティブ低に
より駆動されるとき、FET16、26はオフにされ、
FET18はオンにされる。FET18にかかる電圧は
その後FET20をオンにし、FET22をオフにす
る。FET24はオンにされたFET20により短絡さ
れる。FET20による短絡路が完全でないとしても、
FET24はアクティブLO ENABLE信号により
オンにされる。当業者はFET22、26がオフになっ
ており、FET20、24がオンになっているときは、
第一段FET12、14の出力データが通常時、FET
30、32および36、38でそれぞれ形成される実質
的に同一の第二段インバータ29、35に伝播すること
が了解されよう。
Iで駆動されると、FET16、26はオンにされ、F
ET18はオフにされる。このときFET16にかかる
電圧はFET22をオンにし、FET20、24をオフ
にする。FET22、26がオンの状態の下では、第一
段からの出力データは使用禁止にされ(disabled )、論
理高HIが線FET22を通り、線28を介して第二段
29へ通過し、論理低LOがFET26を通り、線34
を介してもう一つの第二段35に至る。この論理高HI
は第二段29により論理低LOに反転され、これが線4
0を介して、FET42、44で構成される第三段CM
OSインバータ41に出力される。同様に第二段35が
その入力端の論理低LOを論理高HIに反転して、これ
が線46を介して、FET48、50で構成されるもう
一つの第三段CMOSインバータ47に出力されるCM
OSインバータ41の出力は従って論理高HIとなり、
CMOSインバータ47の出力が論理低LOとなる。こ
れらの第三段出力はそれぞれ線52、54を介して図2
の出力ドライバ58のP-FET60のゲートとN-FE
T62のゲートとに接続される。P-FET60のゲー
トが論理高HIで駆動され、N-FET62のゲートが
論理低LOで駆動されるとき、出力ドライバ58は高イ
ンピーダンス出力状態に駆動される。
アクティブである(すなわちENABLE入力は論理低
LOである)ときの出力バッファ10の2進演算を説明
する。入力DはN-FET12およびP-FET14のゲ
ートに接続される。N-FET12およびP-FET14
は、N-FET12とP-FET14との間で直列である
N-FET20を除けば、CMOSインバータ構成内の
内部高電位電力供給バスのIN VDDと内部低電位電
力供給バスのIN VSSとの間で直列に接続される。
しかし、前述したように、もしもENABLE入力が論
理低LOに駆動されると、N-FET20は実質的に短
絡路となり、このためこの第一段がCMOSインバータ
段と等価になる。さらにもしもN-FET20が実質的
に短絡路となると、出力線28、34が実質的に同等の
電圧と同等の論理レベルを有することを意味する。
ET32のゲートは線28に共通して接続される。P-
FET30およびN-FET32はさらに、IN VD
DおよびIN VSS間に直列に、CMOSインバータ
構成となるように直列に接続される。他の第二段35も
同様にP-FET36とN-FET38のゲートが共通に
線34に接続され、P-FET36とN-FET38がI
N VDDおよびINVSS間にCMOSインバータ構
成となるように直列接続される。第二段29、35の出
力はそれぞれ、P-FET30、36およびN-FET3
2、38の交点から取られる。線40、46はそれぞれ
第二段29、35の出力端を第三段41、47に接続す
る。
バータ段であり、実質的に第二段CMOSインバータ2
9、35に同一である。第三段41はP-FET42と
N-FET44から成る。P-FET42のゲートおよび
N-FET44のゲートは共通して第二段29からの線
40に接続される。P-FET42およびN-FET44
はIN VDDおよびIN VSSの間に直列に接続さ
れる。この直列接続のドレーンの交点は第三段41の出
力端であり、これは線52に接続される。もう一つの第
三段47は同様に共に線46に接続されたP-FET4
8およびN-FET50のゲートに配置される。またP-
FET48はN-FET50のIN VDDおよびIN
VSSと直列に接続される。P-FET48およびN-
FET50のドレーンの交点は第三段47の出力点であ
り、線54に接続される。線52および54は第三段4
1、47から出力論理駆動信号を、図2に示す出力パッ
ドドライバ58に送る。
Oに駆動されるときは第二段29および35への入力は
論理的に同一である。さらに、カスケード構成にされた
第二段29および第三段41がカスケード構成の第二段
35および第三段47と実質的に同じであるので、出力
ドライバ58への線52、54上の出力駆動信号は実質
的に同一である。このようにして出力ドライバ58は、
アクティブ低LOがそのENABLE入力端にあるとき
の出力バッファ10により駆動されるとき、本質的にC
MOSインバータである。出力バッファ10により与え
られる論理反転と出力パッドドライバ58の論理反転に
より変えられる三段の論理反転により変えられる三段の
論理反転によって出力線64により出力パッド66へ送
られる論理信号は、四個のインバータの伝播遅延により
遅延されたデータ入力D上の論理信号を非反転したもの
である。
FET60とN-FET62の直列接続からなる。しか
し、IN VDDおよびIN VSSの間に接続する代
わりにP-FET60とN-FET62のこの直列の組み
合わせは入力/出力高電位電力供給バスI/O VDD
と入力/出力低電位電力供給バスI/O VSSとの間
に接続される。別個の電力供給電位I/O VDDとI
/O VSSを設ける理由は、出力バッファ10を含む
内部論理回路を、多数の出力パッドドライバ58のよう
な一群の出力パッドドライバが同時に論理状態を変化す
るときに入力/出力電力供給バスに誘起されるグランド
バウンスノイズおよび過渡ノイズから分離するためであ
る。しかしながらバッファ10が共通の基準レベルを有
し、このレベルから出力パッドドライバ58を駆動する
ため、集積回路チップ上であるオフチップ位置で内部電
力供給バスIN VDDおよびIN VSSは入力/出
力電力供給バスI/O VDDとI/O VSSに接続
しなければならない。接続をそのようなものにしても、
依然としていくらかの防止困難なグランドバウンスおよ
び過渡ノイズ電圧が内部電力供給バスに誘起されるかも
知れない。さらに設計者はそのような電圧に対しグラン
ドバウンスおよび電力供給過渡現象が減衰消滅する鎮静
期間を含めるか、あるいはノイズ電圧により誘起された
ビットエラーを処理するためのなんらかのエラー訂正装
置を含めることが要求される。
ズ低減装置の実施例が示されている。バッファ10’は
図1のバッファ回路10のENABLE回路と機能的に
同一でFET16、18、20、22、24、26を含
むENABLE回路を有する。またFET12、14か
ら成る第一段は図1のバッファ回路10の第一段と機能
的に同一である。
てIN VDDとN-FET38’との間に直列に接続
されるP-FET36’を有する。ただし第二段35’
はFET36’、38’の直列接続の他端が低電位電力
供給バスとしてI/O VSSに接続されている点が異
なる。第三段47’は第二段35’と同様、低電位電力
供給バスとしてI/O VSSに接続されている。この
ようにして図2に示す出力ドライバ段58を駆動する段
35’、47’はN-FET62と同様にI/O VS
Sに接続される。この接続により、I/O VSS電圧
におけるINVSS電圧レベルに相対的な任意のグラン
ドバウンスの増大はN-FET38’、50’および6
2の利得低下を引き起こす。なぜならばこのグランドバ
ウンスはそれぞれのゲート-ソース間電圧を低下させる
からである。N-FET38’、50’の利得低下は段
35’、47’が論理状態の切り替えに必要とする時間
を長引かせる。出力スイッチング時間を長引かせること
により、これらの利得低下は或程度のグランドバウンス
を低減する。この時間が長くなるほど、寄生インダクタ
ンスおよび寄生容量と相互作用する高周波成分の発生が
減少する。さらに、スイッチング時間を長期化すると、
グランドバウンスが生じつつあるときのみ出力ドライバ
58の鎮静時間をより大きくする。そしてグランドバウ
ンスが生じていないときは鎮静時間を大きくしない。
ET38’、50’に与える負の帰還および利得低下に
加えて、第三段47’、41’は出力ドライバ58(図
2)のスイッチング速度を一層低下させる追加的負の帰
還を与える追加成分を有し、このため以下に述べるよう
にI/O VSS上のグランドバウンスとI/O VD
D上の過渡ノイズの両方を低減する。
線28、34を介して第二段29’、35’にそれぞれ
接続される。30’、32’を備えた第二段29’は機
能上、図1の第二段29に同一である。この第二段出力
端は線40’、46’を介して第三段41’、47’に
それぞれ接続される。これは第二段29、34が図1の
バッファ10の第三段41、47に接続されると同様で
ある。
2’、44’、48’、50’を備え、図1でU、V、
W、と記す点において第三段41’、47’が追加的F
ET70、72、74、76をそれぞれ含むことを除
き、第三段41および47に機能上同一である。FET
70、74はP-FETで、そのソースがIN VDD
に接続され、ゲートがI/O VSSに接続され、ドレ
ーンがFET42’、48’のソースにそれぞれ直列に
接続される。N-FET76はそのソースがIN VS
Sに接続され、ゲートがI/O VDDに接続され、ド
レーンがFET44’のソースと直列に接続される。N
-FET72は前述したようにグランドバウンスが生じ
たときに第三段47’の利得を低減するため、そのソー
スがI/O VSSに接続される。N-FET72はそ
のゲートがI/O VDDに接続され、また第三段4
1’のN-FET76の接続と同様にドレーンはFET
50’のソースに直列接続される。第三段41’の出力
は線52’を介してFET42’、44’の交点から図
2の出力ドライバ58のP-FET60に接続される。
同様にして第三段47’の出力は48’と50’の交点
から線54’を介して出力ドライバ58のN-FET6
2に接続される。
O VSSに接続され、ソースがIN VDDに接続さ
れた状態ではP-FET70、74は通常、完全にオン
にされてIN VDDと第三段41’、47’の残りと
の間の特性オン抵抗に等しい低い直列抵抗を与える。も
しも入力/出力電源の低電位バスI/O VSSが瞬時
に、論理レベルのスイッチングを行う出力ドライバ58
群によって過負荷にされてバス上にグランドバウンスを
生じると、P-FET70、74はそれらのゲート-ソー
ス間電圧を低下される。もしもゲート-ソース間電圧の
この低下が小さいと、P-FET70、74のオン抵抗
は当初不変に留まる。しかしこのゲート-ソース間電圧
がさらに低下されると、P-FET70、74のオン抵
抗はその後増大する。P-FET70、74のオン抵抗
の増大は第三段41’、47’のスイッチング速度を遅
速化させ、I/O VSSの瞬間的過負荷により発生さ
れるすべてのノイズを低減する。もしもI/O VSS
上にノイズが実質上無いと、P-FET70、74、延
ては第三段41’、47’のスイッチング速度は低下さ
れない。
DDに接続され、ソースがIN VSSに接続され、ま
たN-FET72はそのゲートがI/OVDDに接続さ
れ、ソースがI/O VSSに接続されており、これら
FETはP-FET70、74により与えられると同様
のオペレーションを与える。このように接続されたN-
FET72、76は通常は完全にオンにされており、そ
れぞれ、I/O VSSおよびIN VSSと第三段4
1’、47’の残りとの間の特性オン抵抗に等しい低い
直列抵抗を与える。もしも入力/出力電力供給バスI/
O VDDの高電位が論理レベルのスイッチングを行っ
ている出力ドライバ58群により瞬時に過負荷にされる
と、N-FET72、76はそれらのゲート-ソース間電
圧を低下される。かかる過負荷はバス上に過渡ノイズを
発生するものである。もしもこのゲート-ソース間電圧
の低下が小さいと、N-FET72、76のオン抵抗は
当初不変に留まる。しかし、このゲート-ソース間電圧
がさらに低下されるとN-FET72、76のオン抵抗
はその後増大する。N-FET72、76のオン抵抗の
増大は第三段41’、47’のスイッチング速度の遅速
化をもたらし、I/OVDDの瞬間過負荷により起こさ
れるすべてのノイズを低減する。もしもI/O VDD
上に実質的なノイズがないと、N-FET72、76、
延ては第三段41’、47’のスイッチング速度が低下
されない。
も実質的なグランドバウンスがI/O VSS上に存在
すると一時的にスイッチング速度を制限し、N-FET
72、76は実質的なノイズがI/O VDD上に存在
すると、一時的にスイッチング速度を制限する。P-F
ET70、74およびN-FET72、76のかかる制
限特性はこれらの重要な大きさを変化させることにより
製造段階で予め定められる。このようにして10’は過
渡ノイズおよびグランドバウンスがないときは非常に高
速のスイッチング速度で動作できる一方、実質的にノイ
ズおよびグランドバウンスが存在するときは自ら低下さ
せたスイッチング速度で動作することができる。スイッ
チング速度を低下させることにより、I/O VDDお
よびI/OVSS上の瞬間的過負荷が低減され、これに
より2進ビットエラーを生じうる状態を低減する。
されるグランドバウンスおよび過渡ノイズ電圧を低減す
る装置を開示した。本発明は好ましい実施例を特定しこ
れについて説明し図示したが、当業者にとって形状、詳
細および用途において種々の設計変更が可能であること
を了解されたい。例えば本発明はBiCMOS、TTL
その他の論理回路群と動作させるように変更できる。
る。
れる公知CMOS出力パッドドライバの略線図である。
ファの略線図である。
Claims (2)
- 【請求項1】パッドドライバに接続された出力段を有す
るバッファに使用するノイズ低減装置であって、該バッ
ファが内部高電位および内部低電位の電力供給バスと入
力/出力高電位および入力/出力低電位の電力供給バス
とを有する集積回路内に設けられ、該出力段に接続さ
れ、もしも該入力/出力低電位電力供給バスと該内部高
電位電力供給バスとの間の電位差が減少すると、該内部
高電位電力供給バスから出力段を介して該パッドドライ
バに流れる電流を低減する第一装置と、該出力段に接続
され、もしも該入力/出力高電位電力供給バスと該内部
低電位電力供給バスとの間の電位差が減少すると、該内
部低電位電力供給バスから出力段を介して該パッドドラ
イバに流れる第二の電流を低減する第二装置とを含み、
もしも該パッドドライバに接続された該入力/出力低電
位電力供給バスにグランドバウンスノイズが生じると、
該パッドドライバを駆動する第一電流を低減させる該第
一装置により、ノイズを低減し、もしも該パッドドライ
バに接続された入力/出力高電位電力供給バス上に過渡
ノイズが生じると、該パッドドライバを駆動する該第二
電流を提言させる該第二装置により、ノイズを低減する
ことを特徴とするノイズ低減装置。 - 【請求項2】内部高電位および低電位の電力供給バスと
入力/出力高電位および入力/出力低電位の電力供給バ
スとを有する集積回路内に設けられるバッファにしてパ
ッドドライバに接続された出力段を有するバッファに使
用するノイズ低減方法であって、該入力/出力低電位バ
スと内部高電位電力供給バスと間の電位差が減少する
と、該出力段を介して内部高電位電力供給バスからパッ
ドドライバへ流れる電流を低減するステップと、該入力
/出力高電位バスと内部低電位電力供給バスと間の電位
差が減少するときは、該出力段を介して内部低電位電力
供給バスからパッドドライバへ流れる第二電流を低減す
るステップとを含むノイズ低減方法。
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