JP3091575B2 - Integrated circuit for driving thermal head - Google Patents
Integrated circuit for driving thermal headInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、サーマルヘッドに多数
形成された発熱抵抗体を駆動して、感熱紙や熱転写フィ
ルムを加熱するためのサーマルヘッド駆動用集積回路に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit for driving a thermal head or a thermal transfer film by driving a large number of heating resistors formed on a thermal head.
【０００２】[0002]
【従来の技術】図６は、従来のサーマルヘッド駆動用集
積回路の一例を示す回路図である。該サーマルヘッド駆
動用集積回路は、マスターフリップフロップＡ１〜Ａｎ
およびスレーブフリップフロップＢ１〜Ｂｎから成る複
数ビットのシフトレジスタと、各スレーブフリップフロ
ップＢ１〜Ｂｎからの出力を記憶するラッチＬ１〜Ｌｎ
と、各ラッチＬ１〜Ｌｎの出力と外部からの駆動信号Ａ
ＥＯが入力されるＮＡＮＤゲートＧ１〜Ｇｎと、各ＮＡ
ＮＤゲートＧ１〜Ｇｎの出力を反転するインバータＥ１
〜Ｅｎと、各インバータＥ１〜Ｅｎの出力によって、サ
ーマルヘッドの各発熱抵抗体Ｒ１〜Ｒｎに流れる電流を
制御する駆動素子Ｔ１〜Ｔｎなどから構成される。2. Description of the Related Art FIG. 6 is a circuit diagram showing an example of a conventional integrated circuit for driving a thermal head. The integrated circuit for driving a thermal head includes master flip-flops A1 to An
And a multi-bit shift register including slave flip-flops B1 to Bn, and latches L1 to Ln for storing outputs from slave flip-flops B1 to Bn
And outputs of the latches L1 to Ln and an external drive signal A
NAND gates G1 to Gn to which EO is input, and each NA
Inverter E1 for inverting the outputs of ND gates G1 to Gn
, And drive elements T1 to Tn that control the current flowing through each of the heating resistors R1 to Rn of the thermal head according to the outputs of the inverters E1 to En.
【０００３】その動作について説明すると、所定のクロ
ック信号に同期して、シリアルデータから成る印字信号
ＤＩがインバータＺｂを介して、第１ビットのマスター
フリップフロップＡ１およびスレーブフリップフロップ
Ｂ１に転送され、次のクロック信号で第２ビットのマス
ターフリップフロップＡ２およびスレーブフリップフロ
ップＢ２に転送され、さらに次のクロック信号で第３ビ
ットのマスターフリップフロップＡ３およびスレーブフ
リップフロップＢ３に転送され、以下同様に、第ｎビッ
ト（ｎは、自然数、以下同じ）のマスターフリップフロ
ップＡｎおよびスレーブフリップフロップＢｎまで転送
される。１走査線が複数のサーマルヘッド駆動用集積回
路によって駆動される場合は、第ｎビットのスレーブフ
リップフロップＢｎの出力がインバータＺｃを介して出
力信号ＤＯとして、次段のサーマルヘッド駆動用集積回
路へ入力される。The operation will be described. In synchronization with a predetermined clock signal, a print signal DI composed of serial data is transferred to a first-bit master flip-flop A1 and a slave flip-flop B1 via an inverter Zb. Is transferred to the master flip-flop A2 and the slave flip-flop B2 of the second bit with the clock signal of the second bit, and further transferred to the master flip-flop A3 and the slave flip-flop B3 of the third bit with the next clock signal. The data is transferred to the master flip-flop An and the slave flip-flop Bn of bits (n is a natural number, the same applies hereinafter). When one scanning line is driven by a plurality of integrated circuits for driving a thermal head, the output of the n-th bit slave flip-flop Bn is output as an output signal DO via the inverter Zc to the integrated circuit for driving the next thermal head. Is entered.
【０００４】このようにして、１走査線分の印字信号が
各サーマルヘッド駆動用集積回路のシフトレジスタに転
送された後、各スレーブフリップフロップＢ１〜Ｂｎの
出力が各ラッチＬ１〜Ｌｎに記憶される。After the print signal for one scanning line is transferred to the shift register of each integrated circuit for driving a thermal head in this manner, the outputs of the slave flip-flops B1 to Bn are stored in the latches L1 to Ln. You.
【０００５】次に、外部からの駆動信号ＡＥＯがローレ
ベルになると、インバータＺａによってハイレベルにな
り、各ＮＡＮＤゲートＧ１〜Ｇｎが各ラッチＬ１〜Ｌｎ
への出力をインバータＥ１〜Ｅｎへ伝送し、各駆動素子
Ｔ１〜ＴｎがラッチＬ１〜Ｌｎに記憶された印字信号に
応じて導通状態となる。すると、駆動電圧Ｖが印加され
た各発熱抵抗体Ｒ１〜Ｒｎに、所定の電流が一定時間流
れて、各発熱抵抗体Ｒ１〜Ｒｎが選択的に発熱して、感
熱紙や熱転写フィルムを加熱した後、駆動信号ＡＥＯが
ハイレベルに反転して発熱が停止する。こうして、１走
査線分の印字が終了する。以後、次の走査線の印字も同
様な動作が繰返されることによって、一連の画像記録が
行われる。Next, when the external driving signal AEO goes low, the inverter Za goes high, and the NAND gates G1 to Gn connect the latches L1 to Ln.
Is transmitted to the inverters E1 to En, and the driving elements T1 to Tn are turned on in accordance with the print signals stored in the latches L1 to Ln. Then, a predetermined current flows through each of the heating resistors R1 to Rn to which the drive voltage V is applied for a certain period of time, and each of the heating resistors R1 to Rn selectively generates heat, thereby heating the thermal paper or the thermal transfer film. Thereafter, the driving signal AEO is inverted to the high level, and the heat generation stops. Thus, printing for one scanning line is completed. Thereafter, the same operation is repeated for printing the next scanning line, thereby performing a series of image recording.
【０００６】図７は、図６のサーマルヘッド駆動用集積
回路の具体的構成の一例を示す回路図である。マスター
フリップフロップＡ１〜Ａｎ、スレーブフリップフロッ
プＢ１〜ＢｎおよびラッチＬ１〜Ｌｎは、いずれも同一
の回路構成であって、その入力から出力の間にアナログ
スイッチＸａ、インバータＹａの順で直列接続され、該
出力からインバータＹａの入力の間にインバータＹｂ、
アナログスイッチＸｂの順で直列接続されている。各フ
リップフロップＡ１〜Ａｎ，Ｂ１〜Ｂｎの各アナログス
イッチＸａ，Ｘｂは、外部からのクロック信号ＣＬＫの
正転クロック信号Ｃおよび反転クロック信号／Ｃ（な
お、／は負論理を示す。以下同じ。）によって開閉動作
を行う。同様に、各ラッチＬ１〜Ｌｎの各アナログスイ
ッチＸａ，Ｘｂは、外部からのラッチ信号ＬＡＴの正転
ラッチ信号Ｌおよび反転ラッチ信号／Ｌによって開閉動
作を行う。FIG. 7 is a circuit diagram showing an example of a specific configuration of the integrated circuit for driving a thermal head of FIG. The master flip-flops A1 to An, the slave flip-flops B1 to Bn, and the latches L1 to Ln have the same circuit configuration, and are connected in series in the order of an analog switch Xa and an inverter Ya between an input and an output thereof. Between the output and the input of the inverter Ya, the inverter Yb,
They are connected in series in the order of the analog switch Xb. The analog switches Xa and Xb of the flip-flops A1 to An and B1 to Bn are connected to a non-inverted clock signal C and an inverted clock signal / C of an external clock signal CLK (where / indicates negative logic; the same applies hereinafter). ) To perform the opening and closing operation. Similarly, each of the analog switches Xa and Xb of each of the latches L1 to Ln opens and closes in response to a non-inverted latch signal L and an inverted latch signal / L of an external latch signal LAT.
【０００７】その動作について説明すると、クロック信
号ＣＬＫに同期して、シリアルデータから成る印字信号
ＤＩがインバータＺｂを介して入力されると、正転クロ
ック信号Ｃがハイレベルのときマスターフリップフロッ
プＡ１のアナログスイッチＸａが閉じて、アナログスイ
ッチＸｂが開き、たとえば印字信号ＤＩがハイレベルの
場合は、インバータＹａの出力はハイレベルになる。こ
のとき、スレーブフリップフロップＢ１のアナログスイ
ッチＸａは、開いた状態である。The operation will be described. When a print signal DI composed of serial data is input via an inverter Zb in synchronization with a clock signal CLK, when the non-inverted clock signal C is at a high level, the master flip-flop A1 When the analog switch Xa is closed and the analog switch Xb is opened, for example, when the print signal DI is at a high level, the output of the inverter Ya is at a high level. At this time, the analog switch Xa of the slave flip-flop B1 is open.
【０００８】次に、正転クロック信号Ｃがローレベルに
反転すると、マスターフリップフロップＡ１のアナログ
スイッチＸａが開いて、アナログスイッチＸｂが閉じ
て、インバータＹｂの出力が帰還されて、インバータＹ
ａの出力はハイレベルを保持する。このとき、スレーブ
フリップフロップＢ１のアナログスイッチＸａが閉じて
アナログスイッチＸｂが開き、マスターフリップフロッ
プＡ１の出力がスレーブフリップフロップＢ１のインバ
ータＹａに入力され、ローレベルを出力する。Next, when the non-inverted clock signal C is inverted to a low level, the analog switch Xa of the master flip-flop A1 is opened, the analog switch Xb is closed, and the output of the inverter Yb is fed back, and the output of the inverter Yb is returned.
The output of a maintains a high level. At this time, the analog switch Xa of the slave flip-flop B1 closes and the analog switch Xb opens, and the output of the master flip-flop A1 is input to the inverter Ya of the slave flip-flop B1 to output a low level.
【０００９】次に、正転クロック信号Ｃがハイレベルに
反転すると、新しい印字データＤＩがマスターフリップ
フロップＡ１のインバータＸａに入力されるとともに、
スレーブフリップフロップＢ１のアナログスイッチＸａ
が開いて、アナログスイッチＸｂが閉じて、インバータ
Ｙｂの出力が帰還されて、インバータＹａの出力はロー
レベルを保持する。このとき、次ビットのマスターフリ
ップフロップＡ２のアナログスイッチＸａが閉じて、ア
ナログスイッチＸｂが開き、第１ビットのスレーブフリ
ップフロップＢ１の出力が、第２ビットのマスターフリ
ップフロップＡ２のインバータＹａに入力され、ハイレ
ベルを出力する。Next, when the non-inverted clock signal C is inverted to a high level, new print data DI is input to the inverter Xa of the master flip-flop A1, and
Analog switch Xa of slave flip-flop B1
Is opened, the analog switch Xb is closed, the output of the inverter Yb is fed back, and the output of the inverter Ya maintains the low level. At this time, the analog switch Xa of the next-bit master flip-flop A2 closes, the analog switch Xb opens, and the output of the first-bit slave flip-flop B1 is input to the inverter Ya of the second-bit master flip-flop A2. Output a high level.
【００１０】以下、クロック信号ＣＬＫの立上がり時の
印字データＤＩが、順次第１ビットのマスターフリップ
フロップＡ１に入力されるとともに、クロックＣＬＫの
１周期毎に他のビットへデータ転送され、所定ビット分
のデータ転送を終えた時点で、シリアルデータから成る
印字信号がパラレルデータに変換されたことになる。次
に、外部からのラッチ信号ＬＡＴがローレベルになる
と、各ラッチＬ１〜ＬｎのアナログスイッチＸａが閉じ
て、アナログスイッチＸｂが開き、各スレーブフリップ
フロップＢ１〜Ｂｎの出力がインバータＹａに入力さ
れ、反転した信号を出力する。次に、ラッチ信号ＬＡＴ
がハイレベルに反転すると、ラッチＬ１〜Ｌｎのアナロ
グスイッチＸａが開いて、アナログスイッチＸｂが閉じ
て、インバータＹｂの出力が帰還されて、インバータＹ
ａの出力が保持されて、各ＮＡＮＤゲートＧ１〜Ｇｎに
出力される。以下、サーマルヘッドの各発熱抵抗体Ｒ１
〜Ｒｎの発熱制御については、図６での説明と同様であ
る。こうして、シリアルデータから成る印字信号がパラ
レルデータに変換されて、各発熱抵抗体Ｒ１〜Ｒｎが選
択的に発熱して印字動作が行われる。Hereinafter, the print data DI at the time of the rising of the clock signal CLK is sequentially input to the master flip-flop A1 of the first bit, and at the same time, the data is transferred to another bit for each cycle of the clock CLK, and the data is transferred for a predetermined bit. When the data transfer is completed, the print signal composed of serial data is converted into parallel data. Next, when the external latch signal LAT goes low, the analog switches Xa of the latches L1 to Ln close, the analog switches Xb open, and the outputs of the slave flip-flops B1 to Bn are input to the inverter Ya. Outputs the inverted signal. Next, the latch signal LAT
Is inverted to the high level, the analog switches Xa of the latches L1 to Ln are opened, the analog switch Xb is closed, the output of the inverter Yb is fed back, and the
The output of “a” is held and output to each of the NAND gates G1 to Gn. Hereinafter, each heating resistor R1 of the thermal head
The control of the heat generation of .about.Rn is the same as that described with reference to FIG. In this way, the print signal composed of serial data is converted into parallel data, and each of the heat generating resistors R1 to Rn selectively generates heat to perform a printing operation.
【００１１】[0011]
【発明が解決しようとする課題】しかしながら、従来の
サーマルヘッド駆動用集積回路では、サーマルヘッドに
形成された発熱抵抗体の画素密度が異なる場合、図８に
示すように各発熱抵抗体の個別電極６０と、サーマルヘ
ッド駆動用集積回路７０ａ，７０ｂとの電極接続構造が
異なるため、画素密度が異なるサーマルヘッド毎にサー
マルヘッド駆動用集積回路を用意しなければならないと
いう課題がある。However, in a conventional integrated circuit for driving a thermal head, when the pixel density of the heating resistors formed on the thermal head is different, as shown in FIG. Since the electrode connection structures of the thermal head 60 and the thermal head driving integrated circuits 70a and 70b are different, there is a problem that a thermal head driving integrated circuit must be prepared for each thermal head having a different pixel density.
【００１２】以下、詳説すると、図８（ａ）は、１６ド
ット／ｍｍの画素密度を有するサーマルヘッドの個別電
極６０と、サーマルヘッド駆動用集積回路７０ａとの電
極接続構造の一例を示す模式図である。各個別電極６０
の端部は、４本周期で鋸歯状に位置しており、この位置
に対応してサーマルヘッド駆動用集積回路７０ａの端子
が形成されている。図８（ｂ）は、８ドット／ｍｍの画
素密度を有するサーマルヘッドの個別電極６０と、サー
マルヘッド駆動用集積回路７０ｂとの電極接続構造の一
例を示す模式図である。各個別電極６０の端部は、２本
周期で三角波状に位置しており、この位置に対応してサ
ーマルヘッド駆動用集積回路の端子が形成されている。
したがって、サーマルヘッド駆動用集積回路の内部回路
は同一であっても、個別電極６０と接続される端子の間
隔が相違するため、部品の共通化を図ることができない
という課題がある。FIG. 8A is a schematic diagram showing an example of an electrode connection structure between an individual electrode 60 of a thermal head having a pixel density of 16 dots / mm and a thermal head driving integrated circuit 70a. It is. Each individual electrode 60
Of the thermal head driving integrated circuit 70a are formed corresponding to these positions. FIG. 8B is a schematic diagram showing an example of an electrode connection structure between the individual electrodes 60 of the thermal head having a pixel density of 8 dots / mm and the integrated circuit 70b for driving the thermal head. The end of each individual electrode 60 is located in a triangular wave shape with two cycles, and terminals of the integrated circuit for driving the thermal head are formed corresponding to this position.
Therefore, even if the internal circuit of the integrated circuit for driving a thermal head is the same, there is a problem in that the intervals between terminals connected to the individual electrodes 60 are different, so that it is not possible to use common components.
【００１３】本発明の目的は、前述した課題を解決する
ため、画素密度の異なるサーマルヘッドでも同一の端子
形状を有するサーマルヘッド駆動用集積回路を搭載し
て、部品の共通化を可能にするサーマルヘッド駆動用集
積回路を提供することである。An object of the present invention is to solve the above-mentioned problem by mounting a thermal head driving integrated circuit having the same terminal shape even in thermal heads having different pixel densities, and enabling a common component to be used. An object of the present invention is to provide a head driving integrated circuit.
【００１４】[0014]
【課題を解決するための手段】本発明は、シリアルデー
タから成る印字データを順次転送して、パラレルデータ
に変換する複数ビットのシフトレジスタと、前記シフト
レジスタから出力されるパラレルデータを記憶する複数
のラッチと、前記ラッチの出力を、外部からの駆動信号
によって開閉する複数のゲートと、前記ゲートの出力に
よって、サーマルヘッドの各発熱抵抗体に流れる電流を
制御する複数の駆動素子とを備えたサーマルヘッド駆動
用集積回路において、前記シフトレジスタの１ビットが
第１フリップフロップと第２フリップフロップで構成さ
れ、信号入力側から第１フリップフロップ、第２フリッ
プフロップの順で接続され、第２フリップフロップの出
力がラッチに供給され、シリアルデータが直接入力され
る第１ビットから数えて２ｋ＋１（ただし、ｋは０以上
の整数）ビットの第１フリップフロップの出力を２ｋ＋
２ビットの第２フリップフロップへの入力を許可する第
１スイッチと、２ｋ＋２ビットの第１フリップフロップ
を不活性にする第２スイッチとを備え、第１スイッチお
よび第２スイッチが相補的に動作するとともに、第１ス
イッチが閉じた状態のとき、２ｋ＋１ビットの第１フリ
ップフロップの出力が２ｋ＋１ビットおよび２ｋ＋２ビ
ットの双方の第２フリップフロップに入力されることを
特徴とするサーマルヘッド駆動用集積回路である。SUMMARY OF THE INVENTION The present invention provides a multi-bit shift register for sequentially transferring print data consisting of serial data and converting it into parallel data, and a plurality of shift registers for storing parallel data output from the shift register. , A plurality of gates for opening and closing the output of the latch by an external drive signal, and a plurality of drive elements for controlling the current flowing through each heating resistor of the thermal head by the output of the gate. In the integrated circuit for driving a thermal head, one bit of the shift register is composed of a first flip-flop and a second flip-flop, and the first flip-flop and the second flip-flop are connected in order from the signal input side, and the second flip-flop is connected. The output of the loop is supplied to the latch, and the serial data is input directly from the first bit. Ete 2k + 1 (however, k is an integer of 0 or more) the output of the first flip-flop of the bit 2k +
A first switch that permits input to the 2-bit second flip-flop; and a second switch that deactivates the 2k + 2 bit first flip-flop. The first switch and the second switch operate complementarily. And a thermal head driving integrated circuit characterized in that when the first switch is closed, the output of the 2k + 1 bit first flip-flop is input to both the 2k + 1 bit and 2k + 2 bit second flip-flops. is there.
【００１５】また本発明は、シリアルデータから成る印
字信号を順次転送して、パラレルデータに変換する複数
ビットのシフトレジスタと、前記シフトレジスタから出
力されるパラレルデータを記憶する複数のラッチと、前
記ラッチの出力を、外部からの駆動信号によって開閉す
る複数のゲートと、前記ゲートの出力によって、サーマ
ルヘッドの各発熱抵抗体に流れる電流を制御する複数の
駆動素子とを備えたサーマルヘッド駆動用集積回路にお
いて、シリアルデータが直接入力される前記シフトレジ
スタの第１ビットから数えて２ｋ＋１（ただし、ｋは０
以上の整数）ビットの出力を２ｋ＋２ビットのラッチへ
の入力を許可する第１スイッチと、２ｋ＋２ビットを不
活性にする第２スイッチとを備え、第１スイッチおよび
第２スイッチが相補的に動作するとともに、第１スイッ
チが閉じた状態のとき、シフトレジスタの２ｋ＋１ビッ
トの出力が２ｋ＋１ビットおよび２ｋ＋２ビットの双方
に接続されたラッチに入力されることを特徴とするサー
マルヘッド駆動用集積回路である。Further, the present invention provides a multi-bit shift register for sequentially transferring a print signal consisting of serial data and converting it into parallel data, a plurality of latches for storing parallel data output from the shift register, A thermal head driving integrated circuit comprising: a plurality of gates for opening and closing the output of the latch by an external drive signal; and a plurality of drive elements for controlling a current flowing through each heating resistor of the thermal head by the output of the gate. In the circuit, 2k + 1 counting from the first bit of the shift register to which serial data is directly input (where k is 0
A first switch for permitting the output of the (integer) bit to be input to the 2k + 2 bit latch, and a second switch for inactivating the 2k + 2 bit, and the first switch and the second switch operate complementarily. And a 2k + 1-bit output of the shift register is input to a latch connected to both the 2k + 1-bit and 2k + 2 bits when the first switch is in a closed state.
【００１６】[0016]
【作用】本発明に従えば、シフトレジスタの１ビットが
第１フリップフロップと第２フリップフロップで構成さ
れており、シリアルデータが直接入力される第１ビット
から数えて、奇数ビットの第１フリップフロップの出力
から次の偶数ビットの第２フリップフロップへの入力を
許可する第１スイッチと、偶数ビットの第１フリップフ
ロップを不活性にする第２スイッチとを備え、第１スイ
ッチおよび第２スイッチが相補的に動作することによっ
て、必要に応じてシフトレジスタの転送ビット数が半分
になるとともに、２ビット単位で各駆動素子が同じ動作
状態となる。According to the present invention, one bit of the shift register is constituted by a first flip-flop and a second flip-flop, and the first flip-flop of an odd bit is counted from the first bit to which serial data is directly inputted. A first switch for permitting an input from the output of the flip-flop to the next even-bit second flip-flop, and a second switch for inactivating the even-bit first flip-flop. The first switch and the second switch Operate complementarily, the number of transfer bits of the shift register is reduced by half as necessary, and each drive element is in the same operation state in 2-bit units.
【００１７】また、本発明に従えば、シリアルデータが
直接入力されるシフトレジスタの第１ビットから数え
て、奇数ビットの出力から次の偶数ビットのラッチへの
入力を許可する第１スイッチと、偶数ビットを不活性に
する第２スイッチとを備え、外部からの選択信号によっ
て第１スイッチおよび第２スイッチが相補的に動作する
ことによって、必要に応じて、上述と同様に、シフトレ
ジスタの転送ビット数が半分になるとともに、２ビット
単位で各駆動素子が同じ動作状態となる。Further, according to the present invention, a first switch for permitting an input from an output of an odd bit to a next latch of an even bit, counting from a first bit of a shift register to which serial data is directly input, A second switch that inactivates the even-numbered bits, and the first switch and the second switch operate in a complementary manner by an external selection signal. The number of bits is reduced by half, and each drive element is in the same operation state in units of 2 bits.
【００１８】[0018]
【実施例】図１は、本発明の第１の実施例であるサーマ
ルヘッド駆動用集積回路を示す回路図である。該サーマ
ルヘッド駆動用集積回路は、マスターフリップフロップ
Ａ１〜ＡｎおよびスレーブフリップフロップＢ１〜Ｂｎ
から成る複数ビットのシフトレジスタと、各スレーブフ
リップフロップＢ１〜Ｂｎからの出力を記憶するラッチ
Ｌ１〜Ｌｎと、各ラッチＬ１〜Ｌｎの出力と外部からの
駆動信号ＡＥＯが入力されるＮＡＮＤゲートＧ１〜Ｇｎ
と、各ＮＡＮＤゲートＧ１〜Ｇｎの出力を反転するイン
バータＥ１〜Ｅｎと、各インバータＥ１〜Ｅｎの出力に
よって、サーマルヘッドの各発熱抵抗体Ｒ１〜Ｒｎに流
れる電流を制御する駆動素子Ｔ１〜Ｔｎと、第１ビット
から数えて、奇数ビットのマスターフリップフロップＡ
１，Ａ３，…，Ａｎ−１の出力から次の偶数ビットのス
レーブフリップフロップＢ２，Ｂ４，…，Ｂｎへの入力
を許可する第１スイッチＳＷａと、偶数ビットのマスタ
ーフリップフロップＡ２，Ａ４，…，Ａｎを不活性にす
る第２スイッチＳＷｂなどから構成されている。FIG. 1 is a circuit diagram showing a thermal head driving integrated circuit according to a first embodiment of the present invention. The integrated circuit for driving a thermal head includes master flip-flops A1 to An and slave flip-flops B1 to Bn.
, A latch L1 to store the output from each of the slave flip-flops B1 to Bn, and a NAND gate G1 to which an output of each of the latches L1 to Ln and an external drive signal AEO are input. Gn
Inverters E1 to En for inverting the outputs of the NAND gates G1 to Gn, and drive elements T1 to Tn for controlling the current flowing through the heating resistors R1 to Rn of the thermal head by the outputs of the inverters E1 to En. , The odd-numbered bit master flip-flop A counting from the first bit
, An-1, the first switch SWa that permits input to the next even-bit slave flip-flops B2, B4,..., Bn, and the even-bit master flip-flops A2, A4,. , An inactivated by a second switch SWb.
【００１９】第１スイッチＳＷａが開いて、第２スイッ
チＳＷｂが閉じた状態の動作は、従来と同一であるた
め、その説明を省略する。以下、第１スイッチＳＷａが
閉じて、第２スイッチＳＷｂが開いた状態の動作につい
て説明する。The operation in the state where the first switch SWa is open and the second switch SWb is closed is the same as the conventional operation, and the description thereof will be omitted. Hereinafter, an operation in a state where the first switch SWa is closed and the second switch SWb is opened will be described.
【００２０】所定のクロック信号に同期して、シリアル
データから成る印字信号ＤＩがインバータＺｂを介して
第１ビットのマスターフリップフロップＡ１およびスレ
ーブフリップフロップＢ１ならびに第２ビットのスレー
ブフリップフロップＢ２に転送され、次のクロック信号
で第３ビットのマスターフリップフロップＡ３およびス
レーブフリップフロップＢ３ならびに第４ビットのスレ
ーブフリップフロップＢ４に転送され、以下同様に、第
ｎ−１ビットのマスターフリップフロップＡｎ−１およ
びスレーブフリップフロップＢｎ−１ならびに第ｎビッ
トのスレーブフリップフロップＢｎまで転送される。１
走査線が複数のサーマルヘッド駆動用集積回路によって
駆動される場合、第ｎビットのスレーブフリップフロッ
プＢｎの出力が、インバータＺｃを介して、出力信号Ｄ
Ｏとして次段のサーマルヘッド駆動用集積回路へ入力さ
れる。In synchronization with a predetermined clock signal, a print signal DI composed of serial data is transferred to a first bit master flip-flop A1, a slave flip-flop B1, and a second bit slave flip-flop B2 via an inverter Zb. Are transferred to the third bit master flip-flop A3 and the slave flip-flop B3 and the fourth bit slave flip-flop B4 by the next clock signal, and so on. The data is transferred to the flip-flop Bn-1 and the n-th bit slave flip-flop Bn. 1
When the scanning line is driven by a plurality of integrated circuits for driving a thermal head, the output of the n-th bit slave flip-flop Bn is output via an inverter Zc to an output signal D.
O is input to the integrated circuit for driving the thermal head at the next stage.
【００２１】このようにして、１走査線分の印字信号が
各サーマルヘッド駆動用集積回路がシフトレジスタに転
送された後、各スレーブフリップフロップＢ１〜Ｂｎの
出力が各ラッチＬ１〜Ｌｎに記憶される。After the print signal for one scanning line is transferred to the shift register by each thermal head driving integrated circuit in this manner, the output of each slave flip-flop B1 to Bn is stored in each latch L1 to Ln. You.
【００２２】次に、外部からの駆動信号ＡＥＯがローレ
ベルになると、インバータＺａによってハイレベルにな
り、各ＮＡＮＤゲートＧ１〜Ｇｎが、各ラッチＬ１〜Ｌ
ｎの出力を各インバータＥ１〜Ｅｎへ伝送して、各駆動
素子Ｔ１〜ＴｎがラッチＬ１〜Ｌｎに記憶された印字信
号に応じて導通状態となる。各出力端子Ｈ１〜Ｈｎは、
たとえば１６ドット／ｍｍの高画素密度のサーマルヘッ
ドの場合、全ての発熱抵抗体に接続されているが、たと
えば８ドット／ｍｍの低画素密度のサーマルヘッドの場
合、奇数ビットの出力端子Ｈ１，Ｈ３，…，Ｈｎ−１も
しくは偶数ビットの出力端子Ｈ２，Ｈ４，…，Ｈｎ、ま
たは隣合う２ビット同士が並列接続されて、各発熱抵抗
体の個別電極に接続され、各発熱抵抗体の共通電極に
は、駆動電圧が印加されている。なお、２ビット分の駆
動素子で１つの発熱抵抗体を駆動する場合、電流容量を
倍増させることが可能になって、抵抗値の低い発熱抵抗
体でも駆動可能となる。Next, when the external drive signal AEO goes low, the inverter Za goes high, and the NAND gates G1 to Gn are connected to the latches L1 to Ln.
The output of n is transmitted to each of the inverters E1 to En, and each of the drive elements T1 to Tn becomes conductive according to the print signal stored in the latches L1 to Ln. Each of the output terminals H1 to Hn
For example, in the case of a thermal head having a high pixel density of 16 dots / mm, the thermal head is connected to all the heating resistors. In the case of a thermal head having a low pixel density of 8 dots / mm, for example, output terminals H1 and H3 of odd bits are used. ,..., Hn-1 or even-numbered bit output terminals H2, H4,..., Hn, or two adjacent bits are connected in parallel and connected to individual electrodes of each heating resistor. Is applied with a drive voltage. When one heating resistor is driven by a 2-bit drive element, the current capacity can be doubled, and the heating resistor having a low resistance value can be driven.
【００２３】図２は、図１のサーマルヘッド駆動用集積
回路の具体的構成の一例を示す回路図である。マスター
フリップフロップＡ１〜Ａｎ、スレーブフリップフロッ
プＢ１〜ＢｎおよびラッチＬ１〜Ｌｎは、いずれも同一
の回路構成であって、入力から出力の間にアナログスイ
ッチＸａ、インバータＹａの順で直列接続され、その出
力からインバータＹａの入力の間にインバータＹｂ、ア
ナログスイッチＸｂの順で直列接続されている。各フリ
ップフロップＡ１〜Ａｎ，Ｂ１〜Ｂｎの各アナログスイ
ッチＸａ，Ｘｂは、外部からのクロック信号ＣＬＫの正
転クロック信号Ｃと、反転クロック信号／Ｃによって開
閉動作を行う。同様に、各ラッチＬ１〜Ｌｎの各アナロ
グスイッチＸａ，Ｘｂは、外部からのラッチ信号ＬＡＴ
の正転ラッチ信号Ｌと、反転ラッチ信号／Ｌによって開
閉動作を行う。さらに、奇数ビットのマスターフリップ
フロップＡ１，Ａ３，…，Ａｎ−１の出力から次の偶数
ビットのスレーブフリップフロップＢ２，Ｂ４，…，Ｂ
ｎへの入力を許可する第１スイッチＳＷａは、アナログ
スイッチとして構成され、偶数ビットのマスターフリッ
プフロップＡ２，Ａ４，…，Ａｎを不活性にする第２ス
イッチＳＷｂが、同様にアナログスイッチとして構成さ
れ、これらは、外部からの選択信号ＳＥＬの正転選択信
号Ｓと、反転選択信号／Ｓによって、相補的に開閉動作
を行う。FIG. 2 is a circuit diagram showing an example of a specific configuration of the integrated circuit for driving a thermal head of FIG. The master flip-flops A1 to An, the slave flip-flops B1 to Bn, and the latches L1 to Ln have the same circuit configuration, and are connected in series in the order of an analog switch Xa and an inverter Ya between an input and an output. The inverter Yb and the analog switch Xb are connected in series in this order between the output and the input of the inverter Ya. Each of the analog switches Xa and Xb of each of the flip-flops A1 to An and B1 to Bn performs an opening and closing operation by a non-inverted clock signal C of an external clock signal CLK and an inverted clock signal / C. Similarly, each of the analog switches Xa and Xb of each of the latches L1 to Ln is connected to an external latch signal LAT.
The open / close operation is performed by the normal latch signal L and the inverted latch signal / L. Further, from the outputs of the odd-bit master flip-flops A1, A3,..., An-1, the next even-bit slave flip-flops B2, B4,.
The first switch SWa for permitting input to n is configured as an analog switch, and the second switch SWb for inactivating the even-bit master flip-flops A2, A4,... An is similarly configured as an analog switch. These open / close operations complementarily by a non-inverting selection signal S of an external selection signal SEL and an inversion selection signal / S.
【００２４】選択信号ＳＥＬがハイレベルの場合は、第
１スイッチＳＷａが開いて、第２スイッチＳＷｂが閉じ
るため、従来と同一の動作を行うため、その説明は省略
する。以下、選択信号ＳＥＬがローレベルの場合で、第
１スイッチＳＷａが閉じて、第２スイッチＳＷｂが開い
た状態の動作について説明する。クロック信号ＣＬＫに
同期して、シリアルデータから成る印字信号ＤＩがイン
バータＺｂを介して入力されると、正転クロック信号Ｃ
がローレベルのときマスターフリップフロップＡ１のア
ナログスイッチＸａが閉じて、アナログスイッチＸｂが
開き、たとえば印字信号ＤＩがハイレベルの場合は、イ
ンバータＹａの出力はハイレベルになる。このとき、ス
レーブフリップフロップＢ１のアナログスイッチＸａは
開いた状態である。When the selection signal SEL is at a high level, the first switch SWa is opened and the second switch SWb is closed, so that the same operation as the conventional one is performed. Hereinafter, an operation in a case where the selection signal SEL is at the low level and the first switch SWa is closed and the second switch SWb is opened will be described. When a print signal DI composed of serial data is input via the inverter Zb in synchronization with the clock signal CLK, the normal rotation clock signal C
Is low level, the analog switch Xa of the master flip-flop A1 is closed and the analog switch Xb is opened. For example, when the print signal DI is at high level, the output of the inverter Ya is at high level. At this time, the analog switch Xa of the slave flip-flop B1 is open.
【００２５】次に、正転クロック信号Ｃがローレベルに
反転すると、マスターフリップフロップＡ１のアナログ
スイッチＸａが開いて、アナログスイッチＸｂが閉じ
て、インバータＹｂの出力が帰還されて、インバータＹ
ａの出力はハイレベルを保持する。このとき、スレーブ
フリップフロップＢ１，Ｂ２のアナログスイッチＸａが
閉じて、アナログスイッチＸｂが開き、マスターフリッ
プフロップＡ１の出力がスレーブフリップフロップＢ
１，Ｂ２のインバータＹａに入力され、ローレベルを出
力する。Next, when the non-inverted clock signal C is inverted to a low level, the analog switch Xa of the master flip-flop A1 is opened, the analog switch Xb is closed, and the output of the inverter Yb is fed back to the inverter Yb.
The output of a maintains a high level. At this time, the analog switches Xa of the slave flip-flops B1 and B2 are closed, the analog switch Xb is opened, and the output of the master flip-flop A1 is
1 and B2 are input to the inverters Ya and output a low level.
【００２６】次に、正転クロック信号Ｃがハイレベルに
反転すると、新しい印字信号ＤＩがマスターフリップフ
ロップＡ１のインバータＸａに入力されるとともに、ス
レーブフリップフロップＢ１，Ｂ２のアナログスイッチ
Ｘａが開いて、アナログスイッチＸｂが閉じて、インバ
ータＹｂの出力が帰還されて、インバータＹａの出力は
ローレベルを保持する。このとき、第３ビットのマスタ
ーフリップフロップＡ３のアナログスイッチＸａが閉じ
て、アナログスイッチＸｂが開き、第２ビットのスレー
ブフリップフロップＢ２の出力が、第３ビットのマスタ
ーフリップフロップＡ３のインバータＹａに入力され、
ハイレベルを出力する。Next, when the normal clock signal C is inverted to a high level, a new print signal DI is input to the inverter Xa of the master flip-flop A1, and the analog switches Xa of the slave flip-flops B1 and B2 are opened. The analog switch Xb is closed, the output of the inverter Yb is fed back, and the output of the inverter Ya holds a low level. At this time, the analog switch Xa of the third bit master flip-flop A3 is closed, the analog switch Xb is opened, and the output of the second bit slave flip-flop B2 is input to the inverter Ya of the third bit master flip-flop A3. And
Output high level.
【００２７】以下、クロック信号ＣＬＫの立下がり時の
印字信号ＤＩが順次第１ビットのマスターフリップフロ
ップＡ１に入力されるとともに、クロック信号ＣＬＫの
１周期毎に２ビット毎にデータ転送され、所定ビット分
のデータ転送を終えた時点で、シリアルデータから成る
印字信号がパラレルデータに変換されたことになる。Hereinafter, the print signal DI at the falling of the clock signal CLK is sequentially input to the master flip-flop A1 of the first bit, and at the same time, data is transferred every two bits every one cycle of the clock signal CLK, and the predetermined bit is transferred. At the point in time when the transfer of the data has been completed, the print signal composed of serial data has been converted into parallel data.
【００２８】次に、外部からのラッチ信号ＬＡＴがロー
レベルになると、各ラッチＬ１〜Ｌｎのアナログスイッ
チＸａが閉じて、アナログスイッチＸｂが開き、各スレ
ーブフリップフロップＢ１〜Ｂｎの出力がインバータＹ
ａに入力され、反転した信号を出力する。次に、ラッチ
信号ＬＡＴがハイレベルに反転すると、ラッチＬ１〜Ｌ
ｎのアナログスイッチＸａが開いて、アナログスイッチ
Ｘｂが閉じて、インバータＹｂの出力が帰還されて、イ
ンバータＹａの出力が保持されて、各ＮＡＮＤゲートＧ
１〜Ｇｎに出力される。こうして、シリアルデータから
成る印字信号がパラレルデータに変換されて、前述と同
様に、駆動素子Ｔ１〜Ｔｎに接続される各発熱抵抗体Ｒ
１〜Ｒｎが選択的に発熱して印字動作が行われる。Next, when the external latch signal LAT goes low, the analog switches Xa of the latches L1 to Ln close, the analog switches Xb open, and the outputs of the slave flip-flops B1 to Bn output the inverter Y.
a and outputs an inverted signal. Next, when the latch signal LAT is inverted to a high level, the latches L1 to L
n, the analog switch Xa opens, the analog switch Xb closes, the output of the inverter Yb is fed back, the output of the inverter Ya is held, and each NAND gate G
1 to Gn. In this way, the print signal composed of serial data is converted into parallel data, and the respective heating resistors R connected to the driving elements T1 to Tn are converted in the same manner as described above.
1 to Rn selectively generate heat to perform a printing operation.
【００２９】図３は、本発明の第２の実施例であるサー
マルヘッド駆動用集積回路を示す回路図である。本実施
例におけるサーマルヘッド駆動用集積回路は、図１に示
した第１の実施例であるサーマルヘッド駆動用集積回路
と同様な構成であるが、偶数ビットのマスターフリップ
フロップＡ２，Ａ４，…，Ａｎを不活性にする第２スイ
ッチＳＷｂの位置が、各出力側に配置されている点が相
違する。FIG. 3 is a circuit diagram showing a thermal head driving integrated circuit according to a second embodiment of the present invention. The integrated circuit for driving a thermal head according to the present embodiment has the same configuration as the integrated circuit for driving a thermal head according to the first embodiment shown in FIG. 1, but the even-bit master flip-flops A2, A4,. The difference is that the position of the second switch SWb for inactivating An is arranged on each output side.
【００３０】第１スイッチＳＷａが開いて、第２スイッ
チＳＷｂが閉じた状態の動作は、従来と同一であるた
め、その説明を省略する。The operation in the state where the first switch SWa is open and the second switch SWb is closed is the same as the conventional operation, and the description thereof will be omitted.
【００３１】一方、第１スイッチＳＷａが閉じて、第２
スイッチＳＷｂが開いた状態の動作は、図１に示した第
１の実施例と同様に、所定のクロック信号に同期して、
シリアルデータから成る印字信号ＤＩがインバータＺｂ
を介して第１ビットのマスタフリップフロップＡ１およ
びスレーブフリップフロップＢ１ならびに第２ビットの
スレーブフリップフロップＢ２に転送され、次のクロッ
ク信号で第３ビットのマスターフリップフロップＡ３お
よびスレーブフリップフロップＢ３ならびに第４ビット
のスレーブフリップフロップＢ４に転送され、以下同様
に、第ｎ−１ビットのマスターフリップフロップＡｎ−
１およびスレーブフリップフロップＢｎ−１ならびに第
ｎビットのスレーブフリップフロップＢｎまで転送され
る。１走査線が複数のサーマルヘッド駆動用集積回路に
よって駆動される場合、第ｎビットのスレーブフリップ
フロップＢｎの出力がインバータＺｃを介して出力信号
ＤＯとして次段のサーマルヘッド駆動用集積回路へ入力
される。On the other hand, when the first switch SWa is closed,
The operation in the state where the switch SWb is open is performed in synchronization with a predetermined clock signal, as in the first embodiment shown in FIG.
The print signal DI consisting of serial data is output from the inverter Zb.
Are transferred to the first bit master flip-flop A1 and the slave flip-flop B1 and the second bit slave flip-flop B2 via the second clock signal, and then the third bit master flip-flop A3, the slave flip-flop B3 and the fourth bit Bit slave flip-flop B4, and likewise thereafter, the (n-1) th bit master flip-flop An-
1 and the slave flip-flop Bn-1 and the n-th bit slave flip-flop Bn. When one scanning line is driven by a plurality of integrated circuits for driving a thermal head, the output of the n-th bit slave flip-flop Bn is input to the next integrated circuit for driving a thermal head as an output signal DO via an inverter Zc. You.
【００３２】このようにして、１走査線分の印字信号が
各サーマルヘッド駆動用集積回路がシフトレジスタに転
送された後、各スレーブフリップフロップＢ１〜Ｂｎの
出力が各ラッチＬ１〜Ｌｎに記憶される。After the print signal for one scanning line is transferred from the integrated circuit for driving the thermal head to the shift register in this manner, the outputs of the slave flip-flops B1 to Bn are stored in the latches L1 to Ln. You.
【００３３】次に、外部からの駆動信号ＡＥＯがローレ
ベルになると、インバータＺａによってハイレベルにな
り、各ＮＡＮＤゲートＥ１〜Ｅｎが、各ラッチＬ１〜Ｌ
ｎの出力を各インバータＥ１〜Ｅｎへ伝送して、各駆動
素子Ｔ１〜ＴｎがラッチＬ１〜Ｌｎに記憶された印字信
号に応じて導通状態となる。各出力端子Ｈ１〜Ｈｎは、
図１において説明したようにたとえば１６ドット／ｍｍ
の高画素密度のサーマルヘッドの場合、全ての発熱抵抗
体に接続されているが、たとえば８ドット／ｍｍの低画
素密度のサーマルヘッドの場合、奇数ビットの出力端子
Ｈ１，Ｈ３，…，Ｈｎ−１もしくは、偶数ビットの出力
端子Ｈ２，Ｈ４，…，Ｈｎまたは、隣合う２ビット同士
が並列接続されて、各発熱抵抗体の個別電極に接続さ
れ、各発熱抵抗体の共通電極には、駆動電圧が印加され
ている。なお、２ビット分の駆動素子で１つの発熱抵抗
体を駆動する場合、電流容量を倍増させることが可能に
なって、抵抗値の低い発熱抵抗体でも駆動可能となる。Next, when the external drive signal AEO goes low, the inverter Za goes high, and the NAND gates E1 to En are connected to the latches L1 to L2.
The output of n is transmitted to each of the inverters E1 to En, and each of the drive elements T1 to Tn becomes conductive according to the print signal stored in the latches L1 to Ln. Each of the output terminals H1 to Hn
As described in FIG. 1, for example, 16 dots / mm
Are connected to all the heating resistors, for example, in the case of a thermal head having a low pixel density of 8 dots / mm, output terminals H1, H3,. 1 or even-numbered bit output terminals H2, H4,..., Hn or two adjacent bits are connected in parallel and connected to individual electrodes of each heating resistor. Voltage is applied. When one heating resistor is driven by a 2-bit drive element, the current capacity can be doubled, and the heating resistor having a low resistance value can be driven.
【００３４】図４は、本発明の第３の実施例であるサー
マルヘッド駆動用集積回路を示す回路図である。該サー
マルヘッド駆動用集積回路は、マスターフリップフロッ
プＡ１〜ＡｎおよびスレーブフリップフロップＢ１〜Ｂ
ｎから成る複数ビットのシフトレジスタと、各スレーブ
フリップフロップＢ１〜Ｂｎからの出力を記憶するラッ
チＬ１〜Ｌｎと、各ラッチＬ１〜Ｌｎの出力と外部から
の駆動信号ＡＥＯが入力されるＮＡＮＤゲートＧ１〜Ｇ
ｎと、各ＮＡＮＤゲートＧ１〜Ｇｎの出力を反転するイ
ンバータＥ１〜Ｅｎと、各インバータＥ１〜Ｅｎの出力
によって、サーマルヘッドの各発熱抵抗体Ｒ１〜Ｒｎへ
流れる電流を制御する駆動素子Ｔ１〜Ｔｎと、第１ビッ
トから数えて、奇数ビットのスレーブフリップフロップ
Ｂ１，Ｂ３，…，Ｂｎ−１の出力から次の偶数ビットの
ラッチＬ２，Ｌ４，…，Ｌｎへの入力を許可する第１ス
イッチＳＷａと、偶数ビットのマスターフリップフロッ
プＡ２，Ａ４，…，Ａｎおよびスレーブフリップフロッ
プＢ２，Ｂ４，…，Ｂｎを不活性にする第２スイッチＳ
Ｗｂなどから構成されている。FIG. 4 is a circuit diagram showing an integrated circuit for driving a thermal head according to a third embodiment of the present invention. The integrated circuit for driving a thermal head includes master flip-flops A1 to An and slave flip-flops B1 to B
n, a multi-bit shift register, latches L1 to Ln for storing outputs from the slave flip-flops B1 to Bn, and a NAND gate G1 to which outputs of the latches L1 to Ln and an external drive signal AEO are input. ~ G
n, inverters E1 to En for inverting the outputs of the NAND gates G1 to Gn, and driving elements T1 to Tn for controlling the current flowing to the heating resistors R1 to Rn of the thermal head by the outputs of the inverters E1 to En. , Bn-1, counting from the first bit, the first switch SWa which permits input from the output of the odd-numbered slave flip-flops B1, B3,..., Bn-1 to the next even-bit latches L2, L4,. And the second switch S for inactivating the even-bit master flip-flops A2, A4,... An and the slave flip-flops B2, B4,.
Wb and the like.
【００３５】第１スイッチＳＷａが開いて、第２スイッ
チＳＷｂが閉じた状態の動作は、従来と同一であるた
め、その説明を省略する。以下、第１スイッチＳＷａが
閉じて、第２スイッチＳＷｂが開いた状態の動作につい
て説明する。The operation in the state where the first switch SWa is open and the second switch SWb is closed is the same as the conventional one, so that the description is omitted. Hereinafter, an operation in a state where the first switch SWa is closed and the second switch SWb is opened will be described.
【００３６】所定のクロック信号に同期して、シリアル
データから成る印字信号ＤＩがインバータＺｂを介して
第１ビットのマスターフリップフロップＡ１およびスレ
ーブフリップフロップＢ１に転送され、次のクロック信
号で第３ビットのマスターフリップフロップＡ３および
スレーブフリップフロップＢ３に転送され、以下同様
に、第ｎ−１ビットのマスターフリップフロップＡｎ−
１およびスレーブフリップフロップＢｎ−１まで転送さ
れる。１走査線が複数のサーマルヘッド駆動用集積回路
で駆動される場合、第ｎビットのスレーブフリップフロ
ップＢｎの出力が、インバータＺｃを介して、出力信号
ＤＯとして次段のサーマルヘッド駆動用集積回路へ入力
される。In synchronization with a predetermined clock signal, a print signal DI consisting of serial data is transferred to the first bit master flip-flop A1 and the slave flip-flop B1 via the inverter Zb, and the third bit is output by the next clock signal. To the master flip-flop A3 and the slave flip-flop B3, and thereafter, similarly, the master flip-flop An-
1 and the slave flip-flop Bn-1. When one scanning line is driven by a plurality of integrated circuits for driving a thermal head, the output of the n-th bit slave flip-flop Bn is output as an output signal DO to the integrated circuit for driving the next stage via the inverter Zc. Is entered.
【００３７】このように、１走査線分の印字信号が各サ
ーマルヘッド駆動用集積回路のシフトレジスタに転送さ
れた後、各スレーブフリップフロップＢ１〜Ｂｎの出力
が各ラッチＬ１〜Ｌｎに記憶される。As described above, after the print signal for one scanning line is transferred to the shift register of each integrated circuit for driving a thermal head, the output of each slave flip-flop B1 to Bn is stored in each of the latches L1 to Ln. .
【００３８】次に、外部からの駆動信号ＡＥＯがローレ
ベルになると、インバータＺａによってハイレベルにな
り、各ＮＡＮＤゲートＧ１〜Ｇｎが、各ラッチＬ１〜Ｌ
ｎの出力を各インバータＥ１〜Ｅｎへ伝送して、各駆動
素子Ｔ１〜ＴｎがラッチＬ１〜Ｌｎに記憶された印字信
号に応じて導通状態となる。各出力端子Ｈ１〜Ｈｎは、
図１において説明したように、たとえば１６ドット／ｍ
ｍの高画素密度のサーマルヘッドの場合、全ての発熱抵
抗体に接続されているが、たとえば８ドット／ｍｍの低
画素密度のサーマルヘッドの場合、奇数ビットの出力端
子Ｈ１，Ｈ３，…，Ｈｎ−１もしくは、偶数ビットの出
力端子Ｈ２，Ｈ４，…，Ｈｎまたは、隣合う２ビット同
士が並列接続されて、各発熱抵抗体の個別電極に接続さ
れ、各発熱抵抗体の共通電極には、駆動電圧が印加され
ている。なお、２ビット分の駆動素子で１つの発熱抵抗
体を駆動する場合、電流容量を倍増させることが可能に
なって、抵抗値の低い発熱抵抗体でも駆動可能となる。Next, when the driving signal AEO from the outside goes low, the inverter Za goes high, and the NAND gates G1 to Gn connect the latches L1 to Ln.
The output of n is transmitted to each of the inverters E1 to En, and each of the drive elements T1 to Tn becomes conductive according to the print signal stored in the latches L1 to Ln. Each of the output terminals H1 to Hn
As described in FIG. 1, for example, 16 dots / m
In the case of a thermal head having a high pixel density of m, all the heating resistors are connected. In the case of a thermal head having a low pixel density of, for example, 8 dots / mm, output terminals H1, H3,. -1, or even-numbered bit output terminals H2, H4,..., Hn, or two adjacent bits are connected in parallel and connected to individual electrodes of each heating resistor. Drive voltage is applied. When one heating resistor is driven by a 2-bit drive element, the current capacity can be doubled, and the heating resistor having a low resistance value can be driven.
【００３９】図５は、本発明の第４の実施例であるサー
マルヘッド駆動用集積回路を示す回路図である。本実施
例におけるサーマルヘッド駆動用集積回路は、図４に示
した第３の実施例であるサーマルヘッド駆動用集積回路
と同様な構成であるが、偶数ビットのマスターフリップ
フロップＡ２，Ａ４，…，Ａｎおよびスレーブフリップ
フロップＢ２，Ｂ４，…，Ｂｎを不活性にする第２スイ
ッチＳＷｂの位置が、各スレーブフリップフロップＢ
２，Ｂ４，…，Ｂｎの出力側に配置されている点が相違
する。FIG. 5 is a circuit diagram showing a thermal head driving integrated circuit according to a fourth embodiment of the present invention. The integrated circuit for driving a thermal head in this embodiment has the same configuration as that of the integrated circuit for driving a thermal head according to the third embodiment shown in FIG. 4, but the even-bit master flip-flops A2, A4,. An and the position of the second switch SWb for inactivating the slave flip-flops B2, B4,.
2, B4,..., Bn.
【００４０】第１スイッチＳＷａが開いて、第２スイッ
チＳＷｂが閉じた状態の動作は、従来と同一であるため
その説明を省略する。以下、第１スイッチＳＷａが閉じ
て、第２スイッチＳＷｂが開いた状態の動作について説
明する。The operation in the state where the first switch SWa is open and the second switch SWb is closed is the same as the conventional one, so that the description is omitted. Hereinafter, an operation in a state where the first switch SWa is closed and the second switch SWb is opened will be described.
【００４１】所定のクロック信号に同期して、シリアル
データから成る印字信号ＤＩがインバータＺｂを介して
第１ビットのマスターフリップフロップＡ１およびスレ
ーブフリップフロップＢ１に転送され、次のクロック信
号で第３ビットのマスターフリップフロップＡ３および
スレーブフリップフロップＢ３に転送され、以下同様
に、第ｎ−１ビットのマスターフリップフロップＡｎ−
１およびスレーブフリップフロップＢｎ−１まで転送さ
れる。１走査線が複数のサーマルヘッド駆動用集積回路
で駆動される場合、第ｎビットのスレーブフリップフロ
ップＢｎの出力が、インバータＺｃを介して、出力信号
ＤＯとして次段のサーマルヘッド駆動用集積回路へ入力
される。In synchronization with a predetermined clock signal, a print signal DI consisting of serial data is transferred to the first bit master flip-flop A1 and the slave flip-flop B1 via the inverter Zb, and the third bit is output by the next clock signal. To the master flip-flop A3 and the slave flip-flop B3, and thereafter, similarly, the master flip-flop An-
1 and the slave flip-flop Bn-1. When one scanning line is driven by a plurality of integrated circuits for driving a thermal head, the output of the n-th bit slave flip-flop Bn is output as an output signal DO to the integrated circuit for driving the next stage via the inverter Zc. Is entered.
【００４２】このように、１走査線分の印字信号が各サ
ーマルヘッド駆動用集積回路のシフトレジスタに転送さ
れた後、各スレーブフリップフロップＢ１〜Ｂｎの出力
が各ラッチＬ１〜Ｌｎに記憶される。After the print signal for one scanning line is transferred to the shift register of each integrated circuit for driving a thermal head, the outputs of the slave flip-flops B1 to Bn are stored in the latches L1 to Ln. .
【００４３】次に、外部からの駆動信号ＡＥＯがローレ
ベルになると、インバータＺａによってハイレベルにな
り、各ＮＡＮＤゲートＧ１〜Ｇｎが、各ラッチＬ１〜Ｌ
ｎの出力を各インバータＥ１〜Ｅｎへ伝送して、各駆動
素子Ｔ１〜ＴｎがラッチＬ１〜Ｌｎに記憶された印字信
号に応じて導通状態となる。各出力端子Ｈ１〜Ｈｎは、
図１において説明したように、たとえば１６ドット／ｍ
ｍの高画素密度のサーマルヘッドの場合、全ての発熱抵
抗体に接続されているが、たとえば８ドット／ｍｍの低
画素密度のサーマルヘッドの場合、奇数ビットの出力端
子Ｈ１，Ｈ３，…，Ｈｎ−１もしくは、偶数ビットの出
力端子Ｈ２，Ｈ４，…，Ｈｎまたは、隣合う２ビット同
士が並列接続されて、各発熱抵抗体の個別電極に接続さ
れ、各発熱抵抗体の共通電極には、駆動電圧が印加され
ている。なお、２ビット分の駆動素子で１つの発熱抵抗
体を駆動する場合、電流容量を倍増させることが可能に
なって、抵抗値の低い発熱抵抗体でも駆動可能となる。Next, when the driving signal AEO from the outside goes low, the inverter Za goes high, and the NAND gates G1 to Gn connect the latches L1 to Ln.
The output of n is transmitted to each of the inverters E1 to En, and each of the drive elements T1 to Tn becomes conductive according to the print signal stored in the latches L1 to Ln. Each of the output terminals H1 to Hn
As described in FIG. 1, for example, 16 dots / m
In the case of a thermal head having a high pixel density of m, all the heating resistors are connected. In the case of a thermal head having a low pixel density of, for example, 8 dots / mm, output terminals H1, H3,. -1, or even-numbered bit output terminals H2, H4,..., Hn, or two adjacent bits are connected in parallel and connected to individual electrodes of each heating resistor. Drive voltage is applied. When one heating resistor is driven by a 2-bit drive element, the current capacity can be doubled, and the heating resistor having a low resistance value can be driven.
【００４４】なお、本発明は上述の実施例に限定される
ものではなく、本発明の要旨を逸脱しない範囲であれば
種々の変更は可能である。The present invention is not limited to the above-described embodiment, and various modifications can be made without departing from the gist of the present invention.
【００４５】[0045]
【発明の効果】以上詳説したように、本発明によれば、
画素密度が異なるサーマルヘッドでも同一の端子形状を
有するサーマルヘッド駆動用集積回路を搭載して部品の
共通化を図ることができる。さらに、１つの発熱抵抗体
を２つの駆動素子で駆動することによって、電流密度を
倍増させることが可能になり、抵抗値の低い発熱抵抗体
でも駆動することが可能になる。As explained in detail above, according to the present invention,
Even thermal heads having different pixel densities can be mounted with a thermal head driving integrated circuit having the same terminal shape, and components can be shared. Further, by driving one heating resistor by two driving elements, the current density can be doubled, and it becomes possible to drive even a heating resistor having a low resistance value.
【図１】本発明の第１の実施例であるサーマルヘッド駆
動用集積回路を示す回路図である。FIG. 1 is a circuit diagram showing an integrated circuit for driving a thermal head according to a first embodiment of the present invention.
【図２】図１のサーマルヘッド駆動用集積回路の具体的
構成の一例を示す回路図である。FIG. 2 is a circuit diagram showing an example of a specific configuration of the integrated circuit for driving a thermal head of FIG. 1;
【図３】本発明の第２の実施例であるサーマルヘッド駆
動用集積回路を示す回路図である。FIG. 3 is a circuit diagram showing a thermal head driving integrated circuit according to a second embodiment of the present invention.
【図４】本発明の第３の実施例であるサーマルヘッド駆
動用集積回路を示す回路図である。FIG. 4 is a circuit diagram showing a thermal head driving integrated circuit according to a third embodiment of the present invention.
【図５】本発明の第４の実施例であるサーマルヘッド駆
動用集積回路を示す回路図である。FIG. 5 is a circuit diagram showing a thermal head driving integrated circuit according to a fourth embodiment of the present invention.
【図６】従来のサーマルヘッド駆動用集積回路の一例を
示す回路図である。FIG. 6 is a circuit diagram showing an example of a conventional integrated circuit for driving a thermal head.
【図７】図６のサーマルヘッド駆動用集積回路の具体的
構成の一例を示す回路図である。FIG. 7 is a circuit diagram showing an example of a specific configuration of the integrated circuit for driving a thermal head of FIG. 6;
【図８】図８（ａ）は１６ドット／ｍｍの画素密度を有
するサーマルヘッドの個別電極６０と、サーマルヘッド
駆動用集積回路７０ａとの電極接続構造の一例を示す模
式図であり、図８（ｂ）は８ドット／ｍｍの画素密度を
有するサーマルヘッドの個別電極６０と、サーマルヘッ
ド駆動用集積回路７０ｂとの電極接続構造の一例を示す
模式図である。FIG. 8A is a schematic diagram showing an example of an electrode connection structure between an individual electrode 60 of a thermal head having a pixel density of 16 dots / mm and a thermal head driving integrated circuit 70a. (B) is a schematic diagram showing an example of an electrode connection structure between an individual electrode 60 of a thermal head having a pixel density of 8 dots / mm and a thermal head driving integrated circuit 70b.
Ａ１〜Ａｎ マスターフリップフロップ Ｂ１〜Ｂｎ スレーブフリップフロップ Ｌ１〜Ｌｎ ラッチ Ｇ１〜Ｇｎ ＮＡＮＤゲート Ｅ１〜Ｅｎ インバータ Ｔ１〜Ｔｎ 駆動素子 Ｈ１〜Ｈｎ 出力端子 Ｚａ，Ｚｂ，Ｚｃ インバータ Ｘａ，Ｘｂ アナログスイッチ Ｙａ，Ｙｂ インバータ ＳＷａ 第１スイッチ ＳＷｂ 第２スイッチ A1 to An Master flip-flop B1 to Bn Slave flip-flop L1 to Ln Latch G1 to Gn NAND gate E1 to En inverter T1 to Tn Drive element H1 to Hn Output terminal Za, Zb, Zc Inverter Xa, Xb Analog switch Ya, Yb Inverter SWa first switch SWb second switch
Claims (2)
次転送して、パラレルデータに変換する複数ビットのシ
フトレジスタと、 前記シフトレジスタから出力されるパラレルデータを記
憶する複数のラッチと、 前記ラッチの出力を、外部からの駆動信号によって開閉
する複数のゲートと、 前記ゲートの出力によって、サーマルヘッドの各発熱抵
抗体に流れる電流を制御する複数の駆動素子とを備えた
サーマルヘッド駆動用集積回路において、 前記シフトレジスタの１ビットが第１フリップフロップ
と第２フリップフロップで構成され、信号入力側から第
１フリップフロップ、第２フリップフロップの順で接続
され、第２フリップフロップの出力がラッチに供給さ
れ、 シリアルデータが直接入力される第１ビットから数えて
２ｋ＋１（ただし、ｋは０以上の整数）ビットの第１フ
リップフロップの出力を２ｋ＋２ビットの第２フリップ
フロップへの入力を許可する第１スイッチと、２ｋ＋２
ビットの第１フリップフロップを不活性にする第２スイ
ッチとを備え、 第１スイッチおよび第２スイッチが相補的に動作すると
ともに、第１スイッチが閉じた状態のとき、２ｋ＋１ビ
ットの第１フリップフロップの出力が２ｋ＋１ビットお
よび２ｋ＋２ビットの双方の第２フリップフロップに入
力されることを特徴とするサーマルヘッド駆動用集積回
路。1. A multi-bit shift register for sequentially transferring print data consisting of serial data and converting the print data into parallel data, a plurality of latches for storing parallel data output from the shift register, and an output of the latch A plurality of gates that are opened and closed by an external drive signal, and a plurality of drive elements that control a current flowing through each heating resistor of the thermal head by an output of the gate. One bit of the shift register includes a first flip-flop and a second flip-flop. The first flip-flop and the second flip-flop are connected in this order from the signal input side, and the output of the second flip-flop is supplied to the latch. , 2k + 1 counting from the first bit to which serial data is directly input (however, k has a first switch for permitting the input to the second flip-flop of 2k + 2 bits the output of the first flip-flop of an integer of 0 or more) bits, 2k + 2
A second switch for inactivating a first flip-flop of 2 bits, when the first switch and the second switch operate complementarily and the first switch is closed, Is input to both 2k + 1 bit and 2k + 2 bit second flip-flops.
転送して、パラレルデータに変換する複数ビットのシフ
トレジスタと、 前記シフトレジスタから出力されるパラレルデータを記
憶する複数のラッチと、 前記ラッチの出力を、外部からの駆動信号によって開閉
する複数のゲートと、 前記ゲートの出力によって、サーマルヘッドの各発熱抵
抗体に流れる電流を制御する複数の駆動素子とを備えた
サーマルヘッド駆動用集積回路において、 シリアルデータが直接入力される前記シフトレジスタの
第１ビットから数えて２ｋ＋１（ただし、ｋは０以上の
整数）ビットの出力を２ｋ＋２ビットのラッチへの入力
を許可する第１スイッチと、２ｋ＋２ビットを不活性に
する第２スイッチとを備え、 第１スイッチおよび第２スイッチが相補的に動作すると
ともに、第１スイッチが閉じた状態のとき、シフトレジ
スタの２ｋ＋１ビットの出力が２ｋ＋１ビットおよび２
ｋ＋２ビットの双方に接続されたラッチに入力されるこ
とを特徴とするサーマルヘッド駆動用集積回路。2. A multi-bit shift register for sequentially transferring a print signal composed of serial data and converting it into parallel data, a plurality of latches for storing parallel data output from the shift register, and an output of the latch. A plurality of gates that are opened and closed by an external drive signal, and a plurality of drive elements that control a current flowing through each heating resistor of the thermal head by an output of the gate. A first switch for permitting input of 2k + 1 (where k is an integer of 0 or more) bits counting from the first bit of the shift register to which serial data is directly input, and a 2k + 2 bit latch, A second switch for deactivating, the first switch and the second switch operating complementarily Rutotomoni, the state where the first switch is closed, the output of the 2k + 1-bit shift register is 2k + 1 bit and 2
An integrated circuit for driving a thermal head, wherein the integrated circuit is input to latches connected to both k + 2 bits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19771692A JP3091575B2 (en) | 1992-06-30 | 1992-06-30 | Integrated circuit for driving thermal head |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19771692A JP3091575B2 (en) | 1992-06-30 | 1992-06-30 | Integrated circuit for driving thermal head |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0615859A JPH0615859A (en) | 1994-01-25 |
| JP3091575B2 true JP3091575B2 (en) | 2000-09-25 |
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ID=16379169
Family Applications (1)
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| Country | Link |
|---|---|
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|---|---|---|---|---|
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| JP7230666B2 (en) * | 2019-04-23 | 2023-03-01 | ローム株式会社 | Driver IC for thermal print head, thermal print head, and wiring pattern of thermal print head |
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1992
- 1992-06-30 JP JP19771692A patent/JP3091575B2/en not_active Expired - Fee Related
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|---|---|
| JPH0615859A (en) | 1994-01-25 |
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