JPH07195725A - Thermal head - Google Patents

Abstract

PURPOSE:To provide a thermal head capable of achieving the simplification and miniaturization of a drive circuit driving a heating element and the shortening of a printing time. CONSTITUTION:A drive circuit 20 has a transfer memory circuit consisting of data transfer flip-flops FF1-FF32, data memory flip-flops ff1-ff64, switches SW1a-SW1d..., SW32a-SW32d opening and closing the respective filp-flops and is equipped with switching elements T1-T64 and AND gates G1-G64. Further, an AND gate Ga outputting the AND of a clock signal CLK and a selection signal SEL, an AND gate Gb outputting the AND of a reversal clock signal/CLK and the selection signal SEL, an AND gate Gc outputting the AND of the clock signal CLK and a reversal selection signal/SEL and an AND gate Gd outputting the AND of the reversal clock signal/CLK and the reversal selection signal/SEL are provided.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ファクシミリ装置やプ
リンタ等に用いられ、印画データに応じて複数の発熱素
子を選択的に通電して発熱させ、記録媒体に感熱記録を
行なうサーマルヘッドに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thermal head for use in a facsimile machine, a printer or the like, which selectively energizes a plurality of heating elements in accordance with print data to generate heat, thereby performing thermal recording on a recording medium.

【０００２】[0002]

【従来の技術】図１９は、従来のサーマルヘッドの電気
的構成を示す回路図である。サーマルヘッドは、複数の
発熱素子Ｒ１〜Ｒ１７２８と、所定数の発熱素子毎に接
続される駆動回路９０とで構成されており、各発熱素子
Ｒ１〜Ｒ１７２８の一端は共通接続されて電源電圧ＶＨ
が供給される。駆動回路９０は、印画データＤＡＴＡが
１ライン分連続して転送できるように縦続接続されてお
り、各駆動回路９０には発熱素子Ｒ１〜Ｒ１７２８を３
つのブロックＢ１〜Ｂ３に区分して時分割印字を行なう
タイミングを決めるストローブ信号ＳＴＢ１〜ＳＴＢ
３、出力を許容するタイミングを決める出力許容信号Ｂ
ＥＯ、転送された印画データＤＡＴＡを一時記憶するタ
イミングを決めるラッチ信号ＬＡＴ、および印画データ
ＤＡＴＡの転送タイミングを決めるクロック信号ＣＬＫ
がそれぞれ入力されている。2. Description of the Related Art FIG. 19 is a circuit diagram showing an electrical configuration of a conventional thermal head. The thermal head is composed of a plurality of heat generating elements R1 to R1728 and a drive circuit 90 connected to each of a predetermined number of heat generating elements. One end of each heat generating element R1 to R1728 is commonly connected to the power supply voltage VH.
Is supplied. The drive circuits 90 are connected in series so that the print data DATA can be continuously transferred for one line, and three heating elements R1 to R1728 are connected to each drive circuit 90.
Strobe signals STB1 to STB that determine the timing of time-divisional printing divided into one block B1 to B3
3. Output allowance signal B that determines the output allowance timing
EO, a latch signal LAT that determines the timing of temporarily storing the transferred print data DATA, and a clock signal CLK that determines the transfer timing of the print data DATA.
Have been entered respectively.

【０００３】図２０は、図１９に示す駆動回路９０の内
部構成を示す回路図である。駆動回路９０は、複数のシ
フトレジスタＳＲ１〜ＳＲｎと、複数のラッチＬ１〜Ｌ
ｎと、複数のゲート素子Ｇ１〜Ｇｎと、複数のスイッチ
ング素子Ｔ１〜Ｔｎとを具備している。FIG. 20 is a circuit diagram showing an internal configuration of drive circuit 90 shown in FIG. The drive circuit 90 includes a plurality of shift registers SR1 to SRn and a plurality of latches L1 to Ln.
n, a plurality of gate elements G1 to Gn, and a plurality of switching elements T1 to Tn.

【０００４】この動作を図２１のタイミングチャートを
参照しながら説明する。図２１（１）の印画データＤＡ
ＴＡがＤＩ端子から入力されると同時に、図２１（２）
のクロック信号ＣＬＫがＣＬＫ端子から入力されると、
シフトレジスタＳＲ１〜ＳＲｎに印画データＤＡＴＡが
順次転送されて格納される。次に、図２１（３）のラッ
チ信号ＬＡＴがＬＡＴ端子から入力されると、シフトレ
ジスタＳＲ１〜ＳＲｎに格納されていたデータがラッチ
Ｌ１〜Ｌｎにそれぞれ取込まれる。This operation will be described with reference to the timing chart of FIG. Print data DA of FIG. 21 (1)
At the same time when TA is input from the DI terminal, FIG.
When the clock signal CLK of is input from the CLK terminal,
The print data DATA is sequentially transferred and stored in the shift registers SR1 to SRn. Next, when the latch signal LAT of FIG. 21 (3) is input from the LAT terminal, the data stored in the shift registers SR1 to SRn are taken into the latches L1 to Ln, respectively.

【０００５】次に、図２１（４）の出力許容信号ＢＥＯ
がＢＥＯ端子を介してハイレベルになり、さらにストロ
ーブ信号ＳＴＢ１がＳＴＢＩ端子を介してローレベルに
なると、図１９に示すブロックＢ１が印画可能になり、
ラッチＬ１〜Ｌｎに格納されたデータのうちハイレベル
のものに対応してゲート素子Ｇ１〜Ｇｎがハイレベルを
出力し、さらにスイッチング素子Ｔ１〜Ｔｎが選択的に
導通して、発熱素子Ｒ１〜Ｒｎに選択的に電流が流れて
発熱し、記録媒体に感熱記録を行なう。Next, the output permission signal BEO of FIG.
Becomes high level through the BEO terminal, and the strobe signal STB1 becomes low level through the STBI terminal, the block B1 shown in FIG. 19 can be printed.
The gate elements G1 to Gn output high levels corresponding to the high level data stored in the latches L1 to Ln, and the switching elements T1 to Tn are selectively turned on to generate the heating elements R1 to Rn. An electric current selectively flows to generate heat and heat-sensitive recording is performed on the recording medium.

【０００６】次に、ストローブ信号ＳＴＢ１がハイレベ
ルに戻り、ストローブ信号ＳＴＢ２がローレベルになる
と、図１９に示すブロックＢ２が印画可能になり、ラッ
チＬ１〜Ｌｎに格納されたデータに対応してゲート素子
Ｇ１〜Ｇｎ、スイッチング素子および発熱素子Ｒ１〜Ｒ
ｎが動作して、記録媒体に感熱記録を行なう。Next, when the strobe signal STB1 returns to the high level and the strobe signal STB2 becomes the low level, the block B2 shown in FIG. 19 can be printed, and the gates corresponding to the data stored in the latches L1 to Ln. Elements G1 to Gn, switching elements and heating elements R1 to R
n operates to perform thermal recording on the recording medium.

【０００７】次に、ストローブ信号ＳＴＢ２がハイレベ
ルに戻り、ストローブ信号ＳＴＢ３がローレベルになる
と、図１９に示すブロックＢ３が印画可能になり、ラッ
チＬ１〜Ｌｎに格納されたデータに対応してゲート素子
Ｇ１〜Ｇｎ、スイッチング素子および発熱素子Ｒ１〜Ｒ
ｎが動作して、記録媒体に感熱記録を行なう。Next, when the strobe signal STB2 returns to the high level and the strobe signal STB3 becomes the low level, the block B3 shown in FIG. 19 can be printed, and the gates corresponding to the data stored in the latches L1 to Ln. Elements G1 to Gn, switching elements and heating elements R1 to R
n operates to perform thermal recording on the recording medium.

【０００８】こうして１ライン分の印画データを３つの
タイミングに時分割して印画動作を行うとともに、記録
媒体をステップ搬送しながら１ラインずつ感熱記録を繰
返すことによって、一連の記録画像を得ることができ
る。In this way, the printing data for one line is time-divided at three timings to perform the printing operation, and the thermal recording is repeated line by line while the recording medium is conveyed step by step, whereby a series of recorded images can be obtained. it can.

【０００９】[0009]

【発明が解決しようとする課題】しかしながら、従来の
サーマルヘッドでは、駆動回路の内部に発熱素子と同じ
ビット数のシフトレジスタおよびラッチを設ける必要が
あるため、駆動回路の回路構成が複雑で回路規模も大き
いという課題があり、サーマルヘッドの小型化を妨げる
一因となっている。However, in the conventional thermal head, since it is necessary to provide a shift register and a latch having the same number of bits as the heating element inside the drive circuit, the circuit configuration of the drive circuit is complicated and the circuit scale is large. However, this is one of the factors that hinder the miniaturization of thermal heads.

【００１０】また、印画データを一時記憶するラッチ動
作が必要となるため、その分印画時間のロスを招いてい
るという課題がある。Further, since a latch operation for temporarily storing the print data is required, there is a problem that the printing time is lost.

【００１１】本発明の目的は、前述した課題を解決する
ため、発熱素子を駆動する駆動回路の簡単化、小型化お
よび印画時間の短縮化を達成できるサーマルヘッドを提
供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a thermal head capable of achieving simplification, miniaturization and shortening of printing time of a drive circuit for driving a heating element in order to solve the above-mentioned problems.

【００１２】[0012]

【課題を解決するための手段】本発明は、複数の発熱素
子に流れる電流を制御するための複数のスイッチング素
子と、各スイッチング素子を制御するための複数のゲー
ト素子と、外部からの印画データをクロック信号に同期
して転送記憶し、各ゲート素子に出力するための転送記
憶回路とを備えるサーマルヘッドにおいて、前記転送記
憶回路は、前段からの信号を受ける第１フリップフロッ
プ、奇数番目のゲート素子と接続される第２フリップフ
ロップ、偶数番目のゲート素子と接続される第３フリッ
プフロップ、第１フリップフロップと第２フリップフロ
ップの間を開閉する第１スイッチ、第１フリップフロッ
プと第３フリップフロップの間を開閉する第２スイッ
チ、第２フリップフロップと後段の間を開閉する第３ス
イッチ、および第３フリップフロップと後段の間を開閉
する第４スイッチから成る２ビット転送回路が縦続接続
されて構成されていることを特徴とするサーマルヘッド
である。According to the present invention, a plurality of switching elements for controlling currents flowing in a plurality of heating elements, a plurality of gate elements for controlling each switching element, and print data from the outside. In a thermal head having a transfer memory circuit for transferring and storing the data in synchronization with a clock signal and outputting the transferred memory to each gate element, the transfer memory circuit includes a first flip-flop for receiving a signal from the preceding stage, and an odd-numbered gate. A second flip-flop connected to the element, a third flip-flop connected to the even-numbered gate element, a first switch for opening and closing between the first flip-flop and the second flip-flop, a first flip-flop and a third flip-flop A second switch that opens and closes a second flip-flop, a third switch that opens and closes a second flip-flop and a subsequent stage, and a third switch It is a thermal head, characterized in that 2-bit transfer circuit consisting of fourth switch that opens and closes between flip-flops and the rear stage is constituted by cascade connection.

【００１３】また本発明は、複数の発熱素子に流れる電
流を制御するための複数のスイッチング素子と、各スイ
ッチング素子を制御するための複数のゲート素子と、外
部からの印画データをクロック信号に同期して転送記憶
し、各ゲート素子に出力するための転送記憶回路とを備
えるサーマルヘッドにおいて、前記転送記憶回路は、各
ゲート素子と接続される複数のフリップフロップが縦続
接続され、各フリップフロップのラッチタイミングを印
画データ転送方向の逆方向から遅延させるための複数の
遅延回路が縦続接続されて構成されていることを特徴と
するサーマルヘッドである。Further, according to the present invention, a plurality of switching elements for controlling currents flowing through a plurality of heating elements, a plurality of gate elements for controlling each switching element, and print data from the outside are synchronized with a clock signal. And a transfer storage circuit for transferring and storing the output to each gate element, in the transfer storage circuit, a plurality of flip-flops connected to each gate element are cascade-connected to each other. A thermal head is characterized in that a plurality of delay circuits for delaying a latch timing from a direction opposite to a print data transfer direction are connected in cascade.

【００１４】[0014]

【作用】本発明に従えば、２ビット転送回路において、
まず第３スイッチが導通して第２フリップフロップに格
納されていたデータが後段に転送され、次に第１スイッ
チが導通して第１フリップフロップに格納されていたデ
ータが第２フリップフロップに転送され、次に第４スイ
ッチが導通して第３フリップフロップに格納されていた
データが後段に転送され、次に第２スイッチが導通して
第１フリップフロップに格納されていたデータが第３フ
リップフロップに転送される。こうして計３つのフリッ
プフロップで２ビット分のデータ転送および記憶が可能
になるため、全体のフリップフロップの数を従来と比べ
て３／４に減らすことができる。According to the present invention, in the 2-bit transfer circuit,
First, the third switch is turned on and the data stored in the second flip-flop is transferred to the subsequent stage, and then the first switch is turned on and the data stored in the first flip-flop is transferred to the second flip-flop. Then, the data stored in the third flip-flop when the fourth switch is turned on is transferred to the subsequent stage, and the data stored in the first flip-flop when the second switch is turned on is transferred to the third flip-flop. Forwarded to In this way, data transfer and storage of 2 bits can be performed by a total of three flip-flops, and thus the total number of flip-flops can be reduced to 3/4 compared with the conventional one.

【００１５】また本発明に従えば、転送記憶回路におい
て、各ゲート素子と接続される複数のフリップフロップ
が縦続接続されることによって、印画データのシリアル
転送が可能になり、さらに各フリップフロップのラッチ
タイミングを印画データ転送方向の逆方向から遅延させ
るための複数の遅延回路が縦続接続されることによっ
て、各フリップフロップ間のデータ転送が連続的に行な
われる。したがって、全体のフリップフロップの数を従
来と比べて１／２に減らすことができる。Further, according to the present invention, in the transfer storage circuit, a plurality of flip-flops connected to each gate element are cascade-connected to enable serial transfer of the print data, and further the latch of each flip-flop. A plurality of delay circuits for delaying the timing from the direction opposite to the print data transfer direction are connected in series, whereby data transfer between the flip-flops is continuously performed. Therefore, the total number of flip-flops can be reduced to 1/2 compared with the conventional one.

【００１６】[0016]

【実施例】【Example】

（第１実施例）図１は、本発明の第１実施例であるサー
マルヘッドの電気的構成を示す回路図である。このサー
マルヘッドは、複数の発熱素子Ｒ１〜Ｒ２０４８と、た
とえば６４個の発熱素子毎に接続される駆動回路２０と
で構成されており、各発熱素子Ｒ１〜Ｒ２０４８の一端
は共通接続されて電源電圧ＶＨが供給される。発熱素子
Ｒ１〜Ｒ２０４８は２つのブロックＢ１、Ｂ２に区分さ
れ、ブロックＢ１は発熱素子Ｒ１〜Ｒ１０２４で構成さ
れ、ブロックＢ２は発熱素子Ｒ１０２５〜Ｒ２０４８で
構成される。(First Embodiment) FIG. 1 is a circuit diagram showing an electrical configuration of a thermal head according to a first embodiment of the present invention. This thermal head is composed of a plurality of heat generating elements R1 to R2048 and a drive circuit 20 connected to, for example, 64 heat generating elements, and one end of each heat generating element R1 to R2048 is commonly connected to supply voltage. VH is supplied. The heating elements R1 to R2048 are divided into two blocks B1 and B2, the block B1 is composed of the heating elements R1 to R1024, and the block B2 is composed of the heating elements R1025 to R2048.

【００１７】駆動回路２０は、印画データＤＡＴＡが１
ラインの半分ずつ連続して転送できるように各ブロック
Ｂ１、Ｂ２に対応して縦続接続されており、ブロックＢ
１の各駆動回路２０には発熱素子Ｒ１〜Ｒ１０２４の駆
動タイミングを決めるストローブ信号／ＳＴＢ１が入力
され、一方、ブロックＢ２の各駆動回路２０には発熱素
子Ｒ１０２５〜Ｒ２０４８の駆動タイミングを決めるス
トローブ信号／ＳＴＢ２が入力される。なお、たとえば
／ＳＴＢ１、／ＳＴＢ２など、ローレベルで有効になる
負論理信号については、図中の信号名の上にバー「￣」
を付加して示す場合があるが、本文中では信号名の先頭
に「／」を付加して用いる。In the drive circuit 20, the print data DATA is 1
Blocks B1 and B2 are connected in cascade so that they can be continuously transferred half of the line.
The strobe signal / STB1 that determines the drive timing of the heating elements R1 to R1024 is input to each drive circuit 20 of No. 1, while the strobe signal / STB1 that determines the drive timing of the heating elements R1025 to R2048 is input to each drive circuit 20 of the block B2. STB2 is input. For negative logic signals such as / STB1 and / STB2 that are valid at a low level, a bar "￣" appears above the signal name in the figure.
In some cases, "/" is added to the beginning of the signal name in the text.

【００１８】さらに、各駆動回路２０には、印画データ
ＤＡＴＡの転送タイミングを決めるクロック信号ＣＬＫ
および、このクロック信号ＣＬＫを２分周した選択信号
ＳＥＬがそれぞれ入力される。Further, each drive circuit 20 has a clock signal CLK for determining the transfer timing of the print data DATA.
A selection signal SEL obtained by dividing the clock signal CLK by 2 is input.

【００１９】図２は、図１に示す駆動回路２０の内部構
成を示す回路図である。この駆動回路２０は６４ビット
分の発熱素子を駆動する例であり、データ転送用のフリ
ップフロップＦＦ１〜ＦＦ３２と、データ記憶用のフリ
ップフロップｆｆ１〜ｆｆ６４と、各フリップフロップ
相互間を開閉するスイッチＳＷ１ａ〜ＳＷ１ｄ、…、Ｓ
Ｗ３２ａ〜ＳＷ３２ｄとから成る転送記憶回路を有し、
さらに６４個の発熱素子に流れる電流を制御するための
６４個のスイッチング素子Ｔ１〜Ｔ６４と、フリップフ
ロップｆｆ１〜ｆｆ６４に接続され、各スイッチング素
子Ｔ１〜Ｔ６４を制御するための６４個のアンドゲート
Ｇ１〜Ｇ６４などを具備する。また、駆動回路２０に
は、６４ビット分の発熱素子と接続するための端子Ｈ１
〜Ｈ６４、各スイッチング素子Ｔ１〜Ｔ６４のソース側
を共通接続した端子ＧＮＤ、各アンドゲートＧ１〜Ｇ６
４にインバータＮａを介してストローブ信号を供給する
端子ＳＴＢ、フリップフロップＦＦ１に印画データを供
給する端子ＳＩ、次段の駆動回路２０へ印画データを供
給する端子ＳＯ、クロック信号ＣＬＫを供給する端子Ｃ
ＬＫ、および選択信号ＳＥＬを供給する端子ＳＥＬが設
けられ、さらにストローブ信号とクロック信号ＣＬＫと
の論理積を出力するクロックゲートＣＧと、その反転ク
ロック信号／ＣＬＫを出力するインバータＮｂと、反転
選択信号／ＳＥＬを出力するインバータＮｃと、クロッ
ク信号ＣＬＫと選択信号ＳＥＬの論理積を出力するアン
ドゲートＧａと、反転クロック信号／ＣＬＫと選択信号
ＳＥＬの論理積を出力するアンドゲートＧｂと、クロッ
ク信号ＣＬＫと反転選択信号／ＳＥＬの論理積を出力す
るアンドゲートＧｃと、反転クロック信号／ＣＬＫと反
転選択信号／ＳＥＬの論理積を出力するアンドゲートＧ
ｄと、スイッチＳＷ３２ｃとスイッチＳＷ３２ｄの論理
和を出力するオアゲートＲａが形成される。FIG. 2 is a circuit diagram showing the internal structure of the drive circuit 20 shown in FIG. This drive circuit 20 is an example of driving a heating element for 64 bits, and flip-flops FF1 to FF32 for data transfer, flip-flops ff1 to ff64 for data storage, and a switch SW1a for opening / closing each flip-flop. ~ SW1d, ..., S
A transfer memory circuit including W32a to SW32d,
Further, 64 switching elements T1 to T64 for controlling the current flowing through the 64 heating elements and 64 AND gates G1 for controlling the switching elements T1 to T64 are connected to the flip-flops ff1 to ff64. To G64 and the like. In addition, the driving circuit 20 has a terminal H1 for connecting a 64-bit heating element.
To H64, a terminal GND in which the source sides of the switching elements T1 to T64 are commonly connected, and AND gates G1 to G6
4, a terminal STB for supplying a strobe signal via an inverter Na, a terminal SI for supplying print data to the flip-flop FF1, a terminal SO for supplying print data to the drive circuit 20 in the next stage, and a terminal C for supplying a clock signal CLK.
LK and a terminal SEL for supplying a selection signal SEL are provided, a clock gate CG which outputs a logical product of a strobe signal and a clock signal CLK, an inverter Nb which outputs an inverted clock signal / CLK thereof, and an inverted selection signal. / SEL, an AND gate Ga that outputs a logical product of the clock signal CLK and the selection signal SEL, an AND gate Gb that outputs a logical product of the inverted clock signal / CLK and the selection signal SEL, and a clock signal CLK. AND gate Gc which outputs the logical product of the inverted selection signal / SEL and the AND gate G which outputs the logical product of the inverted clock signal / CLK and the inverted selection signal / SEL.
An OR gate Ra that outputs a logical sum of the switch SW32c and the switch SW32d is formed.

【００２０】アンドゲートＧａの出力信号Ｓ１は、スイ
ッチＳＷ１ａ、ＳＷ２ａ、…、ＳＷ３２ａの非反転入力
およびスイッチＳＷ１ｃ、ＳＷ２ｃ、…、ＳＷ３２ｃの
反転入力に供給される。アンドゲートＧｂの出力信号Ｓ
２は、スイッチＳＷ１ａ、ＳＷ２ａ、…、ＳＷ３２ａの
反転入力およびスイッチＳＷ１ｃ、ＳＷ２ｃ、…、ＳＷ
３２ｃの非反転入力に供給される。アンドゲートＧｃの
出力信号Ｓ３は、スイッチＳＷ１ｂ、ＳＷ２ｂ、…、Ｓ
Ｗ３２ｂの非反転入力およびスイッチＳＷ１ｄ、ＳＷ２
ｄ、…、ＳＷ３２ｄの反転入力に供給される。アンドゲ
ートＧｄの出力信号Ｓ４は、スイッチＳＷ１ｂ、ＳＷ２
ｂ、…、ＳＷ３２ｂの反転入力およびスイッチＳＷ１
ｄ、ＳＷ２ｄ、…、ＳＷ３２ｄの非反転入力に供給され
る。The output signal S1 of the AND gate Ga is supplied to the non-inverting inputs of the switches SW1a, SW2a, ..., SW32a and the inverting inputs of the switches SW1c, SW2c ,. Output signal S of AND gate Gb
2 is an inverting input of the switches SW1a, SW2a, ..., SW32a and switches SW1c, SW2c ,.
It is supplied to the non-inverting input of 32c. The output signal S3 of the AND gate Gc is the switches SW1b, SW2b, ..., S.
Non-inverting input of W32b and switches SW1d, SW2
, ..., SW32d is supplied to the inverting input. The output signal S4 of the AND gate Gd is applied to the switches SW1b and SW2.
b, ..., Inverting input of SW32b and switch SW1
, SW32d are supplied to the non-inverting inputs of d, SW2d ,.

【００２１】次にサーマルヘッドの動作を図３および図
４のタイミングチャートを参照しながら説明する。まず
図３において、ストローブ信号／ＳＴＢ１、／ＳＴＢ２
がハイレベル状態でクロックゲートＣＧが有効となり、
次に図４に示すように、印画データＤＡＴＡがクロック
信号ＣＬＫに同期して端子ＳＩを介してフリップフロッ
プＦＦ１に入力される。Next, the operation of the thermal head will be described with reference to the timing charts of FIGS. First, in FIG. 3, strobe signals / STB1, / STB2
Clock gate CG becomes valid in the high level state,
Next, as shown in FIG. 4, the print data DATA is input to the flip-flop FF1 via the terminal SI in synchronization with the clock signal CLK.

【００２２】そこで、１）クロック信号ＣＬＫがハイレ
ベルで、選択信号ＳＥＬがハイレベルである場合、スイ
ッチＳＷ１ｃ〜ＳＷ３２ｃが閉じて、フリップフロップ
ｆｆ１のデータがフリップフロップＦＦ２へ、フリップ
フロップｆｆ３のデータがフリップフロップＦＦ３へ、
以下同様に、フリップフロップｆｆ６１のデータがフリ
ップフロップＦＦ３２へそれぞれ転送され、そしてフリ
ップフロップｆｆ６３のデータがオアゲートＲａ、端子
ＳＯを介して後段の駆動回路に転送される。Therefore, 1) When the clock signal CLK is at the high level and the selection signal SEL is at the high level, the switches SW1c to SW32c are closed, the data of the flip-flop ff1 is transferred to the flip-flop FF2, and the data of the flip-flop ff3 is transferred. To flip-flop FF3,
Similarly, the data of the flip-flop ff61 is transferred to the flip-flop FF32, and the data of the flip-flop ff63 is transferred to the drive circuit of the subsequent stage via the OR gate Ra and the terminal SO.

【００２３】次に、２）クロック信号ＣＬＫがローレベ
ルで、選択信号ＳＥＬがハイレベルである場合、スイッ
チＳＷ１ａ〜ＳＷ３２ａが閉じて、フリップフロップＦ
Ｆ１のデータがフリップフロップｆｆ１へ、フリップフ
ロップＦＦ２のデータがフリップフロップｆｆ３へ、以
下同様に、フリップフロップＦＦ３２のデータがフリッ
プフロップｆｆ６３へそれぞれ転送される。2) When the clock signal CLK is at the low level and the selection signal SEL is at the high level, the switches SW1a to SW32a are closed and the flip-flop F
The data of F1 is transferred to the flip-flop ff1, the data of the flip-flop FF2 is transferred to the flip-flop ff3, and so on, and the data of the flip-flop FF32 is transferred to the flip-flop ff63.

【００２４】次に、３）クロック信号ＣＬＫがハイレベ
ルで、選択信号ＳＥＬがローレベルである場合、スイッ
チＳＷ１ｄ〜ＳＷ３２ｄが閉じて、フリップフロップｆ
ｆ２のデータがフリップフロップＦＦ２へ、フリップフ
ロップｆｆ４のデータがフリップフロップＦＦ３へ、以
下同様に、フリップフロップｆｆ６２のデータがフリッ
プフロップＦＦ３２へそれぞれ転送され、そしてフリッ
プフロップｆｆ６４のデータがオアゲートＲａ、端子Ｓ
Ｏを介して後段の駆動回路に転送される。Next, 3) when the clock signal CLK is at a high level and the selection signal SEL is at a low level, the switches SW1d to SW32d are closed and the flip-flop f
The data of f2 is transferred to the flip-flop FF2, the data of the flip-flop ff4 is transferred to the flip-flop FF3, and the like, the data of the flip-flop ff62 is transferred to the flip-flop FF32, and the data of the flip-flop ff64 is transferred to the OR gate Ra and terminal S.
It is transferred to the drive circuit in the subsequent stage via O.

【００２５】次に、４）クロック信号ＣＬＫがローレベ
ルで、選択信号ＳＥＬがローレベルである場合、スイッ
チＳＷ１ｂ〜ＳＷ３２ｂが閉じて、フリップフロップＦ
Ｆ１のデータがフリップフロップｆｆ２へ、フリップフ
ロップＦＦ２のデータがフリップフロップｆｆ４へ、以
下同様に、フリップフロップＦＦ３２のデータがフリッ
プフロップｆｆ６４へそれぞれ転送される。Next, 4) when the clock signal CLK is at the low level and the selection signal SEL is at the low level, the switches SW1b to SW32b are closed and the flip-flop F
The data of F1 is transferred to the flip-flop ff2, the data of the flip-flop FF2 is transferred to the flip-flop ff4, and so on, and the data of the flip-flop FF32 is transferred to the flip-flop ff64.

【００２６】これら１）から４）のステップを連続して
繰返すことによって２つのデータが転送、記憶され、こ
の周期を３２回繰返すことによって１つの駆動回路２０
内にデータ転送が行なわれることになる。したがって、
まずブロックＢ１に対応する印画データＤ１が入力さ
れ、ブロック半分のデータ数の半分の回数、すなわち５
１２回だけ１）から４）のステップを繰返すことによっ
て、図１のブロックＢ１の駆動回路２０およびブロック
Ｂ２の駆動回路２０に印画データＤ１が転送される。Two data are transferred and stored by continuously repeating the steps 1) to 4), and one drive circuit 20 is obtained by repeating this cycle 32 times.
Data will be transferred within. Therefore,
First, the print data D1 corresponding to the block B1 is input, and the number of times the data is half the number of blocks, that is, 5
By repeating steps 1) to 4) only 12 times, the print data D1 is transferred to the drive circuit 20 of the block B1 and the drive circuit 20 of the block B2 of FIG.

【００２７】次に図３において、ストローブ信号／ＳＴ
Ｂ１がローレベルに反転すると、ブロックＢ１の各駆動
回路２０のアンドゲートＧ１〜Ｇ６４が有効になって、
フリップフロップｆｆ１〜ｆｆ６４に格納されたデータ
に基づいてスイッチング素子Ｔ１〜Ｔ６４が駆動され
る。こうしてブロックＢ１の発熱素子Ｒ１〜Ｒ１０２４
が印画データＤ１に基づいて選択的に発熱して印画が行
なわれる。Next, referring to FIG. 3, the strobe signal / ST
When B1 is inverted to the low level, the AND gates G1 to G64 of each drive circuit 20 of the block B1 become effective,
The switching elements T1 to T64 are driven based on the data stored in the flip-flops ff1 to ff64. Thus, the heating elements R1 to R1024 of the block B1
Is selectively heated based on the print data D1 to print.

【００２８】このようなブロックＢ１の印画動作に併せ
て、次のブロックＢ２に対応する印画データＤ２が駆動
回路２０に入力される。このときストローブ信号／ＳＴ
Ｂ１がローレベルであるため、ブロックＢ１の駆動回路
２０内のクロックゲートＣＧはローレベルとなり、クロ
ック信号ＣＬＫの入力が阻止され、ブロックＢ１の駆動
回路２０にはデータ転送されない。一方、ストローブ信
号／ＳＴＢ２がハイレベルであるため、ブロックＢ２の
駆動回路２０内のクロックゲートＣＧは有効となり、印
画データＤ２はブロックＢ２の駆動回路２０に転送され
ることになる。In addition to the printing operation of the block B1, the printing data D2 corresponding to the next block B2 is input to the drive circuit 20. Strobe signal / ST at this time
Since B1 is at low level, the clock gate CG in the drive circuit 20 of the block B1 becomes low level, the input of the clock signal CLK is blocked, and data is not transferred to the drive circuit 20 of block B1. On the other hand, since the strobe signal / STB2 is at the high level, the clock gate CG in the drive circuit 20 of the block B2 becomes valid and the print data D2 is transferred to the drive circuit 20 of the block B2.

【００２９】次に、ストローブ信号／ＳＴＢ１がハイレ
ベルに反転し、ストローブ信号／ＳＴＢ２がローレベル
に反転すると、ブロックＢ２の各駆動回路２０のアンド
ゲートＧ１〜Ｇ６４が有効になって、フリップフロップ
ｆｆ１〜ｆｆ６４に格納されたデータに基づいてスイッ
チング素子Ｔ１〜Ｔ６４が駆動される。こうしてブロッ
クＢ２の発熱素子Ｒ１０２４〜Ｒ２０４８が印画データ
Ｄ２に基づいて選択的に発熱して印画が行なわれる。Next, when the strobe signal / STB1 is inverted to the high level and the strobe signal / STB2 is inverted to the low level, the AND gates G1 to G64 of the drive circuits 20 of the block B2 are enabled, and the flip-flop ff1. The switching elements T1 to T64 are driven based on the data stored in ff64. In this way, the heating elements R1024 to R2048 of the block B2 selectively generate heat based on the print data D2 to print.

【００３０】このようなブロックＢ２の印画動作に併せ
て、次のブロックＢ１に対応する印画データＤ３が駆動
回路２０に入力される。このときストローブ信号／ＳＴ
Ｂ２がローレベルであるため、ブロックＢ２の駆動回路
２０内のクロックゲートＣＧはローレベルとなり、クロ
ック信号ＣＬＫの入力が阻止され、ブロックＢ２の駆動
回路２０にはデータ転送されない。一方、ストローブ信
号／ＳＴＢ１がハイレベルであるため、ブロックＢ１の
駆動回路２０内のクロックゲートＣＧは有効となり、印
画データＤ３はブロックＢ１の駆動回路２０に転送され
ることになる。In addition to the printing operation of the block B2, the printing data D3 corresponding to the next block B1 is input to the drive circuit 20. Strobe signal / ST at this time
Since B2 is at low level, the clock gate CG in the drive circuit 20 of the block B2 becomes low level, the input of the clock signal CLK is blocked, and data is not transferred to the drive circuit 20 of block B2. On the other hand, since the strobe signal / STB1 is at the high level, the clock gate CG in the drive circuit 20 of the block B1 becomes valid, and the print data D3 is transferred to the drive circuit 20 of the block B1.

【００３１】こうしてストローブ信号／ＳＴＢ１、／Ｓ
ＴＢ２が交互にレベル反転することによって、ブロック
Ｂ１、Ｂ２の時分割印字またはデータ転送が交互に実行
される。このように本実施例において、計３つのフリッ
プフロップで２ビット分のデータ転送および記憶が可能
になるため、データの転送記憶回路の規模を小さくする
ことができる。Thus, the strobe signals / STB1, / S
By alternately inverting the level of TB2, time-divisional printing or data transfer of blocks B1 and B2 is alternately executed. As described above, in the present embodiment, data transfer and storage of 2 bits can be performed by a total of three flip-flops, and thus the scale of the data transfer storage circuit can be reduced.

【００３２】（第２実施例）図５は、本発明の第２実施
例であるサーマルヘッドの電気的構成を示す回路図であ
る。このサーマルヘッドは、複数の発熱素子Ｒ１〜Ｒ２
０４８と、たとえば６４個の発熱素子毎に接続される駆
動回路２０ａとで構成されており、各発熱素子Ｒ１〜Ｒ
２０４８の一端は共通接続されて電源電圧ＶＨが供給さ
れる。(Second Embodiment) FIG. 5 is a circuit diagram showing the electrical construction of a thermal head according to a second embodiment of the present invention. This thermal head has a plurality of heating elements R1 to R2.
048 and, for example, a drive circuit 20a connected to every 64 heating elements, and each heating element R1 to R
One end of 2048 is commonly connected and the power supply voltage VH is supplied.

【００３３】駆動回路２０ａは、印画データＤＡＴＡが
１ラインのずつ連続して転送できるように縦続接続され
ており、各駆動回路２０ａには奇数番目の発熱素子Ｒ
１、Ｒ３、…、Ｒ２０４７の駆動タイミングを決めるス
トローブ信号／ＳＴＢ１と、偶数番目の発熱素子Ｒ２、
Ｒ４、…、Ｒ２０４８の駆動タイミングを決めるストロ
ーブ信号／ＳＴＢ２がそれぞれ入力される。さらに、各
駆動回路２０ａには、印画データＤＡＴＡの転送タイミ
ングを決めるクロック信号ＣＬＫが入力される。The drive circuits 20a are connected in series so that the print data DATA can be continuously transferred line by line. Each drive circuit 20a has an odd number of heating elements R.
, R2047, strobe signal / STB1 and even-numbered heating elements R2,
A strobe signal / STB2 that determines the drive timing of R4, ..., R2048 is input. Further, a clock signal CLK that determines the transfer timing of the print data DATA is input to each drive circuit 20a.

【００３４】図６は、図５に示す駆動回路２０ａの内部
構成を示す回路図である。この駆動回路２０ａは６４ビ
ット分の発熱素子を駆動する例であり、データ転送用の
フリップフロップＦＦ１〜ＦＦ３２と、データ記憶用の
フリップフロップｆｆ１〜ｆｆ６４と、各フリップフロ
ップ相互間を開閉するスイッチＳＷ１ａ〜ＳＷ１ｄ、
…、ＳＷ３２ａ〜ＳＷ３２ｄとから成る転送記憶回路を
有し、さらに６４個の発熱素子に流れる電流を制御する
ための６４個のスイッチング素子Ｔ１〜Ｔ６４と、フリ
ップフロップｆｆ１〜ｆｆ６４に接続され、各スイッチ
ング素子Ｔ１〜Ｔ６４を制御するための６４個のアンド
ゲートＧ１〜Ｇ６４などを具備する。また、駆動回路２
０ａには、６４ビット分の発熱素子と接続するための端
子Ｈ１〜Ｈ６４、各スイッチング素子Ｔ１〜Ｔ６４のソ
ース側を共通接続した端子ＧＮＤ、奇数番目のアンドゲ
ートＧ１、Ｇ３、…、Ｇ６３にインバータＮａ１を介し
てストローブ信号を供給する端子ＳＴＢ１、偶数番目の
アンドゲートＧ２、Ｇ４、…、Ｇ６４にインバータＮａ
２を介してストローブ信号を供給する端子ＳＴＢ２、フ
リップフロップＦＦ１に印画データを供給する端子Ｓ
Ｉ、次段の駆動回路２０ａへに印画データを供給する端
子ＳＯ、およびクロック信号ＣＬＫを供給する端子ＣＬ
Ｋが設けられ、さらにストローブ信号／ＳＴＢ１とクロ
ック信号ＣＬＫとの論理積をとってクロック信号ＣＬＫ
１を出力するクロックゲートＣＧ１と、その反転クロッ
ク信号／ＣＬＫ１を出力するインバータＮｂ１と、スト
ローブ信号／ＳＴＢ２とクロック信号ＣＬＫとの論理積
をとってクロック信号ＣＬＫ２を出力するクロックゲー
トＣＧ２と、その反転クロック信号／ＣＬＫ２を出力す
るインバータＮｂ１と、スイッチＳＷ３２ｃとスイッチ
ＳＷ３２ｄの論理和を出力するオアゲートＲａが形成さ
れる。FIG. 6 is a circuit diagram showing the internal structure of the drive circuit 20a shown in FIG. This drive circuit 20a is an example of driving a heating element for 64 bits, and flip-flops FF1 to FF32 for data transfer, flip-flops ff1 to ff64 for data storage, and a switch SW1a for opening and closing each flip-flop. ~ SW1d,
.., SW32a to SW32d, a transfer memory circuit, and 64 switching elements T1 to T64 for controlling the current flowing through the 64 heating elements, and flip-flops ff1 to ff64, which are connected to each switching element. It comprises 64 AND gates G1 to G64 for controlling the elements T1 to T64. In addition, the drive circuit 2
0a is a terminal H1 to H64 for connecting a heating element for 64 bits, a terminal GND to which the source side of each switching element T1 to T64 is commonly connected, and an odd AND gate G1, G3, ... An inverter Na is connected to a terminal STB1 that supplies a strobe signal via Na1 and even-numbered AND gates G2, G4, ..., G64.
Terminal STB2 for supplying a strobe signal via S2 and terminal S for supplying print data to the flip-flop FF1.
I, a terminal SO for supplying the print data to the drive circuit 20a in the next stage, and a terminal CL for supplying the clock signal CLK.
K is provided, and the logical product of the strobe signal / STB1 and the clock signal CLK is taken to obtain the clock signal CLK.
1, a clock gate CG1 that outputs 1, a reverse gate signal CLK1 that outputs an inverted clock signal / CLK1, a clock gate CG2 that outputs a clock signal CLK2 by logically ANDing a strobe signal / STB2 and a clock signal CLK, and its inversion. An inverter Nb1 that outputs the clock signal / CLK2 and an OR gate Ra that outputs the logical sum of the switches SW32c and SW32d are formed.

【００３５】クロックゲートＣＧ１が出力するクロック
信号ＣＬＫ１は、スイッチＳＷ１ａ、ＳＷ２ａ、…、Ｓ
Ｗ３２ａの非反転入力およびスイッチＳＷ１ｃ、ＳＷ２
ｃ、…、ＳＷ３２ｃの反転入力に供給される。インバー
タＮｂ１が出力する反転クロック信号／ＣＬＫ１は、ス
イッチＳＷ１ａ、ＳＷ２ａ、…、ＳＷ３２ａの反転入力
およびスイッチＳＷ１ｃ、ＳＷ２ｃ、…、ＳＷ３２ｃの
非反転入力に供給される。クロックゲートＣＧ２が出力
するクロック信号ＣＬＫ２は、スイッチＳＷ１ｂ、ＳＷ
２ｂ、…、ＳＷ３２ｂの非反転入力およびスイッチＳＷ
１ｄ、ＳＷ２ｄ、…、ＳＷ３２ｄの反転入力に供給され
る。インバータＮｂ２が出力する反転クロック信号／Ｃ
ＬＫ２は、スイッチＳＷ１ｂ、ＳＷ２ｂ、…、ＳＷ３２
ｂの反転入力およびスイッチＳＷ１ｄ、ＳＷ２ｄ、…、
ＳＷ３２ｄの非反転入力に供給される。The clock signal CLK1 output from the clock gate CG1 is supplied to the switches SW1a, SW2a, ..., S.
Non-inverting input of W32a and switches SW1c and SW2
c, ..., SW32c is supplied to the inverting input. The inverted clock signal / CLK1 output from the inverter Nb1 is supplied to the inverting inputs of the switches SW1a, SW2a, ..., SW32a and the non-inverting inputs of the switches SW1c, SW2c ,. The clock signal CLK2 output by the clock gate CG2 is output from the switches SW1b and SW.
2b, ..., SW32b non-inverting input and switch SW
1d, SW2d, ..., SW32d are supplied to the inverting inputs. Inverted clock signal / C output from the inverter Nb2
LK2 includes switches SW1b, SW2b, ..., SW32.
Inverted input of b and switches SW1d, SW2d, ...,
It is supplied to the non-inverting input of SW32d.

【００３６】次にサーマルヘッドの動作を図７のタイミ
ングチャートを参照しながら説明する。まず図７におい
て、ストローブ信号／ＳＴＢ１がハイレベルで、／ＳＴ
Ｂ２がローレベル状態でクロックゲートＣＧ１が有効と
なり、次に１ライン分の印画データＤ１がクロック信号
ＣＬＫに同期して端子ＳＩを介してフリップフロップＦ
Ｆ１に入力される。Next, the operation of the thermal head will be described with reference to the timing chart of FIG. First, in FIG. 7, when the strobe signal / STB1 is at a high level, / ST
When B2 is in the low level state, the clock gate CG1 is enabled, and then the print data D1 for one line is synchronized with the clock signal CLK and the flip-flop F via the terminal SI.
Input to F1.

【００３７】そこで、１）クロック信号ＣＬＫがハイレ
ベルで、クロック信号ＣＬＫ１がハイレベルとなる場
合、ＳＷ１ｃ〜ＳＷ３２ｃが閉じた状態となり、ｆｆ１
からＦＦ２へ、ｆｆ６１からＦＦ３２へデータ転送が行
なわれる。Therefore, 1) When the clock signal CLK is at the high level and the clock signal CLK1 is at the high level, SW1c to SW32c are in the closed state and ff1.
Data is transferred from FF2 to FF2 and from ff61 to FF32.

【００３８】次に、２）クロック信号ＣＬＫがローレベ
ルで、クロック信号ＣＬＫ１がローレベルとなる場合、
ＳＷ１ａ〜ＳＷ３２ａが閉じた状態となり、ＦＦ１のデ
ータがｆｆ１へ、ＦＦ３２のデータがｆｆ６３へ転送さ
れる。2) When the clock signal CLK is low level and the clock signal CLK1 is low level,
SW1a to SW32a are closed, and the data of FF1 is transferred to ff1 and the data of FF32 is transferred to ff63.

【００３９】次に、ストローブ信号／ＳＴＢ１がローレ
ベルに反転すると、各駆動回路２０ａのアンドゲートＧ
１、Ｇ３、…、Ｇ６３が有効になって、フリップフロッ
プｆｆ１、ｆｆ３、…、ｆｆ６３に格納されたデータに
基づいてスイッチング素子Ｔ１、Ｔ３、…、Ｔ６３が駆
動される。こうして奇数番目の発熱素子Ｒ１、Ｒ３、
…、Ｒ２０４７が印画データＤ１に基づいて選択的に発
熱して印画が行なわれる。Next, when the strobe signal / STB1 is inverted to the low level, the AND gate G of each drive circuit 20a.
, G63 are enabled, and the switching elements T1, T3, ..., T63 are driven based on the data stored in the flip-flops ff1, ff3 ,. Thus, the odd-numbered heating elements R1, R3,
, R2047 selectively generate heat based on the print data D1 to print.

【００４０】このような奇数番の印画動作に併せて、次
の印画データＤ２が駆動回路２０ａに入力される。この
ときストローブ信号／ＳＴＢ１がローレベルであるた
め、駆動回路２０ａ内のクロックゲートＣＧ１はローレ
ベルとなり、クロック信号ＣＬＫの入力が阻止され、ス
イッチＳＷ１ａ〜ＳＷ３２ａ、ＳＷ１ｃ〜ＳＷ３２ｃが
開いた状態となり、フリップフロップＦＦ１〜ＦＦ３２
と奇数番目のフリップフロップｆｆ１、ｆｆ３、…、ｆ
ｆ６３とが切断され、印画データＤ２がｆｆ２、ｆｆ
４、…、ｆｆ６４に転送される。In addition to the odd-numbered printing operation, the next printing data D2 is input to the drive circuit 20a. At this time, since the strobe signal / STB1 is at low level, the clock gate CG1 in the drive circuit 20a becomes low level, the input of the clock signal CLK is blocked, the switches SW1a to SW32a and SW1c to SW32c are opened, and the flip-flop is turned on. FF1 to FF32
And odd-numbered flip-flops ff1, ff3, ..., f
f63 is disconnected and the print data D2 is ff2, ff
4, ..., FF64.

【００４１】そこで、１）クロック信号ＣＬＫがハイレ
ベルでクロック信号ＣＬＫ２がハイレベルとなる場合、
ＳＷ１ｄ〜ＳＷ３２ｄが閉じた状態となり、ｆｆ２から
ＦＦ２へ、ｆｆ６２からＦＦ３２へデータ転送が行われ
る。Therefore, 1) when the clock signal CLK is at the high level and the clock signal CLK2 is at the high level,
SW1d to SW32d are closed, and data is transferred from ff2 to FF2 and from ff62 to FF32.

【００４２】次に、２）クロック信号ＣＬＫがローレベ
ルでクロック信号ＣＬＫ２がローレベルとなる場合、Ｓ
Ｗ１ｂ〜ＳＷ３２ｂが閉じた状態となり、ＦＦ１からｆ
ｆ２へ、ＦＦ３２からｆｆ６４へデータ転送が行われ
る。2) If the clock signal CLK is low level and the clock signal CLK2 is low level, S
W1b to SW32b are closed, and FF1 to f
Data is transferred to f2 and from FF32 to ff64.

【００４３】次に、ストローブ信号／ＳＴＢ１がハイレ
ベルに反転し、ストローブ信号／ＳＴＢ２がローレベル
に反転すると、各駆動回路２０ａのアンドゲートＧ２、
Ｇ４、…、Ｇ６４が有効になって、フリップフロップｆ
ｆ２、ｆｆ２、…、ｆｆ６４に格納されたデータに基づ
いてスイッチング素子Ｔ２、Ｔ４、…、Ｔ６４が駆動さ
れる。こうして偶数番目の発熱素子Ｒ２、Ｒ４、…、Ｒ
２０４８が印画データＤ２に基づいて選択的に発熱して
印画が行なわれる。Next, when the strobe signal / STB1 is inverted to the high level and the strobe signal / STB2 is inverted to the low level, the AND gate G2 of each drive circuit 20a,
G4, ..., G64 are enabled and the flip-flop f
The switching elements T2, T4, ..., T64 are driven based on the data stored in f2, ff2 ,. Thus, the even-numbered heating elements R2, R4, ..., R
2048 selectively generates heat based on the print data D2 to print.

【００４４】このような偶数番の印画動作に併せて、次
の印画データＤ３が駆動回路２０ａに入力される。この
ときストローブ信号／ＳＴＢ２がローレベルであるた
め、駆動回路２０ａ内のクロックゲートＣＧ２はローレ
ベルとなり、クロック信号ＣＬＫの入力が阻止され、ス
イッチＳＷ１ｂ〜ＳＷ３２ｂ、ＳＷ１ｄ〜ＳＷ３２ｄが
開いた状態となり、フリップフロップＦＦ１〜ＦＦ３２
と偶数番目のフリップフロップｆｆ２、ｆｆ４、…、ｆ
ｆ６４とが切断され、印画データＤ３がｆｆ１、ｆｆ
３、…、ｆｆ６３に転送される。In addition to such an even-numbered printing operation, the next printing data D3 is input to the drive circuit 20a. Since the strobe signal / STB2 is low level at this time, the clock gate CG2 in the drive circuit 20a becomes low level, the input of the clock signal CLK is blocked, the switches SW1b to SW32b and SW1d to SW32d are opened, and the flip-flop is turned on. FF1 to FF32
And even-numbered flip-flops ff2, ff4, ..., f
f64 is disconnected and the print data D3 is ff1, ff
3, ..., FF63.

【００４５】こうしてストローブ信号／ＳＴＢ１、／Ｓ
ＴＢ２が交互にレベル反転することによって、奇数番の
発熱素子と偶数番の発熱素子の時分割印字またはデータ
転送が交互に実行される。このように本実施例におい
て、計３つのフリップフロップで２ビット分のデータ転
送および記憶が可能になるため、データの転送記憶回路
の規模を小さくすることができる。Thus, the strobe signals / STB1, / S
By alternately reversing the level of TB2, time-division printing or data transfer of the odd-numbered heating elements and the even-numbered heating elements is alternately executed. As described above, in the present embodiment, data transfer and storage of 2 bits can be performed by a total of three flip-flops, and thus the scale of the data transfer storage circuit can be reduced.

【００４６】（第３実施例）図８は、本発明の第３実施
例であるサーマルヘッドの電気的構成を示す回路図であ
る。このサーマルヘッドは、複数の発熱素子Ｒ１〜Ｒ２
０４８と、たとえば６４個の発熱素子毎に接続される駆
動回路２０ｂとで構成されており、各発熱素子Ｒ１〜Ｒ
２０４８の一端は共通接続されて電源電圧ＶＨが供給さ
れる。(Third Embodiment) FIG. 8 is a circuit diagram showing the electrical construction of a thermal head according to a third embodiment of the present invention. This thermal head has a plurality of heating elements R1 to R2.
048 and, for example, a drive circuit 20b connected to every 64 heating elements, and each heating element R1 to R
One end of 2048 is commonly connected and the power supply voltage VH is supplied.

【００４７】駆動回路２０ｂは、印画データＤＡＴＡが
１ラインずつ連続して転送できるように縦続接続されて
おり、各駆動回路２０ｂには奇数番目の発熱素子Ｒ１、
Ｒ３、…、Ｒ２０４７の駆動タイミングを決めるストロ
ーブ信号／ＳＴＢ１と、偶数番目の発熱素子Ｒ２、Ｒ
４、…、Ｒ２０４８の駆動タイミングを決めるストロー
ブ信号／ＳＴＢ２がそれぞれ入力される。さらに、各駆
動回路２０ａには、印画データＤＡＴＡの転送タイミン
グを決めるクロック信号ＣＬＫおよび、このクロック信
号ＣＬＫを２分周した選択信号ＳＥＬがそれぞれ入力さ
れる。The drive circuits 20b are connected in series so that the print data DATA can be continuously transferred line by line. Each drive circuit 20b has an odd-numbered heating element R1,
Strobe signal / STB1 for determining the drive timing of R3, ..., R2047 and even-numbered heating elements R2, R
4, ..., Strobe signal / STB2 that determines the drive timing of R2048 are input. Further, a clock signal CLK that determines the transfer timing of the print data DATA and a selection signal SEL obtained by dividing the clock signal CLK by two are input to each drive circuit 20a.

【００４８】図９は、図８に示す駆動回路２０ｂの内部
構成のうち前半３２ビット分を示す回路図であり、図１
０は駆動回路２０ｂの後半３２ビット分を示す回路図で
ある。この駆動回路２０ｂは６４ビット分の発熱素子を
駆動する例であり、データ転送用のフリップフロップＦ
Ｆ１〜ＦＦ３２と、データ記憶用のフリップフロップｆ
ｆ１〜ｆｆ６４と、各フリップフロップ相互間を開閉す
るスイッチＳＷ１ａ〜ＳＷ１ｄ、…、ＳＷ３２ａ〜ＳＷ
３２ｄとから成る転送記憶回路を有し、さらに６４個の
発熱素子に流れる電流を制御するための６４個のスイッ
チング素子Ｔ１〜Ｔ６４と、フリップフロップｆｆ１〜
ｆｆ６４に接続され、各スイッチング素子Ｔ１〜Ｔ６４
を制御するための６４個のアンドゲートＧ１〜Ｇ６４な
どを具備する。また、駆動回路２０ｂには、６４ビット
分の発熱素子と接続するための端子Ｈ１〜Ｈ６４、各ス
イッチング素子Ｔ１〜Ｔ６４のソース側を共通接続した
端子ＧＮＤ、奇数番目のアンドゲートＧ１、Ｇ３、…、
Ｇ６３にインバータＮａ１を介してストローブ信号を供
給する端子ＳＴＢ１、偶数番目のアンドゲートＧ２、Ｇ
４、…、Ｇ６４にインバータＮａ２を介してストローブ
信号を供給する端子ＳＴＢ２、フリップフロップＦＦ１
に印画データを供給する端子ＳＩ、次段の駆動回路２０
ａへに印画データを供給する端子ＳＯ、クロック信号Ｃ
ＬＫを供給する端子ＣＬＫ、および選択信号ＳＥＬを供
給する端子ＳＥＬが設けられ、さらにストローブ信号／
ＳＴＢ１とクロック信号ＣＬＫとの論理積をとってクロ
ック信号ＣＬＫ１を出力するクロックゲートＣＧ１と、
その反転クロック信号／ＣＬＫ１を出力するインバータ
Ｎｂ１と、ストローブ信号／ＳＴＢ２とクロック信号Ｃ
ＬＫとの論理積をとってクロック信号ＣＬＫ２を出力す
るクロックゲートＣＧ２と、その反転クロック信号／Ｃ
ＬＫ２を出力するインバータＮｂ１と、反転選択信号／
ＳＥＬを出力するインバータＮｃと、クロック信号ＣＬ
Ｋ１と選択信号ＳＥＬの論理積を出力するアンドゲート
Ｇａと、反転クロック信号／ＣＬＫ１と選択信号ＳＥＬ
の論理積を出力するアンドゲートＧｂと、クロック信号
ＣＬＫ１と反転選択信号／ＳＥＬの論理積を出力するア
ンドゲートＧｃと、反転クロック信号／ＣＬＫ１と反転
選択信号／ＳＥＬの論理積を出力するアンドゲートＧｄ
と、クロック信号ＣＬＫ２と選択信号ＳＥＬの論理積を
出力するアンドゲートＧｅと、反転クロック信号／ＣＬ
Ｋ２と選択信号ＳＥＬの論理積を出力するアンドゲート
Ｇｆと、クロック信号ＣＬＫ２と反転選択信号／ＳＥＬ
の論理積を出力するアンドゲートＧｇと、反転クロック
信号／ＣＬＫ２と反転選択信号／ＳＥＬの論理積を出力
するアンドゲートＧｄと、スイッチＳＷ３２ｃとスイッ
チＳＷ３２ｄの論理和を出力するオアゲートＲａが形成
される。FIG. 9 is a circuit diagram showing the first half 32 bits of the internal configuration of the drive circuit 20b shown in FIG.
0 is a circuit diagram showing the latter half 32 bits of the drive circuit 20b. This drive circuit 20b is an example of driving a heating element for 64 bits, and a flip-flop F for data transfer.
F1 to FF32 and a flip-flop f for storing data
f1 to ff64 and switches SW1a to SW1d, ..., SW32a to SW for opening and closing the respective flip-flops.
32d, and 64 switching elements T1 to T64 for controlling the current flowing through the 64 heating elements, and flip-flops ff1 to ff1.
ff64 connected to each switching element T1 to T64
64 AND gates G1 to G64, etc. for controlling Further, in the drive circuit 20b, terminals H1 to H64 for connecting to 64-bit heating elements, a terminal GND in which the source sides of the switching elements T1 to T64 are commonly connected, and odd-numbered AND gates G1, G3, ... ,
A terminal STB1 for supplying a strobe signal to G63 via an inverter Na1 and even-numbered AND gates G2, G
, ..., a terminal STB2 for supplying a strobe signal to G64 via an inverter Na2, a flip-flop FF1
SI for supplying print data to the drive circuit 20 of the next stage
a terminal SO for supplying print data to a, clock signal C
A terminal CLK for supplying LK and a terminal SEL for supplying a selection signal SEL are provided, and a strobe signal /
A clock gate CG1 which outputs a clock signal CLK1 by taking a logical product of STB1 and the clock signal CLK;
An inverter Nb1 that outputs the inverted clock signal / CLK1, a strobe signal / STB2, and a clock signal C
A clock gate CG2 that outputs a clock signal CLK2 by performing a logical product with LK and its inverted clock signal / C
An inverter Nb1 that outputs LK2 and an inverted selection signal /
Inverter Nc that outputs SEL and clock signal CL
AND gate Ga that outputs a logical product of K1 and selection signal SEL, inverted clock signal / CLK1 and selection signal SEL
AND gate Gb that outputs the logical product of the clock signal CLK1 and the inverted selection signal / SEL, and an AND gate that outputs the logical product of the inverted clock signal / CLK1 and the inverted selection signal / SEL Gd
An AND gate Ge which outputs a logical product of the clock signal CLK2 and the selection signal SEL, and an inverted clock signal / CL.
AND gate Gf that outputs a logical product of K2 and selection signal SEL, clock signal CLK2, and inverted selection signal / SEL
An AND gate Gg that outputs the logical product of the two, an AND gate Gd that outputs the logical product of the inverted clock signal / CLK2 and the inverted selection signal / SEL, and an OR gate Ra that outputs the logical sum of the switches SW32c and SW32d are formed. .

【００４９】アンドゲートＧａの出力信号Ｓ１は、スイ
ッチＳＷ１ａ、ＳＷ２ａ、…、ＳＷ１６ａの非反転入力
およびスイッチＳＷ１ｃ、ＳＷ２ｃ、…、ＳＷ１６ｃの
反転入力に供給される。アンドゲートＧｂの出力信号Ｓ
２は、スイッチＳＷ１ａ、ＳＷ２ａ、…、ＳＷ１６ａの
反転入力およびスイッチＳＷ１ｃ、ＳＷ２ｃ、…、ＳＷ
１６ｃの非反転入力に供給される。アンドゲートＧｃの
出力信号Ｓ３は、スイッチＳＷ１ｂ、ＳＷ２ｂ、…、Ｓ
Ｗ１６ｂの非反転入力およびスイッチＳＷ１ｄ、ＳＷ２
ｄ、…、ＳＷ１６ｄの反転入力に供給される。アンドゲ
ートＧｄの出力信号Ｓ４は、スイッチＳＷ１ｂ、ＳＷ２
ｂ、…、ＳＷ１６ｂの反転入力およびスイッチＳＷ１
ｄ、ＳＷ２ｄ、…、ＳＷ１６ｄの非反転入力に供給され
る。The output signal S1 of the AND gate Ga is supplied to the non-inverting inputs of the switches SW1a, SW2a, ..., SW16a and the inverting inputs of the switches SW1c, SW2c ,. Output signal S of AND gate Gb
2 is an inverting input of the switches SW1a, SW2a, ..., SW16a and switches SW1c, SW2c ,.
It is supplied to the non-inverting input of 16c. The output signal S3 of the AND gate Gc is the switches SW1b, SW2b, ..., S.
Non-inverting input of W16b and switches SW1d, SW2
, ..., SW16d is supplied to the inverting input. The output signal S4 of the AND gate Gd is applied to the switches SW1b and SW2.
b, ..., SW16b inverting input and switch SW1
, SW16d are supplied to the non-inverting inputs of d, SW2d ,.

【００５０】さらにアンドゲートＧｅの出力信号Ｅ１
は、スイッチＳＷ１７ａ、ＳＷ１８ａ、…、ＳＷ３２ａ
の非反転入力およびスイッチＳＷ１７ｃ、ＳＷ１８ｃ、
…、ＳＷ３２ｃの反転入力に供給される。アンドゲート
Ｇｆの出力信号Ｅ２は、スイッチＳＷ１７ａ、ＳＷ１８
ａ、…、ＳＷ３２ａの反転入力およびスイッチＳＷ１７
ｃ、ＳＷ１８ｃ、…、ＳＷ３２ｃの非反転入力に供給さ
れる。アンドゲートＧｇの出力信号Ｅ３は、スイッチＳ
Ｗ１７ｂ、ＳＷ１８ｂ、…、ＳＷ３２ｂの非反転入力お
よびスイッチＳＷ１７ｄ、ＳＷ１８ｄ、…、ＳＷ３２ｄ
の反転入力に供給される。アンドゲートＧｈの出力信号
Ｅ４は、スイッチＳＷ１７ｂ、ＳＷ１８ｂ、…、ＳＷ３
２ｂの反転入力およびスイッチＳＷ１７ｄ、ＳＷ１８
ｄ、…、ＳＷ３２ｄの非反転入力に供給される。Further, the output signal E1 of the AND gate Ge
Are switches SW17a, SW18a, ..., SW32a.
Non-inverting input and switches SW17c, SW18c,
..., supplied to the inverting input of the SW 32c. The output signal E2 of the AND gate Gf is supplied to the switches SW17a and SW18.
, inverting input of SW32a and switch SW17
, SW18c, ..., SW32c non-inverting inputs. The output signal E3 of the AND gate Gg is the switch S
, SW32b non-inverting input and switches SW17d, SW18d, ..., SW32d
Is supplied to the inverting input of. The output signal E4 of the AND gate Gh is supplied to the switches SW17b, SW18b, ..., SW3.
2b inverting input and switches SW17d, SW18
, ..., SW32d is supplied to the non-inverting input.

【００５１】次にサーマルヘッドの動作を図１１および
図１２のタイミングチャートを参照しながら説明する。
まず図１１において、ストローブ信号／ＳＴＢ１、／Ｓ
ＴＢ２がハイレベル状態でクロックゲートＣＧ１、ＣＧ
２が有効となり、次に図１２に示すように、印画データ
ＤＡＴＡがクロック信号ＣＬＫに同期して端子ＳＩを介
してフリップフロップＦＦ１およびＦＦ１７に入力され
る。Next, the operation of the thermal head will be described with reference to the timing charts of FIGS.
First, in FIG. 11, strobe signals / STB1, / S
Clock gates CG1 and CG when TB2 is at a high level
2, the print data DATA is input to the flip-flops FF1 and FF17 via the terminal SI in synchronization with the clock signal CLK, as shown in FIG.

【００５２】そこで、１）クロック信号ＣＬＫ１、ＣＬ
Ｋ２がハイレベルで、選択信号ＳＥＬがハイレベルであ
る場合、スイッチＳＷ１ｃ〜ＳＷ３２ｃが閉じて、フリ
ップフロップｆｆ１のデータがフリップフロップＦＦ２
へ、フリップフロップｆｆ３のデータがフリップフロッ
プＦＦ３へ、以下同様に、フリップフロップｆｆ６１の
データがフリップフロップＦＦ３２へそれぞれ転送さ
れ、そしてフリップフロップｆｆ３１のデータがオアゲ
ートＲａから、オアゲートＲｃへ、フリップフロップｆ
ｆ６３のデータがオアゲートＲｂからオアゲートＲｃを
通して、端子ＳＯを介して後段の駆動回路に転送され
る。Therefore, 1) clock signals CLK1 and CL
When K2 is at a high level and the selection signal SEL is at a high level, the switches SW1c to SW32c are closed and the data of the flip-flop ff1 is flip-flop FF2.
The data of the flip-flop ff3 is transferred to the flip-flop FF3, the data of the flip-flop ff61 is similarly transferred to the flip-flop FF32, and the data of the flip-flop ff31 is transferred from the OR gate Ra to the OR gate Rc to the flip-flop f.
The data of f63 is transferred from the OR gate Rb through the OR gate Rc to the drive circuit in the subsequent stage through the terminal SO.

【００５３】次に、２）クロック信号ＣＬＫ１、ＣＬＫ
２がローレベルで、選択信号ＳＥＬがハイレベルである
場合、スイッチＳＷ１ａ〜ＳＷ３２ａが閉じて、フリッ
プフロップＦＦ１のデータがフリップフロップｆｆ１
へ、フリップフロップＦＦ２のデータがフリップフロッ
プｆｆ３へ、以下同様に、フリップフロップＦＦ３２の
データがフリップフロップｆｆ６３へそれぞれ転送され
る。2) Clock signals CLK1 and CLK
When 2 is at the low level and the selection signal SEL is at the high level, the switches SW1a to SW32a are closed and the data of the flip-flop FF1 is flip-flop ff1.
Data of the flip-flop FF2 is transferred to the flip-flop ff3, and similarly, data of the flip-flop FF32 is transferred to the flip-flop ff63.

【００５４】次に、３）クロック信号ＣＬＫ１、ＣＬＫ
２がハイレベルで、選択信号ＳＥＬがローレベルである
場合、スイッチＳＷ１ｄ〜ＳＷ３２ｄが閉じて、フリッ
プフロップｆｆ２のデータがフリップフロップＦＦ２
へ、フリップフロップｆｆ４のデータがフリップフロッ
プＦＦ３へ、以下同様に、フリップフロップｆｆ６２の
データがフリップフロップＦＦ３２へそれぞれ転送さ
れ、そしてフリップフロップｆｆ３２のデータがオアゲ
ートＲａから、オアゲートＲｃへ、フリップフロップｆ
ｆ６４のデータがオアゲートＲｂからオアゲートＲｃを
通して、端子ＳＯを介して後段の駆動回路に転送され
る。Next, 3) clock signals CLK1 and CLK
2 is at a high level and the selection signal SEL is at a low level, the switches SW1d to SW32d are closed and the data of the flip-flop ff2 is flip-flop FF2.
To the flip-flop FF3, the data of the flip-flop ff62 is similarly transferred to the flip-flop FF32, and the data of the flip-flop ff32 is transferred from the OR gate Ra to the OR gate Rc to the flip-flop f.
The data of f64 is transferred from the OR gate Rb through the OR gate Rc to the drive circuit in the subsequent stage through the terminal SO.

【００５５】次に、４）クロック信号ＣＬＫ１、ＣＬＫ
２がローレベルで、選択信号ＳＥＬがローレベルである
場合、スイッチＳＷ１ｂ〜ＳＷ３２ｂが閉じて、フリッ
プフロップＦＦ１のデータがフリップフロップｆｆ２
へ、フリップフロップＦＦ２のデータがフリップフロッ
プｆｆ４へ、以下同様に、フリップフロップＦＦ３２の
データがフリップフロップｆｆ６４へそれぞれ転送され
る。Next, 4) clock signals CLK1 and CLK
When 2 is low level and the selection signal SEL is low level, the switches SW1b to SW32b are closed and the data of the flip-flop FF1 is flip-flop ff2.
Data of the flip-flop FF2 is transferred to the flip-flop ff4, and similarly, data of the flip-flop FF32 is transferred to the flip-flop ff64.

【００５６】これら１）から４）のステップを連続して
繰返すことによって２つのデータが転送、記憶され、こ
の周期を１６回繰返すことによって１つの駆動回路２０
ｂ内にデータ転送が行なわれることになる。Two data are transferred and stored by continuously repeating the steps 1) to 4), and one driving circuit 20 is repeated by repeating this cycle 16 times.
Data will be transferred within b.

【００５７】次に図１１において、ストローブ信号／Ｓ
ＴＢ１がローレベルに反転すると、各駆動回路２０ｂの
アンドゲートＧ１、Ｇ２、…、Ｇ３２が有効になって、
フリップフロップｆｆ１、ｆｆ２、…、ｆｆ３２に格納
されたデータに基づいてスイッチング素子Ｔ１、Ｔ２、
…、Ｔ３２が駆動される。こうして各駆動回路の前半３
２ビット分の発熱素子が印画データＤ１に基づいて選択
的に発熱して印画が行なわれる。Next, referring to FIG. 11, the strobe signal / S
When TB1 is inverted to the low level, the AND gates G1, G2, ..., G32 of each drive circuit 20b become valid,
Switching elements T1, T2, based on the data stored in the flip-flops ff1, ff2, ..., ff32.
..., T32 is driven. In this way, the first half 3 of each drive circuit
The 2-bit heating elements selectively generate heat based on the print data D1 to print.

【００５８】このような前半３２ビット分の印画動作に
併せて、次の印画データＤ２が駆動回路２０ａに入力さ
れる。このときストローブ信号／ＳＴＢ１がローレベル
であるため、駆動回路２０ｂ内のクロックゲートＣＧ１
はローレベルとなり、クロック信号ＣＬＫ１はローレベ
ルとなり、さらに出力信号Ｓ１、Ｓ３はローレベルとな
り、スイッチＳＷ１ａ〜ＳＷ１６ａ、ＳＷ１ｂ〜ＳＷ１
６ｂが開いた状態となる。したがって、フリップフロッ
プＦＦ１〜ＦＦ１６間のデータ転送が行なわれない。In addition to the printing operation for the first half 32 bits, the next printing data D2 is input to the drive circuit 20a. At this time, since the strobe signal / STB1 is at low level, the clock gate CG1 in the drive circuit 20b is
Becomes low level, the clock signal CLK1 becomes low level, the output signals S1 and S3 become low level, and the switches SW1a to SW16a and SW1b to SW1.
6b is opened. Therefore, data transfer between flip-flops FF1 to FF16 is not performed.

【００５９】このとき、印画データＤ２はクロック信号
ＣＬＫと同期して端子ＳＩを介してフリップフロップＦ
Ｆ１と並列接続されたフリップフロップＦＦ１７に入力
される。At this time, the print data D2 is synchronized with the clock signal CLK and the flip-flop F via the terminal SI.
It is input to the flip-flop FF17 connected in parallel with F1.

【００６０】そこで、１）クロック信号ＣＬＫ２がハイ
レベルで選択信号ＳＥＬがハイレベルである場合、スイ
ッチＳＷ１７ｃ〜ＳＷ３２ｃが閉じて、フリップフロッ
プｆｆ３３のデータがＦＦ１８へ、フリップフロップｆ
ｆ３５のデータがＦＦ１９へ、以下同様にフリップフロ
ップｆｆ６１のデータがフリップフロップＦＦ３２へそ
れぞれ転送され、そしてフリップフロップｆｆ６３のデ
ータがオアゲートＲｂからオアゲートＲｃを経て端子Ｓ
Ｏを介して後段の駆動回路に転送される。Therefore, 1) When the clock signal CLK2 is at the high level and the selection signal SEL is at the high level, the switches SW17c to SW32c are closed and the data of the flip-flop ff33 is transferred to the FF18 and the flip-flop f.
The data of f35 is transferred to the FF 19, and similarly, the data of the flip-flop ff61 is transferred to the flip-flop FF32, and the data of the flip-flop ff63 is transferred from the OR gate Rb through the OR gate Rc to the terminal S.
It is transferred to the drive circuit in the subsequent stage via O.

【００６１】次に、２）クロック信号ＣＬＫ２がローレ
ベルで選択信号ＳＥＬがハイレベルである場合、スイッ
チＳＷ１７ａ〜ＳＷ３２ａが閉じて、フリップフロップ
ＦＦ１７のデータがフリップフロップＦＦ３３へ、フリ
ップフロップＦＦ１８のデータがフリップフロップＦＦ
３３へ、以下同様にフリップフロップＦＦ３２のデータ
がフリップフロップｆｆ６３へそれぞれ転送される。2) When the clock signal CLK2 is at the low level and the selection signal SEL is at the high level, the switches SW17a to SW32a are closed, the data in the flip-flop FF17 is transferred to the flip-flop FF33, and the data in the flip-flop FF18 is transferred. Flip flop FF
Similarly, the data of the flip-flop FF32 is transferred to the flip-flop FF63, and the data of the flip-flop FF32 is transferred to the flip-flop ff63.

【００６２】次に、３）クロック信号ＣＬＫ２がハイレ
ベルで選択信号ＳＥＬがローレベルである場合、スイッ
チＳＷ１７ｄ〜ＳＷ３２ｄが閉じて、フリップフロップ
ｆｆ３４のデータがＦＦ１８へ、フリップフロップｆｆ
３６のデータがＦＦ１９へ、以下同様にフリップフロッ
プｆｆ６２のデータがフリップフロップＦＦ３２へそれ
ぞれ転送され、そしてフリップフロップｆｆ６４のデー
タがオアゲートＲｂからオアゲートＲｃを経て端子ＳＯ
を介して後段の駆動回路に転送される。3) Next, when the clock signal CLK2 is at the high level and the selection signal SEL is at the low level, the switches SW17d to SW32d are closed and the data of the flip-flop ff34 is transferred to the FF18 and the flip-flop ff.
The data of 36 is transferred to the FF 19, the data of the flip-flop ff62 is similarly transferred to the flip-flop FF32, and the data of the flip-flop ff64 is transferred from the OR gate Rb to the OR gate Rc to the terminal SO.
Is transferred to the drive circuit in the subsequent stage via.

【００６３】次に、４）クロック信号ＣＬＫ２がローレ
ベルで選択信号ＳＥＬがローレベルである場合、スイッ
チＳＷ１７ｂ〜ＳＷ３２ｂが閉じて、フリップフロップ
ＦＦ１７のデータがフリップフロップＦＦ３４へ、フリ
ップフロップＦＦ１８のデータがフリップフロップＦＦ
３６へ、以下同様にフリップフロップＦＦ３２のデータ
がフリップフロップｆｆ６４へそれぞれ転送される。4) When the clock signal CLK2 is at the low level and the selection signal SEL is at the low level, the switches SW17b to SW32b are closed, the data in the flip-flop FF17 is transferred to the flip-flop FF34, and the data in the flip-flop FF18 is transferred. Flip flop FF
Similarly, the data of the flip-flop FF32 is transferred to the flip-flop FF64 and the data of the flip-flop FF32 to the switch 36.

【００６４】これら１）から４）のステップを連続して
繰返すことによって１つの駆動回路２０ｂ内にデータ転
送が行われることになる。By successively repeating the steps 1) to 4), data is transferred in one drive circuit 20b.

【００６５】次に、ストローブ信号／ＳＴＢ１がハイレ
ベルに反転し、ストローブ信号／ＳＴＢ２がローレベル
に反転すると、各駆動回路２０ｂのアンドゲートＧ３
３、Ｇ３４、…、Ｇ６４が有効になって、フリップフロ
ップｆｆ３３、ｆｆ３４、…、ｆｆ６４に格納されたデ
ータに基づいてスイッチング素子Ｔ３３、Ｔ３４、…、
Ｔ６４が駆動される。こうして各駆動回路の後半３２ビ
ット分の発熱素子が印画データＤ２に基づいて選択的に
発熱して印画が行なわれる。Next, when the strobe signal / STB1 is inverted to the high level and the strobe signal / STB2 is inverted to the low level, the AND gate G3 of each drive circuit 20b.
, G64 are enabled and the switching elements T33, T34, ..., Based on the data stored in the flip-flops ff33, ff34 ,.
T64 is driven. In this way, the heating elements for the latter half 32 bits of each drive circuit selectively generate heat based on the print data D2 to perform printing.

【００６６】このような後半３２ビット分の印画動作に
併せて、次の印画データＤ３が駆動回路２０ｂに入力さ
れる。このときストローブ信号／ＳＴＢ２がローレベル
であるため、駆動回路２０ｂ内のクロックゲートＣＧ２
はローレベルとなり、クロック信号ＣＬＫ２はローレベ
ルとなり、さらに出力信号Ｅ１、Ｅ３はローレベルとな
り、スイッチＳＷ１７ａ〜ＳＷ３２ａ、ＳＷ１７ｂ〜Ｓ
Ｗ３２ｂが開いた状態となる。したがって、フリップフ
ロップＦＦ１７〜ＦＦ３２間のデータ転送が行なわれな
い。In addition to the printing operation for the latter half 32 bits, the next printing data D3 is input to the drive circuit 20b. At this time, since the strobe signal / STB2 is at low level, the clock gate CG2 in the drive circuit 20b is
Becomes a low level, the clock signal CLK2 becomes a low level, the output signals E1 and E3 become a low level, and the switches SW17a to SW32a and SW17b to S.
W32b is in an open state. Therefore, data transfer between the flip-flops FF17 to FF32 is not performed.

【００６７】こうしてストローブ信号／ＳＴＢ１、／Ｓ
ＴＢ２が交互にレベル反転することによって、奇数番の
発熱素子と偶数番の発熱素子の時分割印字またはデータ
転送が交互に実行される。このように本実施例におい
て、計３つのフリップフロップで２ビット分のデータ転
送および記憶が可能になるため、データの転送記憶回路
の規模を小さくすることができる。Thus, strobe signals / STB1, / S
By alternately reversing the level of TB2, time-division printing or data transfer of the odd-numbered heating elements and the even-numbered heating elements is alternately executed. As described above, in the present embodiment, data transfer and storage of 2 bits can be performed by a total of three flip-flops, and thus the scale of the data transfer storage circuit can be reduced.

【００６８】（第４実施例）図１３は、本発明の第４実
施例であるサーマルヘッドの電気的構成を示す回路図で
ある。このサーマルヘッドは、複数の発熱素子Ｒ１〜Ｒ
２０４８と、たとえば６４個の発熱素子毎に接続された
計３２個の駆動回路２０ｃで構成されており、各発熱素
子Ｒ１〜Ｒ２０４８の一端は共通接続されて電源電圧Ｖ
Ｈが供給される。(Fourth Embodiment) FIG. 13 is a circuit diagram showing an electrical configuration of a thermal head according to a fourth embodiment of the present invention. This thermal head has a plurality of heating elements R1 to R.
2048 and a total of 32 drive circuits 20c connected to, for example, 64 heating elements each, and one end of each heating element R1 to R2048 is commonly connected to the power supply voltage V.
H is supplied.

【００６９】駆動回路２０ｃは、印画データＤＡＴＡが
１ラインずつ連続して転送できるように縦続接続されて
おり、各駆動回路２０ｃには発熱素子Ｒ１〜Ｒ２０４８
の駆動タイミングを決めるストローブ信号／ＳＴＢが入
力される。さらに、各駆動回路２０ｃには、印画データ
ＤＡＴＡの転送タイミングを決めるクロック信号ＣＬＫ
１、クロック信号ＣＬＫ１を入力すべき駆動回路２０ｃ
を選択するためのチップセレクト信号ＣＳ、およびチッ
プセレクト信号ＣＳを転送するためのクロック信号ＣＬ
Ｋ２がそれぞれ入力される。The drive circuits 20c are connected in series so that the print data DATA can be continuously transferred line by line, and the heating elements R1 to R2048 are connected to each drive circuit 20c.
A strobe signal / STB that determines the drive timing of is input. Further, each drive circuit 20c has a clock signal CLK that determines the transfer timing of the print data DATA.
1, the drive circuit 20c to which the clock signal CLK1 should be input
Select signal CS for selecting the chip select signal and a clock signal CL for transferring the chip select signal CS
K2 is input respectively.

【００７０】図１４は、図１３に示す駆動回路２０ｃの
内部構成を示す回路図である。この駆動回路２０ｃは６
４ビット分の発熱素子を駆動する例であり、データ転送
用のフリップフロップＦＦ１〜ＦＦ６４と、各フリップ
フロップのラッチタイミングを印画データ転送方向の逆
方向から遅延させるための遅延回路ＤＲ１〜ＤＲ６４と
から成る転送記憶回路を有し、さらに６４個の発熱素子
に流れる電流を制御するための６４個のスイッチング素
子Ｔ１〜Ｔ６４と、フリップフロップＦＦ１〜ＦＦ６４
に接続され、各スイッチング素子Ｔ１〜Ｔ６４を制御す
るための６４個のアンドゲートＧ１〜Ｇ６４などを具備
する。FIG. 14 is a circuit diagram showing an internal structure of drive circuit 20c shown in FIG. This drive circuit 20c has 6
This is an example of driving a 4-bit heating element, and includes flip-flops FF1 to FF64 for data transfer and delay circuits DR1 to DR64 for delaying the latch timing of each flip-flop from the opposite direction of the print data transfer direction. 64 transfer elements for controlling the current flowing through the 64 heating elements, and flip-flops FF1 to FF64.
And AND gates G1 to G64 for controlling each of the switching elements T1 to T64.

【００７１】また、駆動回路２０ｃには、６４ビット分
の発熱素子と接続するための端子Ｈ１〜Ｈ６４、各スイ
ッチング素子Ｔ１〜Ｔ６４のソース側を共通接続した端
子ＧＮＤ、各アンドゲートＧ１〜Ｇ６４にインバータＮ
ａを介してストローブ信号を供給する端子ＳＴＢ、フリ
ップフロップＦＦ１に印画データを供給する端子ＳＩ、
次段の駆動回路２０ｃへ印画データを供給する端子Ｓ
Ｏ、クロック信号ＣＬＫ１が入力する端子ＣＬＫ１、チ
ップセレクト信号ＣＳが入力する端子ＣＩ、チップセレ
クト信号ＣＳを前段の駆動回路へ供給する端子ＣＯ、お
よびクロック信号ＣＬＫ２が入力する端子ＣＬＫ２が設
けられ、さらに端子ＣＩから入力されるチップセレクト
信号ＣＳをクロック信号ＣＬＫ２のタイミングで記憶す
るための記憶素子ＣＭと、記憶素子ＣＭの出力とクロッ
ク信号ＣＬＫ１との論理積をとってフリップフロップＦ
Ｆ６４および遅延回路ＤＲ６３に出力するトリガゲート
ＴＧが形成されている。Further, in the drive circuit 20c, terminals H1 to H64 for connecting the heating elements for 64 bits, a terminal GND commonly connected to the source side of the switching elements T1 to T64, and AND gates G1 to G64. Inverter N
a terminal STB for supplying a strobe signal via a, a terminal SI for supplying print data to the flip-flop FF1,
Terminal S for supplying print data to the drive circuit 20c in the next stage
O, a terminal CLK1 to which the clock signal CLK1 is input, a terminal CI to which the chip select signal CS is input, a terminal CO that supplies the chip select signal CS to the drive circuit in the preceding stage, and a terminal CLK2 to which the clock signal CLK2 is input are provided. The storage element CM for storing the chip select signal CS input from the terminal CI at the timing of the clock signal CLK2, and the logical product of the output of the storage element CM and the clock signal CLK1
A trigger gate TG for outputting to F64 and the delay circuit DR63 is formed.

【００７２】次にサーマルヘッドの動作を図１５および
図１６のタイミングチャートを参照しながら説明する。
まずパルス状のチップセレクト信号ＣＳがクロック信号
ＣＬＫ２と同期して最後段の駆動回路２０ｃに入力され
ると、この駆動回路２０ｃの記憶素子ＣＭにハイレベル
が記憶され、端子ＣＯからハイレベルを出力し、トリガ
ゲートＴＧが有効となり、クロック信号ＣＬＫ１がフリ
ップフロップＦＦ６４および遅延回路ＤＲ６３に入力さ
れる。すると、フリップフロップＦＦ６４が前段のフリ
ップフロップＦＦ６３の出力を取込んで記憶する。Next, the operation of the thermal head will be described with reference to the timing charts of FIGS.
First, when the pulse-shaped chip select signal CS is input to the drive circuit 20c at the final stage in synchronization with the clock signal CLK2, a high level is stored in the storage element CM of this drive circuit 20c and a high level is output from the terminal CO. Then, the trigger gate TG becomes valid, and the clock signal CLK1 is input to the flip-flop FF64 and the delay circuit DR63. Then, the flip-flop FF64 takes in and stores the output of the preceding flip-flop FF63.

【００７３】次に、遅延回路ＤＲ６３に入力されたクロ
ック信号ＣＬＫ１は所定時間遅延して、次のフリップフ
ロップＦＦ６３および遅延回路ＤＲ６２に入力され、フ
リップフロップＦＦ６３が前段のフリップフロップＦＦ
６２の出力を取込んで記憶する。次に、遅延回路ＤＲ６
２に入力されたクロック信号ＣＬＫ１は所定時間遅延し
て、次のフリップフロップＦＦ６２および遅延回路ＤＲ
６１に入力され、フリップフロップＦＦ６２が前段のフ
リップフロップＦＦ６１の出力を取込んで記憶する。以
下同様に、クロック信号ＣＬＫ１は各遅延回路を通過し
ながら各フリップフロップを次々と起動してデータ転送
を行なうことになる。先頭のフリップフロップＦＦ１
は、前段の駆動回路２０ｃの端子ＳＯからの出力を取込
んで記憶する。Next, the clock signal CLK1 input to the delay circuit DR63 is delayed by a predetermined time and then input to the next flip-flop FF63 and the delay circuit DR62, and the flip-flop FF63 causes the flip-flop FF63 of the previous stage to be input.
The output of 62 is captured and stored. Next, the delay circuit DR6
The clock signal CLK1 input to 2 is delayed for a predetermined time, and the next flip-flop FF62 and delay circuit DR
The flip-flop FF62 receives the output of the preceding flip-flop FF61 and stores it. Similarly, while the clock signal CLK1 passes through each delay circuit, each flip-flop is activated one after another to transfer data. First flip-flop FF1
Captures and stores the output from the terminal SO of the drive circuit 20c at the preceding stage.

【００７４】次のクロック信号ＣＬＫ２が入力される
と、最後段の駆動回路２０ｃで記憶されたチップセレク
ト信号ＣＳが転送されて、最後段から２番目の駆動回路
２０ｃの記憶素子ＣＭにハイレベルが記憶され、トリガ
ゲートＴＧが有効となり、次のクロック信号ＣＬＫ１が
フリップフロップＦＦ６４および遅延回路ＤＲ６３に入
力されると、フリップフロップＦＦ６４が前段のフリッ
プフロップＦＦ６３の出力を取込んで記憶する。以下同
様に、クロック信号ＣＬＫ１は各遅延回路を通過しなが
ら各フリップフロップを次々と起動してデータ転送を行
なう。When the next clock signal CLK2 is input, the chip select signal CS stored in the drive circuit 20c at the final stage is transferred, and the high level is applied to the storage element CM of the drive circuit 20c second from the final stage. When stored, the trigger gate TG becomes valid, and the next clock signal CLK1 is input to the flip-flop FF64 and the delay circuit DR63, the flip-flop FF64 takes in and stores the output of the preceding flip-flop FF63. Similarly, the clock signal CLK1 sequentially activates each flip-flop while passing through each delay circuit to transfer data.

【００７５】こうしてクロック信号ＣＬＫ１、ＣＬＫ２
が駆動回路２０ｃの個数分、すなわち３２個のパルスを
発生すると、各フリップフロップに格納されていた１ラ
イン分のデータが次のフリップフロップに転送されるこ
とになる。なお、クロック信号ＣＬＫ１が３２個目のパ
ルスを発生するのとほぼ同じタイミングで１つの印画デ
ータＤＡＴＡを入力することによって、最前段の駆動回
路２０ｃのフリップフロップＦＦ１に新しいデータが１
つ取込まれる。たとえば１回のデータ転送周期を０．１
μｓｅｃに設定した場合、この期間に２０４８個全ての
フリップフロップがデータラッチを完了するためには、
１つの遅延回路について０．１μｓｅｃ／２０４８＝
０．０４８ｎｓｅｃ以下の遅延時間に設定することにな
る。Thus, the clock signals CLK1 and CLK2
When the drive circuit 20c generates 32 pulses, that is, 32 pulses, the data for one line stored in each flip-flop is transferred to the next flip-flop. By inputting one print data DATA at substantially the same timing as when the clock signal CLK1 generates the 32nd pulse, new data is input to the flip-flop FF1 of the drive circuit 20c at the front stage.
One is taken in. For example, one data transfer cycle is 0.1
When set to μsec, in order for all 2048 flip-flops to complete data latch during this period,
0.1 μsec / 2048 = for one delay circuit
The delay time will be set to 0.048 nsec or less.

【００７６】図１７は、図１４に示した遅延回路ＤＲ１
〜ＤＲ６４の一例を示す回路図である。各遅延回路ＤＲ
１〜ＤＲ６４は、抵抗ＲおよびコンデンサＣから成る積
分回路と、入力側のバッファＢｉと、出力側のバッファ
Ｂｏとで構成される。FIG. 17 shows the delay circuit DR1 shown in FIG.
It is a circuit diagram which shows an example of -DR64. Each delay circuit DR
1 to DR64 are composed of an integrating circuit composed of a resistor R and a capacitor C, a buffer Bi on the input side, and a buffer Bo on the output side.

【００７７】この動作について図１８のタイミングチャ
ートを参照しながら説明する。図１８（１）のような方
形波が入力されると、積分回路によって時定数τ（＝２
πＲＣ）の指数曲線を持つパルス波に変換され、抵抗Ｒ
とコンデンサＣの接続点Ｐの電位は図１８（２）の波形
になり、これをバッファＢｏで所定の閾値で２値化する
と、図１８（３）のように、所定時間遅延した方形波が
得られる。この遅延時間を時定数τの半分程度に設定す
ると、τ／２＝πＲＣを計算して、たとえばＲ＝３．９
ｍΩ、Ｃ＝３９００ｐＦに設定すればよいことが判る。This operation will be described with reference to the timing chart of FIG. When a square wave as shown in FIG. 18 (1) is input, the time constant τ (= 2
(πRC) is converted into a pulse wave having an exponential curve and resistance R
The potential at the connection point P between the capacitor C and the capacitor C has the waveform shown in FIG. 18 (2). When this is binarized by the buffer Bo with a predetermined threshold value, a square wave delayed for a predetermined time as shown in FIG. can get. If this delay time is set to about half of the time constant τ, τ / 2 = πRC is calculated and, for example, R = 3.9.
It can be seen that it is sufficient to set mΩ and C = 3900 pF.

【００７８】このようにクロック信号ＣＬＫ１、ＣＬＫ
２が３２個のパルスを発生すると、１つのデータを転送
することが可能になり、これを２０４８回繰返すことに
よって、１ライン分の印画データＤＡＴＡを転送するこ
とができる。In this way, the clock signals CLK1 and CLK
When 2 generates 32 pulses, one data can be transferred, and by repeating this 2048 times, the print data DATA for one line can be transferred.

【００７９】１ライン分の印画データＤＡＴＡの転送が
終わると、図１５において、ストローブ信号／ＳＴＢが
ローレベルに反転して、各駆動回路２０ｃのアンドゲー
トＧ１〜Ｇ６４が有効になって、フリップフロップＦＦ
１〜ＦＦ６４に格納されたデータに基づいてスイッチン
グ素子Ｔ１〜Ｔ６４が駆動される。こうして発熱素子Ｒ
１〜Ｒ２０４８が印画データＤＡＴＡに基づいて選択的
に発熱して印画が行なわれる。引き続いて前述したデー
タ転送動作および印画動作を繰返しながら、記録媒体を
ステップ搬送することによって、一連の印画データが記
録される。When the transfer of the print data DATA for one line is completed, in FIG. 15, the strobe signal / STB is inverted to the low level, the AND gates G1 to G64 of each drive circuit 20c become effective, and the flip-flop is turned on. FF
The switching elements T1 to T64 are driven based on the data stored in the 1 to FF64. Thus, the heating element R
1 to R2048 selectively generate heat based on the print data DATA to print. Subsequently, while repeating the above-described data transfer operation and printing operation, the recording medium is stepwise conveyed to record a series of printing data.

【００８０】このように複数のフリップフロップが縦続
接続され、さらに各フリップフロップのラッチタイミン
グを印画データ転送方向の逆方向から遅延させるための
複数の遅延回路が縦続接続されることによって、各フリ
ップフロップ間のデータ転送が連続的に行なわれるた
め、全体のフリップフロップの数を格段に減らすことが
できる。As described above, a plurality of flip-flops are cascade-connected, and further, a plurality of delay circuits for delaying the latch timing of each flip-flop from the direction opposite to the printing data transfer direction are cascade-connected, whereby each flip-flop is connected. Since the data transfer between them is continuously performed, the total number of flip-flops can be significantly reduced.

【００８１】[0081]

【発明の効果】以上詳説したように本発明によれば、計
３つのフリップフロップで２ビット分のデータ転送およ
び記憶が可能になるため、全体のフリップフロップの数
を格段に減らすことができる。さらに、ラッチ動作が不
要になるため、印画時間の短縮化を図ることができる。As described above in detail, according to the present invention, since a total of three flip-flops can transfer and store data of 2 bits, the total number of flip-flops can be significantly reduced. Further, since the latch operation is unnecessary, the printing time can be shortened.

【００８２】また本発明によれば、転送記憶回路におい
て、全体のフリップフロップの数を格段に減らすことが
できる。Further, according to the present invention, the total number of flip-flops in the transfer storage circuit can be significantly reduced.

【００８３】したがって、サーマルヘッドの小型化、低
コスト化を図ることができる。Therefore, it is possible to reduce the size and cost of the thermal head.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１実施例であるサーマルヘッドの電
気的構成を示す回路図である。FIG. 1 is a circuit diagram showing an electrical configuration of a thermal head that is a first embodiment of the present invention.

【図２】図１に示す駆動回路２０の内部構成を示す回路
図である。FIG. 2 is a circuit diagram showing an internal configuration of a drive circuit 20 shown in FIG.

【図３】図１のサーマルヘッドの動作を示すタイミング
チャートである。FIG. 3 is a timing chart showing the operation of the thermal head of FIG.

【図４】図１のサーマルヘッドの動作を示すタイミング
チャートである。FIG. 4 is a timing chart showing the operation of the thermal head shown in FIG.

【図５】本発明の第２実施例であるサーマルヘッドの電
気的構成を示す回路図である。FIG. 5 is a circuit diagram showing an electrical configuration of a thermal head that is a second embodiment of the present invention.

【図６】図５に示す駆動回路２０ａの内部構成を示す回
路図である。6 is a circuit diagram showing an internal configuration of a drive circuit 20a shown in FIG.

【図７】図５のサーマルヘッドの動作を示すタイミング
チャートである。FIG. 7 is a timing chart showing the operation of the thermal head shown in FIG.

【図８】本発明の第３実施例であるサーマルヘッドの電
気的構成を示す回路図である。FIG. 8 is a circuit diagram showing an electrical configuration of a thermal head that is a third embodiment of the present invention.

【図９】図８に示す駆動回路２０ｂの内部構成のうち前
半３２ビット分を示す回路図である。9 is a circuit diagram showing the first half 32 bits of the internal configuration of the drive circuit 20b shown in FIG.

【図１０】図８に示す駆動回路２０ｂの内部構成のうち
後半３２ビット分を示す回路図である。10 is a circuit diagram showing the latter half 32 bits of the internal configuration of the drive circuit 20b shown in FIG.

【図１１】図８のサーマルヘッドの動作を示すタイミン
グチャートである。11 is a timing chart showing the operation of the thermal head of FIG.

【図１２】図８のサーマルヘッドの動作を示すタイミン
グチャートである。12 is a timing chart showing the operation of the thermal head shown in FIG.

【図１３】本発明の第４実施例であるサーマルヘッドの
電気的構成を示す回路図である。FIG. 13 is a circuit diagram showing an electrical configuration of a thermal head that is a fourth embodiment of the present invention.

【図１４】図１３に示す駆動回路２０ｃの内部構成を示
す回路図である。14 is a circuit diagram showing an internal configuration of a drive circuit 20c shown in FIG.

【図１５】図１３のサーマルヘッドの動作を示すタイミ
ングチャートである。FIG. 15 is a timing chart showing the operation of the thermal head shown in FIG.

【図１６】図１３のサーマルヘッドの動作を示すタイミ
ングチャートである。16 is a timing chart showing the operation of the thermal head of FIG.

【図１７】図１４に示した遅延回路ＤＲ１〜ＤＲ６４の
一例を示す回路図である。17 is a circuit diagram showing an example of delay circuits DR1 to DR64 shown in FIG.

【図１８】図１７の遅延回路ＤＲ１〜ＤＲ６４の動作を
示すタイミングチャートである。18 is a timing chart showing the operation of the delay circuits DR1 to DR64 shown in FIG.

【図１９】従来のサーマルヘッドの電気的構成を示す回
路図である。FIG. 19 is a circuit diagram showing an electrical configuration of a conventional thermal head.

【図２０】図１９に示す駆動回路９０の内部構成を示す
回路図である。20 is a circuit diagram showing an internal configuration of a drive circuit 90 shown in FIG.

【図２１】従来のサーマルヘッドの動作を示すタイミン
グチャートである。FIG. 21 is a timing chart showing the operation of the conventional thermal head.

【符号の説明】[Explanation of symbols]

２０、２０ａ、２０ｂ、２０ｃ 駆動回路 Ｒ１〜Ｒ２０４８ 発熱素子 Ｔ１〜Ｔ６４ スイッチング素子 Ｇ１〜Ｇ６４ アンドゲート ＦＦ１〜ＦＦ３２ フリップフロップ ｆｆ１〜ＦＦ６４ フリップフロップ ＳＷ１ａ〜ＳＷ１ｄ、…、ＳＷ３２ａ〜ＳＷ３２ｄ ス
イッチ Ｇａ〜Ｇｄ アンドゲート Ｇｅ〜Ｇｈ アンドゲート ＤＲ１〜ＤＲ６４ 遅延回路20, 20a, 20b, 20c Drive circuit R1 to R2048 Heat generating element T1 to T64 Switching element G1 to G64 AND gate FF1 to FF32 Flip flop ff1 to FF64 Flip flop SW1a to SW1d, ..., SW32a to SW32d switch Ga to Gd AND gate Ge -Gh AND Gate DR1-DR64 Delay circuit

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】 複数の発熱素子に流れる電流を制御する
ための複数のスイッチング素子と、 各スイッチング素子を制御するための複数のゲート素子
と、 外部からの印画データをクロック信号に同期して転送記
憶し、各ゲート素子に出力するための転送記憶回路とを
備えるサーマルヘッドにおいて、 前記転送記憶回路は、前段からの信号を受ける第１フリ
ップフロップ、奇数番目のゲート素子と接続される第２
フリップフロップ、偶数番目のゲート素子と接続される
第３フリップフロップ、第１フリップフロップと第２フ
リップフロップの間を開閉する第１スイッチ、第１フリ
ップフロップと第３フリップフロップの間を開閉する第
２スイッチ、第２フリップフロップと後段の間を開閉す
る第３スイッチ、および第３フリップフロップと後段の
間を開閉する第４スイッチから成る２ビット転送回路が
縦続接続されて構成されていることを特徴とするサーマ
ルヘッド。1. A plurality of switching elements for controlling a current flowing through a plurality of heating elements, a plurality of gate elements for controlling each switching element, and print data from the outside are transferred in synchronization with a clock signal. In a thermal head including a transfer storage circuit for storing and outputting to each gate element, the transfer storage circuit includes a first flip-flop for receiving a signal from a previous stage, and a second flip-flop connected to an odd-numbered gate element.
A flip-flop, a third flip-flop connected to an even-numbered gate element, a first switch for opening / closing between the first flip-flop and the second flip-flop, a third switch for opening / closing between the first flip-flop and the third flip-flop A 2-bit transfer circuit composed of two switches, a third switch that opens and closes between the second flip-flop and the subsequent stage, and a fourth switch that opens and closes between the third flip-flop and the subsequent stage is connected in cascade. Characteristic thermal head. 【請求項２】 複数の発熱素子に流れる電流を制御する
ための複数のスイッチング素子と、 各スイッチング素子を制御するための複数のゲート素子
と、 外部からの印画データをクロック信号に同期して転送記
憶し、各ゲート素子に出力するための転送記憶回路とを
備えるサーマルヘッドにおいて、 前記転送記憶回路は、各ゲート素子と接続される複数の
フリップフロップが縦続接続され、各フリップフロップ
のラッチタイミングを印画データ転送方向の逆方向から
遅延させるための複数の遅延回路が縦続接続されて構成
されていることを特徴とするサーマルヘッド。2. A plurality of switching elements for controlling a current flowing through a plurality of heating elements, a plurality of gate elements for controlling each switching element, and print data from the outside are transferred in synchronization with a clock signal. In a thermal head including a transfer storage circuit for storing and outputting to each gate element, in the transfer storage circuit, a plurality of flip-flops connected to each gate element are cascade-connected, and a latch timing of each flip-flop is set. A thermal head comprising a plurality of delay circuits cascaded for delaying from a direction opposite to a print data transfer direction.