JP3089377B2 - 正規化浮動小数点乗算回路 - Google Patents
正規化浮動小数点乗算回路Info
- Publication number
- JP3089377B2 JP3089377B2 JP04302882A JP30288292A JP3089377B2 JP 3089377 B2 JP3089377 B2 JP 3089377B2 JP 04302882 A JP04302882 A JP 04302882A JP 30288292 A JP30288292 A JP 30288292A JP 3089377 B2 JP3089377 B2 JP 3089377B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- multiplication
- shift signal
- ahead
- carry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
た2の補数形式の浮動小数点信号の乗算を行なう正規化
浮動小数点乗算回路に関する。
の一例を示したブロック図である。
回路は、仮数部(符号を含む)101,指数部103か
ら構成される正規化された2の補数形式の浮動小数点信
号と、仮数部(符号を含む)102,指数部104から
構成される正規化された2の補数形式の浮動小数点信号
との乗算を行なうものである。
点乗算回路は、乗数として入力された仮数部101と被
乗数として入力された仮数部102との乗算を行なう乗
算回路1と、指数部103,104の加算を行なう加算
回路2と、乗算回路1の乗算結果107を正規化するた
めのシフト信号108を発生するシフト信号発生回路3
と、乗算回路1の乗算結果107をシフト信号108に
従ってシフトすることにより正規化し、仮数部演算結果
109を出力する正規化処理回路4と、加算回路2の加
算結果110からシフト信号108が示すシフト数を減
算し、正規化処理後の指数部の値を示す指数部演算結果
111を出力する減算回路5とから構成されている。
成加算回路12と、加算回路13とから構成されてい
る。
が入力されると、ブース(Booth)のアルゴリズム
に従った処理を行ない、乗数2ビットに対して1つの部
分積を生成するための操作方法を部分積生成加算回路1
2に通知する。
と、乗数Y(ビットY1 〜Y6 の6ビットから構成され
ているとする)が入力されると、図4に示すように、乗
数YをLSB側から2ビットずつ区切り、それぞれの2
ビットYi+2,Yi+1 と、その前の1ビットYi とを組に
する。そして、各組に対して図5に示すブースのアルゴ
リズムを適用し、部分積生成加算回路12に乗数2ビッ
トに対して1つの部分積を生成するための操作方法を通
知する。
Y4 =1, Y5 =1, Y6 =0であるとすると、ビット
Y1,Y2 に対してはYi+2 =0, Yi+1 =1, Yi =0
であるので、ビットY1,Y2 に対する第1部分積を生成
する操作方法として「被乗数Xの値を部分積Zi にす
る」ことを部分積生成加算回路12に通知し、ビットY
3,Y4 に対してはYi+2 =1, Yi+1 =0, Yi =0で
あるので、ビットY3,Y4 に対する第2部分積を生成す
る操作方法として「被乗数Xを左に1ビットシフトし、
その値の2の補数を部分積Zi にする」ことを部分積生
成加算回路12に通知し、ビットY5,Y6 に対してはY
i+2 =0, Yi+1 =1, Yi =1であるので、ビットY
5,Y6 に対する第3部分積を生成する操作方法として
「被乗数Xを左に1ビットシフトし、部分積Zi にす
る」ことを部分積生成回路12に通知する。
からの指示に従って部分積を生成すると共に、生成した
部分積を加算し、和ベクトル105と桁上げベクトル1
06とを出力する。
ら出力された和ベクトル105と桁上げベクトル106
とを加算し、加算結果を乗算回路1の乗算結果107と
して出力する。
符号ビットが“0”の場合、即ち乗算結果が正の場合
は、乗算結果107の小数点第1位が“0”であれば1
ビットのシフトを示すシフト信号108を出力し、
“1”であればシフトを行なわないことを示すシフト信
号108を出力する。また、乗算結果107の符号ビッ
トが“1”の場合、即ち乗算結果が負の場合は、乗算結
果107の小数点第1位が“1”であれば1ビットのシ
フトを示すシフト信号108を出力し、“0”であれば
シフトを行なわないことを示すシフト信号108を出力
する。
た乗算結果107をシフト信号108に従ってシフトす
ることにより正規化し、その結果を仮数部演算結果10
9として出力する。
加算回路2は両者を加算し、加算結果110を出力す
る。
からシフト信号108が示すシフト数を減算し、減算結
果を指数部演算結果111として出力する。
規化浮動小数点乗算回路は、乗算回路1の乗算結果10
7を用いて正規化のためのシフト信号108を生成する
ようにしており、乗算回路1での演算が完了しなけれ
ば、シフト信号108を生成することができないため、
演算速度を高速化することが難しいという問題があっ
た。
路の演算速度を向上させることにある。
するため、2の補数形式の浮動小数点信号の乗算を行な
う正規化浮動小数点乗算回路に於いて、被乗数となる仮
数部と乗数となる仮数部とを入力して部分積を生成し、
生成した部分積を加算して和ベクトル及び桁上げベクト
ルを生成し、生成した和ベクトルと桁上げベクトルとを
加算して加算結果を乗算結果として出力する乗算回路
と、該乗算回路が生成した和ベクトル,桁上げベクトル
と前記被乗数,乗数となる仮数部の符号ビットとを入力
し、前記乗算回路の乗算結果の符号及び小数点第1位の
値を先見するシフト信号先見回路と、該シフト信号先見
回路が先見した符号及び小数点第1位の値に基づいて正
規化のためのシフト信号を生成するシフト信号発生回路
と、該シフト信号発生回路が生成したシフト信号に基づ
いて前記演算回路の演算結果を正規化する正規化処理回
路と、前記被乗数となる仮数部に対応する指数部と前記
乗数となる仮数部に対応する指数部との加算を行なう加
算回路と、該加算回路の加算結果と前記シフト信号が示
すシフト数との減算を行なう減算回路とを設けたもので
ある。
数部とを入力して部分積を生成し、生成した部分積を加
算して和ベクトルと桁上げベクトルとを生成する。更
に、乗算回路は和ベクトルと桁上げベクトルとを加算
し、加算結果を乗算回路の乗算結果として出力する。
仮数部の符号ビットと、乗算処理の処理途中の値である
和ベクトル,桁上げベクトルとを入力し、乗算回路の乗
算結果の符号及び小数点第1位の値を先見する。
が先見した符号及び小数点第1位の値に基づいて正規化
のためのシフト信号を生成する。
成したシフト信号に基づいて乗算回路の乗算結果を正規
化する。
る指数部は加算回路で加算された後、減算回路に加えら
れ、ここでシフト信号が示すシフト数が減算される。
詳細に説明する。
り、図3と同一符号は同一部分を表している。
3に示した従来の正規化浮動小数点乗算回路にシフト信
号先見回路6を付加した構成となっている。
に、桁上げ先見回路61と、加算回路62と、排他的論
理和回路63とから構成されている。
路12から出力される和ベクトル105及び桁上げベク
トル106の小数点第2位以下に対応するビット105
−(n−2)〜105−1,106−(n−2)〜10
6−1が加えられており、小数点第1位に対して桁上げ
が必要な場合はその出力信号である桁上げ出力信号61
−1を“1”とし、必要がない場合は“0”とする。
上げベクトル106の小数点第1位に対応するビット1
05−(n−1),106−(n−1)及び桁上げ先見
回路61から出力される桁上げ出力信号61−1が加え
られており、それらを加算することにより、乗算回路1
の乗算結果107の小数点第1位の値を示すビット6−
2を出力する。尚、和ベクトル105,桁上げベクトル
106の最上位ビット(符号ビット)はシフト信号先見
回路6に於いては使用されない。
102の符号ビット101−1,102−1が加えられ
ており、両者の排他的論理和をとることにより、乗算結
果107の符号を示す符号ビット6−1を出力する。
られると、前述したと同様の動作を行ない、乗算結果1
07を出力する。
乗算結果107が出力される前に、乗算途中の値である
和ベクトル105,桁上げベクトル106と仮数部10
1,102の符号ビット101−1,102−1とが加
えられる。
路63は符号ビット101−1,102−1が加えられ
ると、両者の排他的論理和をとり、乗算結果107の符
号を示す符号ビット6−1を出力する。
見回路61は和ベクトル105,桁上げベクトル106
の小数点第2位以下に対応するビット105−(n−
2)〜105−1,106−(n−2)〜106−1が
加えられると、小数点第1位に対する桁上げの有無を示
す桁上げ信号61−1を出力する。
ベクトル106の小数点第1位に対応するビット105
−(n−1),106−(n−1)及び桁上げ出力信号
61−1が加えられると、それらを加算して乗算回路1
の小数点第1位の乗算結果107を示すビット6−2を
出力する。
路6から乗算結果107の符号,小数点第1位の値を示
すビット6−1,6−2が出力されると、それらに基づ
いて正規化のためのシフト数を示すシフト信号108を
生成し、出力する。即ち、シフト信号発生回路3は乗算
結果107の符号を示すビット6−1が“0”の場合、
即ち乗算結果107が正の場合は、ビット6−2が
“0”であれば1ビットのシフトを示すシフト信号10
8を出力し、“1”であればシフトを行なわないことを
示すシフト信号108を出力する。また、乗算結果10
7の符号を示すビットが“1”の場合、即ち乗算結果1
07が負の場合はビット6−2が“1”であれば1ビッ
トのシフトを示すシフト信号108を出力し、“0”で
あればシフトを行なわないことを示すシフト信号108
を出力する。
回路4,減算回路5は前述したと同様の動作を行なう。
回路6に於いて乗算回路1の乗算途中の値である和ベク
トル105,桁上げベクトル106を使用して乗算結果
107の符号,小数点第1位の値を示すビット6−1,
6−2を生成し、出力しているので、乗算回路1の乗算
結果107に基づいてシフト信号108を生成していた
従来回路に比較してシフト信号108を早い時期に生成
することができる。この結果、正規化処理回路4に於け
る正規化処理も従来回路に比較して早い時期に行なうこ
とが可能になり、正規化浮動小数点乗算回路の処理速度
を向上させることが可能になる。
の符号ビットと乗算回路の演算途中の値である和ベクト
ル,桁上げベクトルとに基づいて乗算回路の乗算結果の
符号及び小数点第1位の値を先見するシフト信号先見回
路を設け、シフト信号先見回路が先見した符号,小数点
第1位の値に基づいてシフト信号を生成するようにした
ものであるので、乗算回路の乗算結果に基づいてシフト
信号を生成していた従来の正規化浮動小数点乗算回路に
比較して正規化処理に要する時間を短縮させ、全体とし
て正規化浮動小数点乗算回路の処理速度を高速化するこ
とができる効果がある。
図である。
る。
Claims (2)
- 【請求項1】 2の補数形式の浮動小数点信号の乗算を
行なう正規化浮動小数点乗算回路に於いて、 被乗数となる仮数部と乗数となる仮数部とを入力して部
分積を生成し、生成した部分積を加算して和ベクトル及
び桁上げベクトルを生成し、生成した和ベクトルと桁上
げベクトルとを加算して加算結果を乗算結果として出力
する乗算回路と、 該乗算回路が生成した和ベクトル,桁上げベクトルと前
記被乗数,乗数となる仮数部の符号ビットとを入力し、
前記乗算回路の乗算結果の符号及び小数点第1位の値を
先見するシフト信号先見回路と、 該シフト信号先見回路が先見した符号及び小数点第1位
の値に基づいて正規化のためのシフト信号を生成するシ
フト信号発生回路と、 該シフト信号発生回路が生成したシフト信号に基づいて
前記演算回路の演算結果を正規化する正規化処理回路
と、 前記被乗数となる仮数部に対応する指数部と前記乗数と
なる仮数部に対応する指数部との加算を行なう加算回路
と、 該加算回路の加算結果と前記シフト信号が示すシフト数
との減算を行なう減算回路とを備えたことを特徴とする
正規化浮動小数点乗算回路。 - 【請求項2】 前記シフト信号先見回路は、 前記被乗数,乗数となる仮数部の符号ビットの排他的論
理和をとることにより前記乗算回路の乗算結果の符号を
先見する排他的論理和回路と、 前記和ベクトル,桁上げベクトルの小数点第2位以下に
対応するビットを入力し、小数点第1位に対する桁上げ
の有無を示す信号を出力する桁上げ先見回路と、 前記和ベクトル,桁上げベクトルの小数点第1位に対応
するビットと、前記桁上げ先見回路の出力信号とを加算
することにより前記乗算回路の乗算結果の小数点第1位
の値を先見する加算回路とから構成されることを特徴と
する請求項1記載の正規化浮動小数点乗算回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04302882A JP3089377B2 (ja) | 1992-10-15 | 1992-10-15 | 正規化浮動小数点乗算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04302882A JP3089377B2 (ja) | 1992-10-15 | 1992-10-15 | 正規化浮動小数点乗算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06131161A JPH06131161A (ja) | 1994-05-13 |
JP3089377B2 true JP3089377B2 (ja) | 2000-09-18 |
Family
ID=17914243
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04302882A Expired - Fee Related JP3089377B2 (ja) | 1992-10-15 | 1992-10-15 | 正規化浮動小数点乗算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3089377B2 (ja) |
-
1992
- 1992-10-15 JP JP04302882A patent/JP3089377B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06131161A (ja) | 1994-05-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5148386A (en) | Adder-subtracter for signed absolute values | |
JPH01169531A (ja) | 高速二進・十進算術論理演算装置および二進化十進数に対する演算方法 | |
JP2608165B2 (ja) | ディジタル信号処理システムにおける実時間2の補数コードの乗算方法及び装置 | |
US20050210094A1 (en) | Method and system to implement an improved floating point adder with integrated adding and rounding | |
JP3089377B2 (ja) | 正規化浮動小数点乗算回路 | |
JP2511527B2 (ja) | 浮動小数点演算器 | |
US6684236B1 (en) | System of and method for efficiently performing computations through extended booth encoding of the operands thereto | |
JPH04355827A (ja) | 開平演算装置 | |
US5485413A (en) | Multiplier utilizing the booth algorithm | |
Neto et al. | Decimal addition on FPGA based on a mixed BCD/excess-6 representation | |
JPH0511980A (ja) | 桁あふれ検出方式とその回路 | |
JP3190826B2 (ja) | 積和演算装置 | |
JP2901463B2 (ja) | 加算装置 | |
JP3517162B2 (ja) | 除算・開平演算装置 | |
JPH11312076A (ja) | 10進演算装置 | |
JPH10333885A (ja) | 乗算回路 | |
JP2685466B2 (ja) | アドレス演算器 | |
JP2761145B2 (ja) | 開平演算装置 | |
JP3461252B2 (ja) | 乗算方法 | |
JP2996024B2 (ja) | 乗算回路 | |
JP3130797B2 (ja) | 積和演算処理方法およびその装置 | |
JP3153656B2 (ja) | 乗算器 | |
JPH0326410B2 (ja) | ||
JPH0222734A (ja) | 二乗演算回路 | |
JPH07175635A (ja) | 算術演算装置およびそれを用いたデータ処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070721 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080721 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080721 Year of fee payment: 8 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080721 Year of fee payment: 8 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090721 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |