JP3089377B2 - 正規化浮動小数点乗算回路 - Google Patents
正規化浮動小数点乗算回路Info
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Description
【０００１】
【産業上の利用分野】本発明はディジタルで正規化され
た２の補数形式の浮動小数点信号の乗算を行なう正規化
浮動小数点乗算回路に関する。
た２の補数形式の浮動小数点信号の乗算を行なう正規化
浮動小数点乗算回路に関する。
【０００２】
【従来の技術】図３は従来の正規化浮動小数点乗算回路
の一例を示したブロック図である。
の一例を示したブロック図である。
【０００３】同図に示した従来の正規化浮動小数点乗算
回路は、仮数部（符号を含む）１０１，指数部１０３か
ら構成される正規化された２の補数形式の浮動小数点信
号と、仮数部（符号を含む）１０２，指数部１０４から
構成される正規化された２の補数形式の浮動小数点信号
との乗算を行なうものである。
回路は、仮数部（符号を含む）１０１，指数部１０３か
ら構成される正規化された２の補数形式の浮動小数点信
号と、仮数部（符号を含む）１０２，指数部１０４から
構成される正規化された２の補数形式の浮動小数点信号
との乗算を行なうものである。
【０００４】同図に示すように、従来の正規化浮動小数
点乗算回路は、乗数として入力された仮数部１０１と被
乗数として入力された仮数部１０２との乗算を行なう乗
算回路１と、指数部１０３，１０４の加算を行なう加算
回路２と、乗算回路１の乗算結果１０７を正規化するた
めのシフト信号１０８を発生するシフト信号発生回路３
と、乗算回路１の乗算結果１０７をシフト信号１０８に
従ってシフトすることにより正規化し、仮数部演算結果
１０９を出力する正規化処理回路４と、加算回路２の加
算結果１１０からシフト信号１０８が示すシフト数を減
算し、正規化処理後の指数部の値を示す指数部演算結果
１１１を出力する減算回路５とから構成されている。
点乗算回路は、乗数として入力された仮数部１０１と被
乗数として入力された仮数部１０２との乗算を行なう乗
算回路１と、指数部１０３，１０４の加算を行なう加算
回路２と、乗算回路１の乗算結果１０７を正規化するた
めのシフト信号１０８を発生するシフト信号発生回路３
と、乗算回路１の乗算結果１０７をシフト信号１０８に
従ってシフトすることにより正規化し、仮数部演算結果
１０９を出力する正規化処理回路４と、加算回路２の加
算結果１１０からシフト信号１０８が示すシフト数を減
算し、正規化処理後の指数部の値を示す指数部演算結果
１１１を出力する減算回路５とから構成されている。
【０００５】乗算回路１はエンコーダ１１と、部分積生
成加算回路１２と、加算回路１３とから構成されてい
る。
成加算回路１２と、加算回路１３とから構成されてい
る。
【０００６】エンコーダ１１は乗数として仮数部１０１
が入力されると、ブース（Ｂｏｏｔｈ）のアルゴリズム
に従った処理を行ない、乗数２ビットに対して１つの部
分積を生成するための操作方法を部分積生成加算回路１
２に通知する。
が入力されると、ブース（Ｂｏｏｔｈ）のアルゴリズム
に従った処理を行ない、乗数２ビットに対して１つの部
分積を生成するための操作方法を部分積生成加算回路１
２に通知する。
【０００７】エンコーダ１１の処理を詳しく説明する
と、乗数Ｙ（ビットＹ1 〜Ｙ6 の６ビットから構成され
ているとする）が入力されると、図４に示すように、乗
数ＹをＬＳＢ側から２ビットずつ区切り、それぞれの２
ビットＹi+2,Ｙi+1 と、その前の１ビットＹi とを組に
する。そして、各組に対して図５に示すブースのアルゴ
リズムを適用し、部分積生成加算回路１２に乗数２ビッ
トに対して１つの部分積を生成するための操作方法を通
知する。
と、乗数Ｙ（ビットＹ1 〜Ｙ6 の６ビットから構成され
ているとする）が入力されると、図４に示すように、乗
数ＹをＬＳＢ側から２ビットずつ区切り、それぞれの２
ビットＹi+2,Ｙi+1 と、その前の１ビットＹi とを組に
する。そして、各組に対して図５に示すブースのアルゴ
リズムを適用し、部分積生成加算回路１２に乗数２ビッ
トに対して１つの部分積を生成するための操作方法を通
知する。
【０００８】例えば、Ｙ1 ＝１, Ｙ2 ＝０, Ｙ3 ＝０,
Ｙ4 ＝１, Ｙ5 ＝１, Ｙ6 ＝０であるとすると、ビット
Ｙ1,Ｙ2 に対してはＹi+2 ＝０, Ｙi+1 ＝１, Ｙi ＝０
であるので、ビットＹ1,Ｙ2 に対する第１部分積を生成
する操作方法として「被乗数Ｘの値を部分積Ｚi にす
る」ことを部分積生成加算回路１２に通知し、ビットＹ
3,Ｙ4 に対してはＹi+2 ＝１, Ｙi+1 ＝０, Ｙi ＝０で
あるので、ビットＹ3,Ｙ4 に対する第２部分積を生成す
る操作方法として「被乗数Ｘを左に１ビットシフトし、
その値の２の補数を部分積Ｚi にする」ことを部分積生
成加算回路１２に通知し、ビットＹ5,Ｙ6 に対してはＹ
i+2 ＝０, Ｙi+1 ＝１, Ｙi ＝１であるので、ビットＹ
5,Ｙ6 に対する第３部分積を生成する操作方法として
「被乗数Ｘを左に１ビットシフトし、部分積Ｚi にす
る」ことを部分積生成回路１２に通知する。
Ｙ4 ＝１, Ｙ5 ＝１, Ｙ6 ＝０であるとすると、ビット
Ｙ1,Ｙ2 に対してはＹi+2 ＝０, Ｙi+1 ＝１, Ｙi ＝０
であるので、ビットＹ1,Ｙ2 に対する第１部分積を生成
する操作方法として「被乗数Ｘの値を部分積Ｚi にす
る」ことを部分積生成加算回路１２に通知し、ビットＹ
3,Ｙ4 に対してはＹi+2 ＝１, Ｙi+1 ＝０, Ｙi ＝０で
あるので、ビットＹ3,Ｙ4 に対する第２部分積を生成す
る操作方法として「被乗数Ｘを左に１ビットシフトし、
その値の２の補数を部分積Ｚi にする」ことを部分積生
成加算回路１２に通知し、ビットＹ5,Ｙ6 に対してはＹ
i+2 ＝０, Ｙi+1 ＝１, Ｙi ＝１であるので、ビットＹ
5,Ｙ6 に対する第３部分積を生成する操作方法として
「被乗数Ｘを左に１ビットシフトし、部分積Ｚi にす
る」ことを部分積生成回路１２に通知する。
【０００９】部分積生成加算回路１２はエンコーダ１１
からの指示に従って部分積を生成すると共に、生成した
部分積を加算し、和ベクトル１０５と桁上げベクトル１
０６とを出力する。
からの指示に従って部分積を生成すると共に、生成した
部分積を加算し、和ベクトル１０５と桁上げベクトル１
０６とを出力する。
【００１０】加算回路１３は部分積生成加算回路１２か
ら出力された和ベクトル１０５と桁上げベクトル１０６
とを加算し、加算結果を乗算回路１の乗算結果１０７と
して出力する。
ら出力された和ベクトル１０５と桁上げベクトル１０６
とを加算し、加算結果を乗算回路１の乗算結果１０７と
して出力する。
【００１１】シフト信号発生回路３は乗算結果１０７の
符号ビットが“０”の場合、即ち乗算結果が正の場合
は、乗算結果１０７の小数点第１位が“０”であれば１
ビットのシフトを示すシフト信号１０８を出力し、
“１”であればシフトを行なわないことを示すシフト信
号１０８を出力する。また、乗算結果１０７の符号ビッ
トが“１”の場合、即ち乗算結果が負の場合は、乗算結
果１０７の小数点第１位が“１”であれば１ビットのシ
フトを示すシフト信号１０８を出力し、“０”であれば
シフトを行なわないことを示すシフト信号１０８を出力
する。
符号ビットが“０”の場合、即ち乗算結果が正の場合
は、乗算結果１０７の小数点第１位が“０”であれば１
ビットのシフトを示すシフト信号１０８を出力し、
“１”であればシフトを行なわないことを示すシフト信
号１０８を出力する。また、乗算結果１０７の符号ビッ
トが“１”の場合、即ち乗算結果が負の場合は、乗算結
果１０７の小数点第１位が“１”であれば１ビットのシ
フトを示すシフト信号１０８を出力し、“０”であれば
シフトを行なわないことを示すシフト信号１０８を出力
する。
【００１２】正規化処理回４は乗算回路１から加えられ
た乗算結果１０７をシフト信号１０８に従ってシフトす
ることにより正規化し、その結果を仮数部演算結果１０
９として出力する。
た乗算結果１０７をシフト信号１０８に従ってシフトす
ることにより正規化し、その結果を仮数部演算結果１０
９として出力する。
【００１３】また、指数部１０３，１０４が加えられた
加算回路２は両者を加算し、加算結果１１０を出力す
る。
加算回路２は両者を加算し、加算結果１１０を出力す
る。
【００１４】減算回路５は加算回路２の加算結果１１０
からシフト信号１０８が示すシフト数を減算し、減算結
果を指数部演算結果１１１として出力する。
からシフト信号１０８が示すシフト数を減算し、減算結
果を指数部演算結果１１１として出力する。
【００１５】
【発明が解決しようとする課題】図３に示した従来の正
規化浮動小数点乗算回路は、乗算回路１の乗算結果１０
７を用いて正規化のためのシフト信号１０８を生成する
ようにしており、乗算回路１での演算が完了しなけれ
ば、シフト信号１０８を生成することができないため、
演算速度を高速化することが難しいという問題があっ
た。
規化浮動小数点乗算回路は、乗算回路１の乗算結果１０
７を用いて正規化のためのシフト信号１０８を生成する
ようにしており、乗算回路１での演算が完了しなけれ
ば、シフト信号１０８を生成することができないため、
演算速度を高速化することが難しいという問題があっ
た。
【００１６】本発明の目的は、正規化浮動小数点乗算回
路の演算速度を向上させることにある。
路の演算速度を向上させることにある。
【００１７】
【課題を解決するための手段】本発明は上記目的を達成
するため、２の補数形式の浮動小数点信号の乗算を行な
う正規化浮動小数点乗算回路に於いて、被乗数となる仮
数部と乗数となる仮数部とを入力して部分積を生成し、
生成した部分積を加算して和ベクトル及び桁上げベクト
ルを生成し、生成した和ベクトルと桁上げベクトルとを
加算して加算結果を乗算結果として出力する乗算回路
と、該乗算回路が生成した和ベクトル，桁上げベクトル
と前記被乗数，乗数となる仮数部の符号ビットとを入力
し、前記乗算回路の乗算結果の符号及び小数点第１位の
値を先見するシフト信号先見回路と、該シフト信号先見
回路が先見した符号及び小数点第１位の値に基づいて正
規化のためのシフト信号を生成するシフト信号発生回路
と、該シフト信号発生回路が生成したシフト信号に基づ
いて前記演算回路の演算結果を正規化する正規化処理回
路と、前記被乗数となる仮数部に対応する指数部と前記
乗数となる仮数部に対応する指数部との加算を行なう加
算回路と、該加算回路の加算結果と前記シフト信号が示
すシフト数との減算を行なう減算回路とを設けたもので
ある。
するため、２の補数形式の浮動小数点信号の乗算を行な
う正規化浮動小数点乗算回路に於いて、被乗数となる仮
数部と乗数となる仮数部とを入力して部分積を生成し、
生成した部分積を加算して和ベクトル及び桁上げベクト
ルを生成し、生成した和ベクトルと桁上げベクトルとを
加算して加算結果を乗算結果として出力する乗算回路
と、該乗算回路が生成した和ベクトル，桁上げベクトル
と前記被乗数，乗数となる仮数部の符号ビットとを入力
し、前記乗算回路の乗算結果の符号及び小数点第１位の
値を先見するシフト信号先見回路と、該シフト信号先見
回路が先見した符号及び小数点第１位の値に基づいて正
規化のためのシフト信号を生成するシフト信号発生回路
と、該シフト信号発生回路が生成したシフト信号に基づ
いて前記演算回路の演算結果を正規化する正規化処理回
路と、前記被乗数となる仮数部に対応する指数部と前記
乗数となる仮数部に対応する指数部との加算を行なう加
算回路と、該加算回路の加算結果と前記シフト信号が示
すシフト数との減算を行なう減算回路とを設けたもので
ある。
【００１８】
【作用】乗算回路は被乗数となる仮数部と乗数となる仮
数部とを入力して部分積を生成し、生成した部分積を加
算して和ベクトルと桁上げベクトルとを生成する。更
に、乗算回路は和ベクトルと桁上げベクトルとを加算
し、加算結果を乗算回路の乗算結果として出力する。
数部とを入力して部分積を生成し、生成した部分積を加
算して和ベクトルと桁上げベクトルとを生成する。更
に、乗算回路は和ベクトルと桁上げベクトルとを加算
し、加算結果を乗算回路の乗算結果として出力する。
【００１９】シフト信号先見回路は被乗数，乗数となる
仮数部の符号ビットと、乗算処理の処理途中の値である
和ベクトル，桁上げベクトルとを入力し、乗算回路の乗
算結果の符号及び小数点第１位の値を先見する。
仮数部の符号ビットと、乗算処理の処理途中の値である
和ベクトル，桁上げベクトルとを入力し、乗算回路の乗
算結果の符号及び小数点第１位の値を先見する。
【００２０】シフト信号発生回路はシフト信号先見回路
が先見した符号及び小数点第１位の値に基づいて正規化
のためのシフト信号を生成する。
が先見した符号及び小数点第１位の値に基づいて正規化
のためのシフト信号を生成する。
【００２１】正規化処理回路はシフト信号発生回路が生
成したシフト信号に基づいて乗算回路の乗算結果を正規
化する。
成したシフト信号に基づいて乗算回路の乗算結果を正規
化する。
【００２２】また、被乗数，乗数となる仮数部に対応す
る指数部は加算回路で加算された後、減算回路に加えら
れ、ここでシフト信号が示すシフト数が減算される。
る指数部は加算回路で加算された後、減算回路に加えら
れ、ここでシフト信号が示すシフト数が減算される。
【００２３】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
【００２４】図１は本発明の実施例のブロック図であ
り、図３と同一符号は同一部分を表している。
り、図３と同一符号は同一部分を表している。
【００２５】本実施例の正規化浮動小数点乗算回路は図
３に示した従来の正規化浮動小数点乗算回路にシフト信
号先見回路６を付加した構成となっている。
３に示した従来の正規化浮動小数点乗算回路にシフト信
号先見回路６を付加した構成となっている。
【００２６】シフト信号先見回路６は図２に示すよう
に、桁上げ先見回路６１と、加算回路６２と、排他的論
理和回路６３とから構成されている。
に、桁上げ先見回路６１と、加算回路６２と、排他的論
理和回路６３とから構成されている。
【００２７】桁上げ先見回路６１には部分積生成加算回
路１２から出力される和ベクトル１０５及び桁上げベク
トル１０６の小数点第２位以下に対応するビット１０５
−（ｎ−２）〜１０５−１，１０６−（ｎ−２）〜１０
６−１が加えられており、小数点第１位に対して桁上げ
が必要な場合はその出力信号である桁上げ出力信号６１
−１を“１”とし、必要がない場合は“０”とする。
路１２から出力される和ベクトル１０５及び桁上げベク
トル１０６の小数点第２位以下に対応するビット１０５
−（ｎ−２）〜１０５−１，１０６−（ｎ−２）〜１０
６−１が加えられており、小数点第１位に対して桁上げ
が必要な場合はその出力信号である桁上げ出力信号６１
−１を“１”とし、必要がない場合は“０”とする。
【００２８】加算回路６２には和ベクトル１０５及び桁
上げベクトル１０６の小数点第１位に対応するビット１
０５−（ｎ−１），１０６−（ｎ−１）及び桁上げ先見
回路６１から出力される桁上げ出力信号６１−１が加え
られており、それらを加算することにより、乗算回路１
の乗算結果１０７の小数点第１位の値を示すビット６−
２を出力する。尚、和ベクトル１０５，桁上げベクトル
１０６の最上位ビット（符号ビット）はシフト信号先見
回路６に於いては使用されない。
上げベクトル１０６の小数点第１位に対応するビット１
０５−（ｎ−１），１０６−（ｎ−１）及び桁上げ先見
回路６１から出力される桁上げ出力信号６１−１が加え
られており、それらを加算することにより、乗算回路１
の乗算結果１０７の小数点第１位の値を示すビット６−
２を出力する。尚、和ベクトル１０５，桁上げベクトル
１０６の最上位ビット（符号ビット）はシフト信号先見
回路６に於いては使用されない。
【００２９】排他的論理和回路６３には仮数部１０１，
１０２の符号ビット１０１−１，１０２−１が加えられ
ており、両者の排他的論理和をとることにより、乗算結
果１０７の符号を示す符号ビット６−１を出力する。
１０２の符号ビット１０１−１，１０２−１が加えられ
ており、両者の排他的論理和をとることにより、乗算結
果１０７の符号を示す符号ビット６−１を出力する。
【００３０】次に本実施例の動作を説明する。
【００３１】乗算回路１は仮数部１０１，１０２が加え
られると、前述したと同様の動作を行ない、乗算結果１
０７を出力する。
られると、前述したと同様の動作を行ない、乗算結果１
０７を出力する。
【００３２】シフト信号先見回路６には乗算回路１から
乗算結果１０７が出力される前に、乗算途中の値である
和ベクトル１０５，桁上げベクトル１０６と仮数部１０
１，１０２の符号ビット１０１−１，１０２−１とが加
えられる。
乗算結果１０７が出力される前に、乗算途中の値である
和ベクトル１０５，桁上げベクトル１０６と仮数部１０
１，１０２の符号ビット１０１−１，１０２−１とが加
えられる。
【００３３】シフト信号先見回路６内の排他的論理和回
路６３は符号ビット１０１−１，１０２−１が加えられ
ると、両者の排他的論理和をとり、乗算結果１０７の符
号を示す符号ビット６−１を出力する。
路６３は符号ビット１０１−１，１０２−１が加えられ
ると、両者の排他的論理和をとり、乗算結果１０７の符
号を示す符号ビット６−１を出力する。
【００３４】また、シフト信号先見回路６内の桁上げ先
見回路６１は和ベクトル１０５，桁上げベクトル１０６
の小数点第２位以下に対応するビット１０５−（ｎ−
２）〜１０５−１，１０６−（ｎ−２）〜１０６−１が
加えられると、小数点第１位に対する桁上げの有無を示
す桁上げ信号６１−１を出力する。
見回路６１は和ベクトル１０５，桁上げベクトル１０６
の小数点第２位以下に対応するビット１０５−（ｎ−
２）〜１０５−１，１０６−（ｎ−２）〜１０６−１が
加えられると、小数点第１位に対する桁上げの有無を示
す桁上げ信号６１−１を出力する。
【００３５】加算回路６２は和ベクトル１０５，桁上げ
ベクトル１０６の小数点第１位に対応するビット１０５
−（ｎ−１），１０６−（ｎ−１）及び桁上げ出力信号
６１−１が加えられると、それらを加算して乗算回路１
の小数点第１位の乗算結果１０７を示すビット６−２を
出力する。
ベクトル１０６の小数点第１位に対応するビット１０５
−（ｎ−１），１０６−（ｎ−１）及び桁上げ出力信号
６１−１が加えられると、それらを加算して乗算回路１
の小数点第１位の乗算結果１０７を示すビット６−２を
出力する。
【００３６】シフト信号発生回路３はシフト信号先見回
路６から乗算結果１０７の符号，小数点第１位の値を示
すビット６−１，６−２が出力されると、それらに基づ
いて正規化のためのシフト数を示すシフト信号１０８を
生成し、出力する。即ち、シフト信号発生回路３は乗算
結果１０７の符号を示すビット６−１が“０”の場合、
即ち乗算結果１０７が正の場合は、ビット６−２が
“０”であれば１ビットのシフトを示すシフト信号１０
８を出力し、“１”であればシフトを行なわないことを
示すシフト信号１０８を出力する。また、乗算結果１０
７の符号を示すビットが“１”の場合、即ち乗算結果１
０７が負の場合はビット６−２が“１”であれば１ビッ
トのシフトを示すシフト信号１０８を出力し、“０”で
あればシフトを行なわないことを示すシフト信号１０８
を出力する。
路６から乗算結果１０７の符号，小数点第１位の値を示
すビット６−１，６−２が出力されると、それらに基づ
いて正規化のためのシフト数を示すシフト信号１０８を
生成し、出力する。即ち、シフト信号発生回路３は乗算
結果１０７の符号を示すビット６−１が“０”の場合、
即ち乗算結果１０７が正の場合は、ビット６−２が
“０”であれば１ビットのシフトを示すシフト信号１０
８を出力し、“１”であればシフトを行なわないことを
示すシフト信号１０８を出力する。また、乗算結果１０
７の符号を示すビットが“１”の場合、即ち乗算結果１
０７が負の場合はビット６−２が“１”であれば１ビッ
トのシフトを示すシフト信号１０８を出力し、“０”で
あればシフトを行なわないことを示すシフト信号１０８
を出力する。
【００３７】このシフト信号１０８に従って正規化処理
回路４，減算回路５は前述したと同様の動作を行なう。
回路４，減算回路５は前述したと同様の動作を行なう。
【００３８】このように、本実施例は、シフト信号先見
回路６に於いて乗算回路１の乗算途中の値である和ベク
トル１０５，桁上げベクトル１０６を使用して乗算結果
１０７の符号，小数点第１位の値を示すビット６−１，
６−２を生成し、出力しているので、乗算回路１の乗算
結果１０７に基づいてシフト信号１０８を生成していた
従来回路に比較してシフト信号１０８を早い時期に生成
することができる。この結果、正規化処理回路４に於け
る正規化処理も従来回路に比較して早い時期に行なうこ
とが可能になり、正規化浮動小数点乗算回路の処理速度
を向上させることが可能になる。
回路６に於いて乗算回路１の乗算途中の値である和ベク
トル１０５，桁上げベクトル１０６を使用して乗算結果
１０７の符号，小数点第１位の値を示すビット６−１，
６−２を生成し、出力しているので、乗算回路１の乗算
結果１０７に基づいてシフト信号１０８を生成していた
従来回路に比較してシフト信号１０８を早い時期に生成
することができる。この結果、正規化処理回路４に於け
る正規化処理も従来回路に比較して早い時期に行なうこ
とが可能になり、正規化浮動小数点乗算回路の処理速度
を向上させることが可能になる。
【００３９】
【発明の効果】以上説明したように、本発明は、仮数部
の符号ビットと乗算回路の演算途中の値である和ベクト
ル，桁上げベクトルとに基づいて乗算回路の乗算結果の
符号及び小数点第１位の値を先見するシフト信号先見回
路を設け、シフト信号先見回路が先見した符号，小数点
第１位の値に基づいてシフト信号を生成するようにした
ものであるので、乗算回路の乗算結果に基づいてシフト
信号を生成していた従来の正規化浮動小数点乗算回路に
比較して正規化処理に要する時間を短縮させ、全体とし
て正規化浮動小数点乗算回路の処理速度を高速化するこ
とができる効果がある。
の符号ビットと乗算回路の演算途中の値である和ベクト
ル，桁上げベクトルとに基づいて乗算回路の乗算結果の
符号及び小数点第１位の値を先見するシフト信号先見回
路を設け、シフト信号先見回路が先見した符号，小数点
第１位の値に基づいてシフト信号を生成するようにした
ものであるので、乗算回路の乗算結果に基づいてシフト
信号を生成していた従来の正規化浮動小数点乗算回路に
比較して正規化処理に要する時間を短縮させ、全体とし
て正規化浮動小数点乗算回路の処理速度を高速化するこ
とができる効果がある。
【図１】本発明の実施例のブロック図である。
【図２】シフト信号先見回路６の構成例を示すブロック
図である。
図である。
【図３】従来例のブロック図である。
【図４】エンコーダ１１の動作を説明するための図であ
る。
る。
【図５】ブースのアルゴリズムを示した図である。
１…乗算回路 １１…エンコーダ １２…部分積生成加算回路 １３…加算回路 ２…加算回路 ３…シフト信号発生回路 ４…正規化処理回路 ５…減算回路 ６…シフト信号先見回路 ６１…桁上げ先見回路 ６２…加算回路 ６３…排他的論理和回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/52 310 G06F 7/00
Claims (2)
- 【請求項１】 ２の補数形式の浮動小数点信号の乗算を
行なう正規化浮動小数点乗算回路に於いて、 被乗数となる仮数部と乗数となる仮数部とを入力して部
分積を生成し、生成した部分積を加算して和ベクトル及
び桁上げベクトルを生成し、生成した和ベクトルと桁上
げベクトルとを加算して加算結果を乗算結果として出力
する乗算回路と、 該乗算回路が生成した和ベクトル，桁上げベクトルと前
記被乗数，乗数となる仮数部の符号ビットとを入力し、
前記乗算回路の乗算結果の符号及び小数点第１位の値を
先見するシフト信号先見回路と、 該シフト信号先見回路が先見した符号及び小数点第１位
の値に基づいて正規化のためのシフト信号を生成するシ
フト信号発生回路と、 該シフト信号発生回路が生成したシフト信号に基づいて
前記演算回路の演算結果を正規化する正規化処理回路
と、 前記被乗数となる仮数部に対応する指数部と前記乗数と
なる仮数部に対応する指数部との加算を行なう加算回路
と、 該加算回路の加算結果と前記シフト信号が示すシフト数
との減算を行なう減算回路とを備えたことを特徴とする
正規化浮動小数点乗算回路。 - 【請求項２】 前記シフト信号先見回路は、 前記被乗数，乗数となる仮数部の符号ビットの排他的論
理和をとることにより前記乗算回路の乗算結果の符号を
先見する排他的論理和回路と、 前記和ベクトル，桁上げベクトルの小数点第２位以下に
対応するビットを入力し、小数点第１位に対する桁上げ
の有無を示す信号を出力する桁上げ先見回路と、 前記和ベクトル，桁上げベクトルの小数点第１位に対応
するビットと、前記桁上げ先見回路の出力信号とを加算
することにより前記乗算回路の乗算結果の小数点第１位
の値を先見する加算回路とから構成されることを特徴と
する請求項１記載の正規化浮動小数点乗算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04302882A JP3089377B2 (ja) | 1992-10-15 | 1992-10-15 | 正規化浮動小数点乗算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04302882A JP3089377B2 (ja) | 1992-10-15 | 1992-10-15 | 正規化浮動小数点乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06131161A JPH06131161A (ja) | 1994-05-13 |
| JP3089377B2 true JP3089377B2 (ja) | 2000-09-18 |
Family
ID=17914243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04302882A Expired - Fee Related JP3089377B2 (ja) | 1992-10-15 | 1992-10-15 | 正規化浮動小数点乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089377B2 (ja) |
-
1992
- 1992-10-15 JP JP04302882A patent/JP3089377B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06131161A (ja) | 1994-05-13 |
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