JP3087488B2 - Data restoration circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、テストシステムにお
いて、メモリ容量を減らすために圧縮されたデータを展
開しながら転送する際に高速に展開し、データを復元す
るデータ復元回路についてのものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a data restoring circuit for restoring data at a high speed when transferring compressed data to reduce the memory capacity while transferring the data in a test system. .

【０００２】[0002]

【従来の技術】まず、展開の対象となる圧縮データの圧
縮方法について説明する。あるアドレスのデータが前の
アドレスのデータと一致するかどうかを見て、一致すれ
ばコントロールデータに０が立ち、前のデータと一致し
ている事を示し、圧縮データ中にそのデータを存在させ
ない。一致していなければコントロールデータに１が立
ち、データの圧縮は行われず、そのデータはコントロー
ルデータの１に付随するデータとして扱われる。つま
り、同じデータを連続して存在させる事をせず、データ
量の減少をはかる。また、コントロールデータとそれに
付随するデータのくり返しにより圧縮データは作成され
る。展開可能な圧縮データの作成方法は何通りかある
が、これは各アドレスにおけるデータの比較方法の違い
によるものである。2. Description of the Related Art First, a method of compressing compressed data to be expanded will be described. Check whether the data at a certain address matches the data at the previous address. If they match, 0 is set in the control data, indicating that the data matches the previous data, and the data is not included in the compressed data. . If they do not match, 1 is set in the control data, the data is not compressed, and the data is treated as data accompanying 1 of the control data. That is, the same data is not made to exist continuously, and the data amount is reduced. Also, compressed data is created by repeating control data and data accompanying it. There are several methods for creating decompressed compressed data, which are due to differences in the method of comparing data at each address.

【０００３】幾つかの圧縮方法を図３に示す。圧縮方法
１ではそれぞれのアドレスのデータとその１アドレス上
のデータとを比較し、一致を取り、コントロールデータ
を作成する。また、一番初めのコントロールデータの１
ビット目は被圧縮データの０アドレス目（一番最初のア
ドレス）のデータの有無を示すビットとなり、データが
あればコントロールデータに１が立ち、それに付随する
データがコントロールデータの下に続き、データがなけ
れば、すなわちデータが全ビット０ならコントロールデ
ータに０が立ち、データの１アドレス目は全ビット０で
ある事を示す。Some compression methods are shown in FIG. In the first compression method, the data at each address is compared with the data at the one address, a match is obtained, and control data is created. Also, one of the first control data
The bit is a bit indicating the presence / absence of data at the 0th address (the first address) of the data to be compressed. If there is data, 1 is set in the control data, and the accompanying data continues below the control data. If there is no, that is, if the data is all bits 0, 0 is set in the control data, indicating that the first address of the data is all bits 0.

【０００４】圧縮方法２では、それぞれのアドレスのデ
ータとその２アドレス上のデータとを比較して一致を取
り、コントロールデータを作成する。また、一番初めの
コントロールデータの１ビット目と２ビット目は被圧縮
データの０アドレス目と１アドレス目のデータの有無を
示すビットとなり、データがあればコントロールデータ
に１が立ち、それに付随するデータがコントロールデー
タの下に続き、データがなければ、すなわちデータが全
ビット０ならばコントロールデータに０が立ち、０が立
ったビットに対応するアドレスのデータは全ビット０で
ある事を示す。In the compression method 2, control data is created by comparing the data at each address with the data on the two addresses to obtain a match. The first and second bits of the first control data are bits indicating the presence / absence of the data of the 0th and 1st addresses of the data to be compressed. If the data to be written continues below the control data, and there is no data, that is, if the data is all bits 0, 0 is set in the control data, indicating that the data of the address corresponding to the bit where 0 is set is all 0s. .

【０００５】同様にして、圧縮方法３では、それぞれの
アドレスのデータと、その３アドレス上のデータとを比
較し、一致を取る事によりコントロールデータを作成
し、一番初めのコントロールデータの１，２，３ビット
目はそのビットに対応するアドレスのデータの有無を示
す。又、圧縮方法４とそれ以降の圧縮方法も同様に考え
る。Similarly, in the compression method 3, control data is created by comparing the data at each address with the data on the three addresses and obtaining a match, and the first control data 1, 1 The second and third bits indicate the presence or absence of data at the address corresponding to the bit. Also, the compression method 4 and the subsequent compression methods are considered in the same manner.

【０００６】ところで、図３に示すように、考えられる
圧縮方法はそれぞれのアドレスのデータとそのＮ（Ｎは
整数）アドレス上のデータとを比較し、一致をとること
によりコントロールデータを作成するため、被圧縮デー
タのデータ量にもよるが、膨大な種類の圧縮方法が考え
られる。しかし実際は、コントロールデータ１つのビッ
ト数、つまりテストシステムに使用されるコンピュータ
のデータ幅により何通りの圧縮方法があるか決定され
る。By the way, as shown in FIG. 3, a possible compression method is to compare the data at each address with the data on its N (N is an integer) address and create control data by obtaining a match. Depending on the data volume of the data to be compressed, a huge variety of compression methods can be considered. However, in practice, how many compression methods are used is determined by the number of bits of one control data, that is, the data width of the computer used in the test system.

【０００７】例えば、８ビットのＣＰＵを持つコンピュ
ータを使用したテストシステムであればコントロールデ
ータのビット数は８ビットとなり、圧縮方法は図４の様
にそれぞれのアドレスのデータと、その１アドレス上の
データとを比較する圧縮方法１と、２アドレス上のデー
タとを比較する圧縮方法２と、４アドレス上のデータと
を比較する圧縮方法４と、８アドレス上のデータとを比
較する圧縮方法８の合計４種類に限定される。For example, in the case of a test system using a computer having an 8-bit CPU, the number of bits of control data is 8 bits. The compression method is as shown in FIG. A compression method 1 for comparing data with data, a compression method 2 for comparing data with two addresses, a compression method 4 for comparing data with four addresses, and a compression method 8 for comparing data with eight addresses Is limited to a total of four types.

【０００８】同様に、１６ビットのＣＰＵを持つコンピ
ュータを使用したテストシステムであれば、コントロー
ルデータのビット数は１６ビットとなり、圧縮方法は８
ビットのコントロールデータ時の圧縮方法に、１６アド
レス上のデータとの比較する方法を加え、合計５種類と
限定される。つまり、コンピュータのデータ幅数の約数
の個数だけの圧縮方法が考えられる。Similarly, in a test system using a computer having a 16-bit CPU, the number of control data bits is 16 bits, and the compression method is 8 bits.
In addition to the compression method for the bit control data, a method for comparing with the data on 16 addresses is added, and the total is limited to 5 types. In other words, a compression method using only a submultiple of the data width of the computer can be considered.

【０００９】次に、圧縮データの展開を図５〜図８によ
り説明する。図５は、ソフトウェアによる従来の圧縮デ
ータの展開方法を示すデータの流れの説明図である。圧
縮データ格納部１９中の圧縮データをソフトウェアによ
り展開しながら、複数のメモリ２０に振り分ける。な
お、複数のメモリ２０の中の振り分け先は、圧縮方法に
より決まる。Next, expansion of compressed data will be described with reference to FIGS. FIG. 5 is an explanatory diagram of a data flow showing a conventional method of decompressing compressed data by software. The compressed data in the compressed data storage unit 19 is distributed to a plurality of memories 20 while being expanded by software. Note that the distribution destination in the plurality of memories 20 is determined by the compression method.

【００１０】図６には圧縮方法１、つまり１アドレス上
のデータとの比較により圧縮をした場合を示し、展開後
のデータは複数のメモリ２０中のイに格納される。図７
には圧縮方法２、つまり２アドレス上のデータとの比較
により圧縮をした場合を示し、展開後のデータは複数の
メモリ２０中のイとロに振り分けられ、格納される。図
８には圧縮方法３、つまり３アドレス上のデータとの比
較により圧縮をした場合を示し、展開後のデータは複数
のメモリ２０中のイとロとハに振り分けられ格納され
る。以降の圧縮方法による圧縮データの展開の場合は、
さらに多くのメモリ２０に振り分けられる。FIG. 6 shows a compression method 1, that is, a case where data is compressed by comparison with data on one address. Data after expansion is stored in a in a plurality of memories 20. FIG.
Shows a compression method 2, that is, a case in which data is compressed by comparison with data on two addresses. The data after expansion is distributed to a and b in a plurality of memories 20 and stored. FIG. 8 shows a compression method 3, that is, a case where data is compressed by comparison with data on three addresses. The data after expansion is sorted into a, b, and c in a plurality of memories 20 and stored. For decompression of compressed data using the following compression methods,
It is distributed to more memories 20.

【００１１】[0011]

【発明が解決しようとする課題】従来のテストシステム
では、上述したように圧縮されたデータを復元するため
に、ソフトウェアによりデータの展開を行なっていたた
め、データを展開し転送して復元するという動作に時間
がかかるという問題点があった。In the conventional test system, the data is decompressed by software in order to decompress the data compressed as described above. Therefore, the operation of decompressing the data, transferring and decompressing the data is performed. It takes time.

【００１２】この発明は、圧縮データの展開データを出
力する回路と、それらを取り込むためのバッファ付きの
メモリを備えることにより、ハードウェアで圧縮データ
展開回路を構成し、高速に圧縮されたデータを復元する
データ復元回路を提供することを目的とする。The present invention comprises a circuit for outputting decompressed data of compressed data and a memory with a buffer for taking in the decompressed data. It is an object to provide a data restoration circuit for restoring.

【００１３】[0013]

【課題を解決するための手段】この発明は、圧縮データ
格納部１に格納されたコントロールデータと付随データ
とからなる圧縮データを圧縮データ展開回路３により展
開して復元し、復元されたデータをメモリ４に格納する
データ復元回路において、圧縮データ展開回路３が、圧
縮データの展開処理のための各種制御信号を出力する制
御回路１２と、圧縮データ信号とそのアドレス信号とを
入力し、制御回路１２からの展開スタート・ストップ信
号に応答してアドレス値をカウントするアドレスポイン
タ９と、アドレスポインタ９からの出力信号とアドレス
信号とを入力し、制御回路１２からのセレクタ切換信号
に応じて切換え一方を出力するセレクタ１０と、圧縮デ
ータ信号をデータ入力とし、セレクタ１０の出力信号を
アドレス入力として圧縮データをいったん格納するメモ
リ１１と、制御回路１２からのデータ取込信号に応答し
てメモリ１１から圧縮データ中のコントロールデータを
取込んで解読し、メモリ１１から読み出した付随データ
のデータアドレスとライト信号の発生を行うデータアド
レス発生回路１３とを備える。According to the present invention, compressed data consisting of control data and accompanying data stored in a compressed data storage unit 1 is expanded and decompressed by a compressed data decompression circuit 3, and the decompressed data is decoded. In the data decompression circuit stored in the memory 4, the compressed data decompression circuit 3 inputs a control circuit 12 for outputting various control signals for decompression processing of the compressed data, and a compressed data signal and its address signal. An address pointer 9 which counts an address value in response to a development start / stop signal from the control circuit 12 and an output signal and an address signal from the address pointer 9 are inputted, and are switched in response to a selector switching signal from the control circuit 12. And a compressed data signal as a data input, and an output signal of the selector 10 as an address input. A memory 11 for temporarily storing the compressed data, and a control signal included in the compressed data in response to a data fetch signal from the control circuit 12 to fetch and decode the control data in the compressed data, A data address generating circuit 13 for generating a write signal.

【００１４】[0014]

【作用】この発明は、圧縮データの展開を行うための圧
縮データ展開回路３がアドレスポインタ９、セレクタ１
０、メモリ１１、制御回路１２及びデータアドレス発生
回路１３がすべて図２に示すようにハードウェアとして
実現されている。According to the present invention, a compressed data expanding circuit 3 for expanding compressed data includes an address pointer 9, a selector 1
0, the memory 11, the control circuit 12, and the data address generation circuit 13 are all realized as hardware as shown in FIG.

【００１５】したがって、図１の回路中に示される各種
信号Ａ〜Ｊが図９に示すようなタイミング波形に従って
変化することによりデータ展開がハードウェア上で実行
される。Therefore, data development is performed on hardware by various signals A to J shown in the circuit of FIG. 1 changing according to timing waveforms as shown in FIG.

【００１６】[0016]

【実施例】次に、この発明によるデータ復元回路の実施
例を図１、図２により説明する。図２の１は圧縮データ
格納部、２はテストシステムにおける制御用のコンピュ
ータ、３は圧縮データ展開回路、４はバッファ部５とメ
モリ部６からなるバッファ付メモリである。図１は圧縮
データ展開回路３の構成図であり、７はデータ入出力ピ
ン、８はアドレス入力ピン、９はアップカウントするア
ドレスポインタ、１０はセレクタ、１１はメモリ、１２
は制御回路、１３はデータ格納部１４とビットサーチ部
１５とデータアドレス発生部１６からなるデータアドレ
ス発生回路、１７は出力データバッファ、１８は展開デ
ータ出力ピン、１９はアドレス出力ピンである。Next, an embodiment of a data restoration circuit according to the present invention will be described with reference to FIGS. In FIG. 2, 1 is a compressed data storage unit, 2 is a computer for control in a test system, 3 is a compressed data expansion circuit, and 4 is a buffered memory including a buffer unit 5 and a memory unit 6. FIG. 1 is a configuration diagram of the compressed data expansion circuit 3, in which 7 is a data input / output pin, 8 is an address input pin, 9 is an address pointer for counting up, 10 is a selector, 11 is a memory, 12
Is a control circuit, 13 is a data address generation circuit including a data storage unit 14, a bit search unit 15, and a data address generation unit 16, 17 is an output data buffer, 18 is a development data output pin, and 19 is an address output pin.

【００１７】また図１中の記号Ａ〜Ｊは回路中の各種信
号を示したもので、そのタイミング波形図は図９に示さ
れる。Symbols A to J in FIG. 1 indicate various signals in the circuit, and their timing waveforms are shown in FIG.

【００１８】Ａは展開スタート・ストップ信号、Ｂはア
ドレス信号、Ｃはデータ信号、Ｄはコントロール取込信
号、Ｅはコントロールデータ信号、Ｆはデータアドレス
信号、Ｇはライト信号、Ｈはデータ用クロック信号、Ｉ
は出力用データ信号、Ｊは出力信号をそれぞれ表わす。A is an expansion start / stop signal, B is an address signal, C is a data signal, D is a control take-in signal, E is a control data signal, F is a data address signal, G is a write signal, and H is a data clock. Signal, I
Represents an output data signal, and J represents an output signal.

【００１９】データ入出力ピン７と、アドレス入力ピン
８からの入力により、メモリ１１への圧縮データの格納
と、アドレスポインタ９と制御回路１２の設定を行な
う。なお、メモリ１１への圧縮データ格納時、セレクタ
１０はアドレス入力ピン８からのアドレスを選択する。
その後、制御回路１２からの展開スタート信号Ａによ
り、アドレスポインタ９のカウントアップが始まり、展
開スタートとなるが、その際セレクタ１０はセレクタ切
換信号により、アドレスポインタ９からの信号をメモリ
１１のアドレス信号として選択する。The storage of the compressed data in the memory 11 and the setting of the address pointer 9 and the control circuit 12 are performed by the input from the data input / output pin 7 and the address input pin 8. When storing the compressed data in the memory 11, the selector 10 selects the address from the address input pin 8.
Thereafter, the count-up of the address pointer 9 starts by the expansion start signal A from the control circuit 12, and the expansion starts. At this time, the selector 10 changes the signal from the address pointer 9 to the address signal of the memory 11 by the selector switching signal. Select as

【００２０】圧縮データ中のコントロールデータはデー
タ取込信号によりデータアドレス発生回路１３内のデー
タ格納部１４に格納され、データアドレス発生用クロッ
クによりビットサーチ部１５でコントロールデータの解
読をし、メモリ１１から読み出されるコントロールデー
タに付随するデータのデータアドレス信号Ｆとライト信
号Ｇの発生をデータアドレス発生部１６で行なう。The control data in the compressed data is stored in a data storage section 14 in a data address generation circuit 13 by a data fetch signal, and the control data is decoded by a bit search section 15 by a data address generation clock. The data address generation unit 16 generates a data address signal F and a write signal G of data accompanying the control data read from the memory.

【００２１】コントロールデータの解読とは、コントロ
ールデータ中の１が立つビットを検出し、データアドレ
ス信号Ｆとライト信号Ｇ発生用の情報としてデータアド
レス発生部１６に送る。１つのコントロールデータの解
読が全て終わると、ビットサーチ部１５よりコントロー
ルデータ取込要求信号Ｄを発生し、再びメモリ１１より
出力されるコントロールデータをデータ格納部１４に格
納する。The decoding of the control data is performed by detecting a bit in which 1 is set in the control data and sending the bit to the data address generator 16 as information for generating the data address signal F and the write signal G. When the decoding of one control data is completed, the control data fetch request signal D is generated from the bit search unit 15 and the control data output from the memory 11 is stored in the data storage unit 14 again.

【００２２】このようにして発生したデータアドレス信
号Ｈは、展開されたデータが圧縮データ展開回路３から
出力された後の格納されるべきバッファ付メモリ４を選
択するためのアドレス信号となり、ライト信号Ｇはバッ
ファ付メモリ４内のバッファ部５からメモリ部６への転
送信号となる。また、ライト信号Ｇは圧縮方法により出
力される回数が変わってくるが、例えば図７に示すよう
に２アドレス上のデータとの比較により圧縮をしている
データがあれば、展開されたデータは２つのバッファ付
メモリに振り分けられる訳であり、コントロールデータ
の２ビットに対し１信号という具合にライト信号Ｇが出
力される。圧縮モード３であればコントロールデータ３
ビットに対して１信号というライト信号Ｇが出力され
る。The data address signal H generated in this manner becomes an address signal for selecting the buffered memory 4 to be stored after the decompressed data is output from the compressed data decompression circuit 3, and the write signal G is a transfer signal from the buffer unit 5 in the buffered memory 4 to the memory unit 6. The number of times the write signal G is output varies depending on the compression method. For example, if there is data that has been compressed by comparison with data on two addresses as shown in FIG. That is, the write signal G is output to two memories with buffers, and one write signal is output for two bits of control data. If the compression mode is 3, control data 3
A write signal G of one signal is output for each bit.

【００２３】これらの出力の違いは、あらかじめ制御回
路１２に設定する事により、そこからのモード信号によ
りデータアドレス発生部１６からの発生データが変わ
る。これらのデータアドレス信号Ｆとライト信号Ｇは、
アドレス出力ピン１９より出力される。メモリ１１から
読み出されるコントロールデータに付随するデータはデ
ータ用クロックにより出力バッファ１７に取り込まれ、
展開データ出力ピン１８から出力される。ただし、ライ
ト信号発生時はデータ用クロックは発生されず、出力デ
ータバッファ１７中に前のデータが保たれる。データア
ドレスも同様にデータアドレス発生部１６により前のデ
ータが保たれる。The difference between these outputs is set in the control circuit 12 in advance, and the data generated from the data address generator 16 changes according to the mode signal from the control circuit 12. These data address signal F and write signal G are
It is output from the address output pin 19. Data accompanying the control data read from the memory 11 is taken into the output buffer 17 by the data clock,
It is output from the expansion data output pin 18. However, when a write signal is generated, no data clock is generated, and the previous data is held in the output data buffer 17. Similarly, the data address retains the previous data by the data address generator 16.

【００２４】図９は８ビットのデータ幅で、圧縮方法４
で圧縮されたデータの展開を示すタイムチャートで、図
１０はデータ復元図をそれぞれ示す。FIG. 9 shows the data width of 8 bits and the compression method 4
10 is a time chart showing the expansion of the data compressed in FIG.

【００２５】[0025]

【発明の効果】この発明によれば、これまでの圧縮デー
タのソフトウェアによる展開をハードウェアで行うよう
にしたので、圧縮データ復元の時間が短時間でできる。According to the present invention, since the decompression of compressed data by software is performed by hardware, the time for decompressing compressed data can be shortened.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明による圧縮データ展開回路の実施例の
構成図である。FIG. 1 is a configuration diagram of an embodiment of a compressed data expansion circuit according to the present invention.

【図２】この発明によるデータ復元回路の構成図であ
る。FIG. 2 is a configuration diagram of a data restoration circuit according to the present invention.

【図３】データの圧縮例を説明する図である。FIG. 3 is a diagram illustrating an example of data compression.

【図４】８ビットのコントロールデータ時の圧縮方法を
説明する図である。FIG. 4 is a diagram illustrating a compression method for 8-bit control data.

【図５】従来技術によるデータ復元方式を説明する図で
ある。FIG. 5 is a diagram illustrating a data restoration method according to the related art.

【図６】圧縮方法１による圧縮データの展開図である。FIG. 6 is a development view of compressed data according to a compression method 1;

【図７】圧縮方法２による圧縮データの展開図である。FIG. 7 is a development view of compressed data according to a compression method 2;

【図８】圧縮方法３による圧縮データの展開図である。FIG. 8 is a development view of compressed data according to a compression method 3;

【図９】この発明の一実施例によるデータ展開の状態を
示すタイムチャートである。FIG. 9 is a time chart showing a state of data expansion according to an embodiment of the present invention.

【図１０】図９の動作により復元されたデータを示すデ
ータ復元図である。FIG. 10 is a data restoration diagram showing data restored by the operation of FIG. 9;

【符号の説明】[Explanation of symbols]

１ 圧縮データ格納部 ２ コンピュータ ３ 圧縮データ展開回路 ４ バッファ付メモリ ５ バッファ部 ６ メモリ部 ７ 圧縮データ入力ピン ８ アドレス入力ピン ９ アドレスポインタ １０ セレクタ １１ メモリ １２ 制御回路 １３ データアドレス発生回路 １７ 出力データバッファ １８ データ出力ピン １９ アドレス出力ピン DESCRIPTION OF SYMBOLS 1 Compressed data storage part 2 Computer 3 Compressed data expansion circuit 4 Memory with buffer 5 Buffer part 6 Memory part 7 Compressed data input pin 8 Address input pin 9 Address pointer 10 Selector 11 Memory 12 Control circuit 13 Data address generation circuit 17 Output data buffer 18 Data output pin 19 Address output pin

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 圧縮データ格納部(1) に格納されたコン
トロールデータと付随データとからなる圧縮データを圧
縮データ展開回路(3) により展開して復元し、復元され
たデータをメモリ(4) に格納するデータ復元回路におい
て、 圧縮データ展開回路(3) が、圧縮データの展開処理のた
めの各種制御信号を出力する制御回路(12)と、 圧縮データ信号とそのアドレス信号とを入力し、前記制
御回路(12)からの展開スタート・ストップ信号に応答し
てアドレス値をカウントするアドレスポインタ(9) と、 アドレスポインタ(9) からの出力信号と前記アドレス信
号とを入力し、制御回路(12)からのセレクタ切換信号に
応じて切換え一方を出力するセレクタ(10)と、 圧縮データ信号をデータ入力とし、前記セレクタ(10)の
出力信号をアドレス入力として前記圧縮データをいった
ん格納するメモリ(11)と、 制御回路(12)からのデータ取込信号に応答して前記メモ
リ(11)から圧縮データ中のコントロールデータを取込ん
で解読し、前記メモリ(11)から読み出した付随データの
データアドレスとライト信号の発生を行うデータアドレ
ス発生回路(13)とを備える事を特徴とするデータ復元回
路。A compressed data expansion circuit (3) decompresses and decompresses compressed data comprising control data and accompanying data stored in a compressed data storage section (1), and stores the decompressed data in a memory (4). In a data decompression circuit for storing compressed data, a compressed data decompression circuit (3) inputs a control circuit (12) for outputting various control signals for decompression processing of compressed data, a compressed data signal and its address signal, An address pointer (9) for counting an address value in response to a development start / stop signal from the control circuit (12), an output signal from the address pointer (9) and the address signal, and a control circuit ( A selector (10) that outputs one of the switches in response to a selector switching signal from (12), a compressed data signal as a data input, and an output signal of the selector (10) as an address input and the compressed data as (11), and in response to a data fetch signal from a control circuit (12), fetches and decodes control data in the compressed data from the memory (11) and decodes the control data from the memory (11). A data restoration circuit comprising: a data address of a read associated data and a data address generation circuit (13) for generating a write signal.