JP3082458B2 - 画像修整装置 - Google Patents
画像修整装置Info
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Description
【0001】
【産業上の利用分野】本発明はディジタルビデオテープ
レコーダーなどに用いられる、エラー画素を修整する画
像修整装置に関するものである。
レコーダーなどに用いられる、エラー画素を修整する画
像修整装置に関するものである。
【0002】
【従来の技術】近年、磁気記録再生技術の発達に伴い、
ビデオテープレコーダーのディジタル化が進んできてい
る。これらの装置では電磁変換系のエラーを補い、良質
な画像を再生するためにリードソロモン符号などの誤り
訂正符号を用い、更にその訂正能力を越えるエラー画素
が発生した場合に前フレームの画素に置き換え、誤りの
影響を最小限に抑える画像修整装置が採用されている。
ビデオテープレコーダーのディジタル化が進んできてい
る。これらの装置では電磁変換系のエラーを補い、良質
な画像を再生するためにリードソロモン符号などの誤り
訂正符号を用い、更にその訂正能力を越えるエラー画素
が発生した場合に前フレームの画素に置き換え、誤りの
影響を最小限に抑える画像修整装置が採用されている。
【0003】以下に、従来の画像修整装置について説明
する。図5はこの従来の画像修整装置の構成図を示すも
のである。図5において、誤り訂正部101はデータの
入出力の単位であるデータブロックを入力し、その訂正
出力は入力制御部102に、エラー情報はエラー情報レ
ジスタ103に出力する。出力制御部104はエラー情
報レジスタ103からエラー情報を受け、データブロッ
クを出力する制御部である。メモリ105は、入力制御
部102から転送されたデータブロックを記憶し、出力
制御部104にデータブロックを出力するメモリであ
る。アドレススイッチ106は面制御レジスタ107を
有し、入力制御部102が生成する書き込みアドレスと
出力制御部104が生成する読み出しアドレスと修整信
号をそれぞれのアクセスタイミングに応じて切り替えて
メモリ105に与えるスイッチである。
する。図5はこの従来の画像修整装置の構成図を示すも
のである。図5において、誤り訂正部101はデータの
入出力の単位であるデータブロックを入力し、その訂正
出力は入力制御部102に、エラー情報はエラー情報レ
ジスタ103に出力する。出力制御部104はエラー情
報レジスタ103からエラー情報を受け、データブロッ
クを出力する制御部である。メモリ105は、入力制御
部102から転送されたデータブロックを記憶し、出力
制御部104にデータブロックを出力するメモリであ
る。アドレススイッチ106は面制御レジスタ107を
有し、入力制御部102が生成する書き込みアドレスと
出力制御部104が生成する読み出しアドレスと修整信
号をそれぞれのアクセスタイミングに応じて切り替えて
メモリ105に与えるスイッチである。
【0004】以上のように構成された画像修整装置につ
いて、以下その動作を説明する。誤り訂正部101は入
力されたデータブロックの誤り訂正処理を実行して、訂
正後のデータブロックを入力制御部102に転送し、ま
た、その訂正結果が訂正不能であった場合、そのエラー
情報をエラー情報レジスタ103に通知する。エラー情
報レジスタ103は通知されたエラー情報をそのデータ
ブロックに対応する位置に記憶する。入力制御部102
は誤り訂正部101から転送されたデータブロックに該
当する書き込みアドレスを算出し、そのアドレスをアド
レススイッチ106に与え、データブロックをメモリ1
05に転送して記憶させる。図6はメモリ105の論理
構造と、エラー情報レジスタ103の論理構造と、面制
御レジスタ107の関係を示すメモリ構成図である。図
6で、メモリ105は論理的に第0面と第1面の2つの
面に分割してアクセスされ、各面はデータブロック1か
らデータブロックNまでのN個のデータブロックを記憶
する領域を有している。また、1つの面は画像の1つの
フレームに対応する。エラー情報レジスタ103は前記
N個のデータブロックに1対1対応するN個のフラグを
格納する構造を持ち、該当するデータブロックがエラー
であれば値1を、エラーでなければ値0を記憶する。面
制御レジスタ107はメモリ105の2つの面のうち、
何れの面を使用するか判断基準を示すレジスタであり、
値0の場合は第0面が、値1の場合は第1面が基準であ
ることを示す。いま、データブロック3を入力したとき
入力制御部102は該当するアドレスを算出し、アドレ
ススイッチ106に与えるが、アドレススイッチ106
はそのアドレスに、面制御レジスタ107の値を最上位
ビットとして1ビット付加してメモリ105に与えるこ
とにより、前記基準面の該当するデータブロックの領域
に、即ち図6に示した例では第0面のデータブロック3
に受信データブロックを記憶させることとなる。また、
面制御レジスタ107は1つのフレームの処理が終了す
るとその値を反転記憶する事で、フレーム単位に2つの
面を交互に使用することになる。
いて、以下その動作を説明する。誤り訂正部101は入
力されたデータブロックの誤り訂正処理を実行して、訂
正後のデータブロックを入力制御部102に転送し、ま
た、その訂正結果が訂正不能であった場合、そのエラー
情報をエラー情報レジスタ103に通知する。エラー情
報レジスタ103は通知されたエラー情報をそのデータ
ブロックに対応する位置に記憶する。入力制御部102
は誤り訂正部101から転送されたデータブロックに該
当する書き込みアドレスを算出し、そのアドレスをアド
レススイッチ106に与え、データブロックをメモリ1
05に転送して記憶させる。図6はメモリ105の論理
構造と、エラー情報レジスタ103の論理構造と、面制
御レジスタ107の関係を示すメモリ構成図である。図
6で、メモリ105は論理的に第0面と第1面の2つの
面に分割してアクセスされ、各面はデータブロック1か
らデータブロックNまでのN個のデータブロックを記憶
する領域を有している。また、1つの面は画像の1つの
フレームに対応する。エラー情報レジスタ103は前記
N個のデータブロックに1対1対応するN個のフラグを
格納する構造を持ち、該当するデータブロックがエラー
であれば値1を、エラーでなければ値0を記憶する。面
制御レジスタ107はメモリ105の2つの面のうち、
何れの面を使用するか判断基準を示すレジスタであり、
値0の場合は第0面が、値1の場合は第1面が基準であ
ることを示す。いま、データブロック3を入力したとき
入力制御部102は該当するアドレスを算出し、アドレ
ススイッチ106に与えるが、アドレススイッチ106
はそのアドレスに、面制御レジスタ107の値を最上位
ビットとして1ビット付加してメモリ105に与えるこ
とにより、前記基準面の該当するデータブロックの領域
に、即ち図6に示した例では第0面のデータブロック3
に受信データブロックを記憶させることとなる。また、
面制御レジスタ107は1つのフレームの処理が終了す
るとその値を反転記憶する事で、フレーム単位に2つの
面を交互に使用することになる。
【0005】出力制御部104はデータブロックを出力
するタイミングになると、該当するメモリ105上のア
ドレスを読み出しアドレスとして算出してアドレススイ
ッチ106に与えると共に、エラー情報レジスタ103
から該当するデータブロックのエラー情報を入力して、
それを修整信号としてアドレススイッチ106に与え
る。アドレススイッチ106は前記修整信号が偽である
場合、即ち修整が不要である場合、与えられた読み出し
アドレスに面制御レジスタ107の値を最上位ビットと
して1ビット付加してメモリ105に与え、前記修整信
号が真である場合、即ち修整が必要である場合、与えら
れた読み出しアドレスに面制御レジスタ107の値を反
転して最上位ビットに1ビット付加してメモリ105に
与える。いま、図6の例では、データブロック1はエラ
ー情報が0であるから修整信号が偽となり、第0面のデ
ータブロックが読み出されるが、データブロック2はエ
ラー情報が1であるから修整信号が真となり、第1面の
データブロックが読み出される。そのため、修整が必要
なデータブロックには1つ前のフレームの同じ位置のデ
ータブロックが修整データとして出力されることにな
る。
するタイミングになると、該当するメモリ105上のア
ドレスを読み出しアドレスとして算出してアドレススイ
ッチ106に与えると共に、エラー情報レジスタ103
から該当するデータブロックのエラー情報を入力して、
それを修整信号としてアドレススイッチ106に与え
る。アドレススイッチ106は前記修整信号が偽である
場合、即ち修整が不要である場合、与えられた読み出し
アドレスに面制御レジスタ107の値を最上位ビットと
して1ビット付加してメモリ105に与え、前記修整信
号が真である場合、即ち修整が必要である場合、与えら
れた読み出しアドレスに面制御レジスタ107の値を反
転して最上位ビットに1ビット付加してメモリ105に
与える。いま、図6の例では、データブロック1はエラ
ー情報が0であるから修整信号が偽となり、第0面のデ
ータブロックが読み出されるが、データブロック2はエ
ラー情報が1であるから修整信号が真となり、第1面の
データブロックが読み出される。そのため、修整が必要
なデータブロックには1つ前のフレームの同じ位置のデ
ータブロックが修整データとして出力されることにな
る。
【0006】以上のように、従来例ではメモリ105の
2つの面をフレーム毎に交互に使い分ける面制御レジス
タ107を設け、エラーが発生したデータブロックには
面制御レジスタ107が示す面の反対面、即ち1フレー
ム前のデータブロックで置き換えたものを修整データブ
ロックとして出力する修整処理を実現している。
2つの面をフレーム毎に交互に使い分ける面制御レジス
タ107を設け、エラーが発生したデータブロックには
面制御レジスタ107が示す面の反対面、即ち1フレー
ム前のデータブロックで置き換えたものを修整データブ
ロックとして出力する修整処理を実現している。
【0007】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、2フレーム連続して同じ位置のデータブ
ロックがエラーとなったとき、メモリ105上では第0
面のデータブロックも、第1面のデータブロックも何れ
もエラーとなるから、修整データとして1フレーム前の
エラーデータブロックを出力することになり、画像に欠
損を発生させるという問題点を有していた。
来の構成では、2フレーム連続して同じ位置のデータブ
ロックがエラーとなったとき、メモリ105上では第0
面のデータブロックも、第1面のデータブロックも何れ
もエラーとなるから、修整データとして1フレーム前の
エラーデータブロックを出力することになり、画像に欠
損を発生させるという問題点を有していた。
【0008】本発明は前記問題点に鑑み、2フレーム以
上連続して同じ位置のデータブロックがエラーとなって
も、エラーを含まない修整データを出力し、画像に欠損
を発生させない画像修正装置を供給することを目的とす
る。
上連続して同じ位置のデータブロックがエラーとなって
も、エラーを含まない修整データを出力し、画像に欠損
を発生させない画像修正装置を供給することを目的とす
る。
【0009】
【課題を解決するための手段】この目的を達成するため
に本発明の画像修正装置は、論理的に2つの面に分割し
てアクセスされるメモリと、修整処理の単位であるデー
タブロックと1対1に対応した修整フラグを記憶する修
整フラグレジスタと、データブロック毎に修正処理を実
行するかどうかを判断し、対応する前記修整フラグを再
設定する修整判断手段と、入力データブロックを、対応
する前記修整フラグの値に応じて前記メモリの何れかの
面を選択して書き込む入力制御手段と、出力するデータ
ブロックに対応する修整フラグの値に応じて前記メモリ
の何れかの面を選択し、データブロックを読み出す出力
制御手段とを具備してなる構成である。
に本発明の画像修正装置は、論理的に2つの面に分割し
てアクセスされるメモリと、修整処理の単位であるデー
タブロックと1対1に対応した修整フラグを記憶する修
整フラグレジスタと、データブロック毎に修正処理を実
行するかどうかを判断し、対応する前記修整フラグを再
設定する修整判断手段と、入力データブロックを、対応
する前記修整フラグの値に応じて前記メモリの何れかの
面を選択して書き込む入力制御手段と、出力するデータ
ブロックに対応する修整フラグの値に応じて前記メモリ
の何れかの面を選択し、データブロックを読み出す出力
制御手段とを具備してなる構成である。
【0010】
【作用】本発明は上記した構成により、修整フラグレジ
スタが修整処理の単位であるデータブロック毎に修整判
断の結果を記憶するから、入力制御手段はデータブロッ
ク単位に前記修整フラグレジスタを参照することで、出
力制御手段が読み出したメモリの面の反対面に入力デー
タを記憶させることとなり、2フレーム以上連続するエ
ラーが発生した場合にもメモリ上の何れか一方の面には
必ずエラーを含まないデータブロックが保存されている
から、常にエラーの無いデータブロックを出力して、画
像に欠損を発生させない。
スタが修整処理の単位であるデータブロック毎に修整判
断の結果を記憶するから、入力制御手段はデータブロッ
ク単位に前記修整フラグレジスタを参照することで、出
力制御手段が読み出したメモリの面の反対面に入力デー
タを記憶させることとなり、2フレーム以上連続するエ
ラーが発生した場合にもメモリ上の何れか一方の面には
必ずエラーを含まないデータブロックが保存されている
から、常にエラーの無いデータブロックを出力して、画
像に欠損を発生させない。
【0011】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【0012】図1は本発明の実施例における画像修整装
置の構成図を示すものである。図1において、誤り訂正
部1はデータブロックを入力し、その訂正出力は入力制
御部2に、エラー情報をエラー情報レジスタ3に出力す
る。修整判断部4はエラー情報レジスタ3を参照して、
修整判断結果である修整フラグを修整フラグレジスタ5
に記憶させ、修整フラグレジスタ5は修整フラグを入力
制御部2と出力制御部6とに与える。入力制御部2と出
力制御部6はそれぞれデータブロックのアドレスを算出
し、データブロックの入出力を制御する制御部である。
メモリ7は、入力制御部2から転送されたデータブロッ
クを記憶し、出力制御部6にデータブロックを出力する
メモリである。アドレススイッチ8は入力制御部2が生
成する書き込みアドレスと出力制御部6が生成する読み
出しアドレスとをそれぞれのアクセスタイミングに応じ
て切り替えてメモリ7に与えるスイッチである。
置の構成図を示すものである。図1において、誤り訂正
部1はデータブロックを入力し、その訂正出力は入力制
御部2に、エラー情報をエラー情報レジスタ3に出力す
る。修整判断部4はエラー情報レジスタ3を参照して、
修整判断結果である修整フラグを修整フラグレジスタ5
に記憶させ、修整フラグレジスタ5は修整フラグを入力
制御部2と出力制御部6とに与える。入力制御部2と出
力制御部6はそれぞれデータブロックのアドレスを算出
し、データブロックの入出力を制御する制御部である。
メモリ7は、入力制御部2から転送されたデータブロッ
クを記憶し、出力制御部6にデータブロックを出力する
メモリである。アドレススイッチ8は入力制御部2が生
成する書き込みアドレスと出力制御部6が生成する読み
出しアドレスとをそれぞれのアクセスタイミングに応じ
て切り替えてメモリ7に与えるスイッチである。
【0013】以上のように構成された画像修整装置につ
いて、以下その動作について説明する。誤り訂正部1は
入力されたデータブロックの誤り訂正処理を実行して、
訂正後のデータブロックを入力制御部2に転送し、また
その訂正結果が訂正不能であった場合そのエラー情報を
エラー情報レジスタ3に通知する。エラー情報レジスタ
3は通知されたエラー情報をそのデータブロックに対応
する位置に記憶する。図2はデータブロック入力動作に
於けるメモリ7の論理構造と、エラー情報レジスタ3の
論理構造と、修整フラグレジスタ5の関係を示すメモリ
構成図である。図2で、メモリ7とエラー情報レジスタ
3の構造は上述した従来例と同一であり、説明を省略す
る。修整フラグレジスタ5はメモリ7の2つの面のう
ち、データブロック単位に何れの面を使用するか基準を
示す修整フラグを記憶するレジスタであり、入力制御部
2は修整フラグの値0の場合は第0面を、値1の場合は
第1面をアクセスする。いま、データブロック3を入力
したとき入力制御部2は該当するアドレスを算出し、該
当する修整フラグの値を最上位ビットとして1ビット付
加して書き込みアドレスを構成してアドレススイッチ8
に与え、アドレススイッチ8は前記書き込みアドレスを
タイミングを合わせてメモリ7に与える。従って、修整
フラグが示す面の該当するデータブロックの領域に、即
ち図2に示した例では第0面のデータブロック3に受信
データブロックを記憶させることとなる。
いて、以下その動作について説明する。誤り訂正部1は
入力されたデータブロックの誤り訂正処理を実行して、
訂正後のデータブロックを入力制御部2に転送し、また
その訂正結果が訂正不能であった場合そのエラー情報を
エラー情報レジスタ3に通知する。エラー情報レジスタ
3は通知されたエラー情報をそのデータブロックに対応
する位置に記憶する。図2はデータブロック入力動作に
於けるメモリ7の論理構造と、エラー情報レジスタ3の
論理構造と、修整フラグレジスタ5の関係を示すメモリ
構成図である。図2で、メモリ7とエラー情報レジスタ
3の構造は上述した従来例と同一であり、説明を省略す
る。修整フラグレジスタ5はメモリ7の2つの面のう
ち、データブロック単位に何れの面を使用するか基準を
示す修整フラグを記憶するレジスタであり、入力制御部
2は修整フラグの値0の場合は第0面を、値1の場合は
第1面をアクセスする。いま、データブロック3を入力
したとき入力制御部2は該当するアドレスを算出し、該
当する修整フラグの値を最上位ビットとして1ビット付
加して書き込みアドレスを構成してアドレススイッチ8
に与え、アドレススイッチ8は前記書き込みアドレスを
タイミングを合わせてメモリ7に与える。従って、修整
フラグが示す面の該当するデータブロックの領域に、即
ち図2に示した例では第0面のデータブロック3に受信
データブロックを記憶させることとなる。
【0014】修整判断部4は入力制御部2がメモリ7へ
書き込みを終了したデータブロックから順に修整判断処
理を実行する。修整判断処理では、修整判断部4は処理
対象のデータブロックの該当するエラー情報をエラー情
報レジスタ3から読み出し、修整が必要でないと判断す
れば、即ちエラー情報が0であれば、該当する修整フラ
グの値を反転して修整フラグレジスタ5に記憶させ、修
整が必要であると判断すれば、即ちエラー情報が1であ
れば、修整フラグの値を保持させる。図3は図2の状態
から修整判断処理を実行した結果を示すメモリ構成図で
ある。図3で、データブロック2,3は修整が必要であ
るから修整フラグの値は保持され、データブロック1,
Nは修整が不要であるから修整フラグの値が反転してい
る。
書き込みを終了したデータブロックから順に修整判断処
理を実行する。修整判断処理では、修整判断部4は処理
対象のデータブロックの該当するエラー情報をエラー情
報レジスタ3から読み出し、修整が必要でないと判断す
れば、即ちエラー情報が0であれば、該当する修整フラ
グの値を反転して修整フラグレジスタ5に記憶させ、修
整が必要であると判断すれば、即ちエラー情報が1であ
れば、修整フラグの値を保持させる。図3は図2の状態
から修整判断処理を実行した結果を示すメモリ構成図で
ある。図3で、データブロック2,3は修整が必要であ
るから修整フラグの値は保持され、データブロック1,
Nは修整が不要であるから修整フラグの値が反転してい
る。
【0015】修整判断処理終了後、出力制御部6はデー
タブロックを出力するタイミングになり、該当するメモ
リ7上のアドレスを算出し、該当する修整フラグの値を
反転して最上位ビットとして1ビット付加し、読み出し
アドレスを構成する。アドレススイッチ8は前記読み出
しアドレスをタイミングを合わせてメモリ7に与え、デ
ータブロックを読み出す。従って、修整フラグが示す面
の反対面の該当するデータブロックの領域から、即ち図
3に示した例ではデータブロック1、データブロック
2、データブロックNは第0面から、データブロック3
は第1面から読み出される。即ち、修整が必要なデータ
ブロックには1つ前のフレームの同じ位置のデータフレ
ームが修整データとして出力されることになる。
タブロックを出力するタイミングになり、該当するメモ
リ7上のアドレスを算出し、該当する修整フラグの値を
反転して最上位ビットとして1ビット付加し、読み出し
アドレスを構成する。アドレススイッチ8は前記読み出
しアドレスをタイミングを合わせてメモリ7に与え、デ
ータブロックを読み出す。従って、修整フラグが示す面
の反対面の該当するデータブロックの領域から、即ち図
3に示した例ではデータブロック1、データブロック
2、データブロックNは第0面から、データブロック3
は第1面から読み出される。即ち、修整が必要なデータ
ブロックには1つ前のフレームの同じ位置のデータフレ
ームが修整データとして出力されることになる。
【0016】図3に示した状態から、入力制御部2が次
のフレームのデータブロックの受信を開始すると、デー
タブロック1、データブロック2、データブロックNは
第1面に、データブロック3は第0面に書き込まれるこ
とになる。修整フラグが示しているのは直前のフレーム
で出力に使用されなかった面であるから、入力制御部2
のデータブロック書き込みに対して、メモリ7上では常
に直前に出力されたデータブロックが保持されている。
ここでまた、前記修整判断処理が実行されるが、その結
果修整に使用されるのは常に直前のフレームで出力に使
用されたデータブロックである。即ち、図3の状態から
次のフレームの入力があり、データブロック3が続けて
エラーであった場合も、修整判断処理結果は図4に示す
ものになり、データブロック3は2フレーム前から保持
され続けている第1面から出力される。つまり、連続す
るエラーに対してもエラーデータブロックを出力するこ
とがない。
のフレームのデータブロックの受信を開始すると、デー
タブロック1、データブロック2、データブロックNは
第1面に、データブロック3は第0面に書き込まれるこ
とになる。修整フラグが示しているのは直前のフレーム
で出力に使用されなかった面であるから、入力制御部2
のデータブロック書き込みに対して、メモリ7上では常
に直前に出力されたデータブロックが保持されている。
ここでまた、前記修整判断処理が実行されるが、その結
果修整に使用されるのは常に直前のフレームで出力に使
用されたデータブロックである。即ち、図3の状態から
次のフレームの入力があり、データブロック3が続けて
エラーであった場合も、修整判断処理結果は図4に示す
ものになり、データブロック3は2フレーム前から保持
され続けている第1面から出力される。つまり、連続す
るエラーに対してもエラーデータブロックを出力するこ
とがない。
【0017】以上のように本実施例は、修整処理の単位
であるデータブロック毎に修整フラグを記憶する修整フ
ラグメモリを設け、修整フラグによってメモリ7の保持
すべき面と、次のフレームの入力データブロックによっ
て書き換えても良い面とをデータブロック毎に識別でき
るから、常に何れか一方の面には直前フレームで出力し
たデータブロック、即ち、エラーの無いデータブロック
を保持することができる。従って、あるデータブロック
が2フレーム以上連続してエラーブロックとなったとき
にも、エラーの無いデータブロックで置き換えて出力す
ることができ、画像に対する欠損を防止することができ
る。また、修整判断部4は修整が不要なデータブロック
に対して修整フラグを反転するため、フレームの移行時
点での修整フラグの初期化回路を設けずとも、エラーを
発生しなかったデータブロックに関しては自動的にメモ
リ7の2つの面をフレーム毎に交互に使用することとな
り、極めて簡単な回路で実現できる。
であるデータブロック毎に修整フラグを記憶する修整フ
ラグメモリを設け、修整フラグによってメモリ7の保持
すべき面と、次のフレームの入力データブロックによっ
て書き換えても良い面とをデータブロック毎に識別でき
るから、常に何れか一方の面には直前フレームで出力し
たデータブロック、即ち、エラーの無いデータブロック
を保持することができる。従って、あるデータブロック
が2フレーム以上連続してエラーブロックとなったとき
にも、エラーの無いデータブロックで置き換えて出力す
ることができ、画像に対する欠損を防止することができ
る。また、修整判断部4は修整が不要なデータブロック
に対して修整フラグを反転するため、フレームの移行時
点での修整フラグの初期化回路を設けずとも、エラーを
発生しなかったデータブロックに関しては自動的にメモ
リ7の2つの面をフレーム毎に交互に使用することとな
り、極めて簡単な回路で実現できる。
【0018】なお、本実施例に於いて、誤り訂正部1の
訂正処理単位を修整判断部4の修整処理単位であるデー
タブロックと同じとしたが、1つのデータブロックに複
数の訂正処理単位を含む構成としても良い。また、誤り
訂正部1と合わせて積符号を処理する第2の誤り訂正部
を設け、第2の誤り訂正部は修整フラグレジスタ5を参
照してメモリ7をアクセスし、修整判断部4は第2の誤
り訂正処理終了後、修整判断処理を実行する構成として
も良い。
訂正処理単位を修整判断部4の修整処理単位であるデー
タブロックと同じとしたが、1つのデータブロックに複
数の訂正処理単位を含む構成としても良い。また、誤り
訂正部1と合わせて積符号を処理する第2の誤り訂正部
を設け、第2の誤り訂正部は修整フラグレジスタ5を参
照してメモリ7をアクセスし、修整判断部4は第2の誤
り訂正処理終了後、修整判断処理を実行する構成として
も良い。
【0019】
【発明の効果】以上のように本発明は、修整フラグレジ
スタがデータブロック毎に修整判断の結果を記憶するか
ら、入力制御手段はデータブロック単位に前記修整フラ
グレジスタを参照することで出力制御手段が読み出した
メモリの面の反対面に入力データを記憶させることとな
り、2フレーム以上連続するエラーが発生した場合にも
メモリ上の何れか一方の面には必ずエラーを含まないデ
ータブロックを保存することができる。従って、必ずエ
ラーの無いデータブロックを出力して、決して画像に欠
損を発生させないものである。また、これは極めて簡単
な回路構成で安価に実現できるものであるから、その効
果は大なるものである。
スタがデータブロック毎に修整判断の結果を記憶するか
ら、入力制御手段はデータブロック単位に前記修整フラ
グレジスタを参照することで出力制御手段が読み出した
メモリの面の反対面に入力データを記憶させることとな
り、2フレーム以上連続するエラーが発生した場合にも
メモリ上の何れか一方の面には必ずエラーを含まないデ
ータブロックを保存することができる。従って、必ずエ
ラーの無いデータブロックを出力して、決して画像に欠
損を発生させないものである。また、これは極めて簡単
な回路構成で安価に実現できるものであるから、その効
果は大なるものである。
【図1】本発明の実施例における画像修整装置の構成を
示すブロック図
示すブロック図
【図2】同実施例におけるデータブロック入力時のメモ
リ構成図
リ構成図
【図3】同実施例における修整判断処理終了時のメモリ
構成図
構成図
【図4】同実施例における修整判断処理終了時のメモリ
構成図
構成図
【図5】従来例における画像修整装置の構成を示すブロ
ック図
ック図
【図6】同従来例における修整処理を説明するためのメ
モリ構成図
モリ構成図
1 誤り訂正部 2 入力制御部 3 エラー情報レジスタ 4 修整判断部 5 修整フラグレジスタ 6 出力制御部 7 メモリ 8 アドレススイッチ
Claims (2)
- 【請求項1】 論理的に2つの面に分割してアクセスさ
れるメモリと、 データの修整処理の単位であるデータブロックと1対1
に対応した修整フラグを記憶する修整フラグレジスタ
と、 前記メモリの前記修整フラグが示す面に記憶したデータ
ブロックに代えて、他の面のデータブロックを出力する
修正処理を実行するかどうかをデータブロック毎に判断
し、該当する前記修整フラグを再設定する修整判断手段
と、 入力データブロックを、該当する前記修整フラグの値に
応じて前記メモリの何れかの面を選択して書き込む入力
制御手段と、 出力するデータブロックに対応する修整フラグの値に応
じて前記メモリの何れかの面を選択し、データブロック
を読み出す出力制御手段とを備えた画像修整装置。 - 【請求項2】 修整判断手段は、データブロックに対し
修整処理を実行しない場合に、対応する修整フラグを反
転させる請求項1記載の画像修整装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22960992A JP3082458B2 (ja) | 1992-08-28 | 1992-08-28 | 画像修整装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22960992A JP3082458B2 (ja) | 1992-08-28 | 1992-08-28 | 画像修整装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0678273A JPH0678273A (ja) | 1994-03-18 |
JP3082458B2 true JP3082458B2 (ja) | 2000-08-28 |
Family
ID=16894862
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22960992A Expired - Lifetime JP3082458B2 (ja) | 1992-08-28 | 1992-08-28 | 画像修整装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3082458B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3075138B2 (ja) * | 1995-03-30 | 2000-08-07 | 日本ビクター株式会社 | 包装フイルムの包装構造 |
-
1992
- 1992-08-28 JP JP22960992A patent/JP3082458B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0678273A (ja) | 1994-03-18 |
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Legal Events
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