JP3082399B2 - 電圧制御発振器 - Google Patents
電圧制御発振器Info
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Description
【０００１】
【産業上の利用分野】本発明は電圧制御発振器に関し、
特に、水晶振動子により発振周波数を規制され、半導体
集積化に適した電圧制御発振器に関する。
特に、水晶振動子により発振周波数を規制され、半導体
集積化に適した電圧制御発振器に関する。
【０００２】
【従来の技術】従来の、この種の電圧制御発振器として
は、図２に示される回路が用いられている。図２に示さ
れるとうり、本従来例は、入力端子５５および５６、出
力端子５７、制御端子５８および５９に対応して、半導
体集積回路を形成する増幅器２１および反転増幅器２
２、ならびにこれらの増幅器２１および反転増幅器２２
の出力を加算する加算器２３と、移相器２４、２６およ
び２７、ならびに水晶振動子２５より成る外付け素子２
８とを備えて構成される。外付け素子２８は帰還回路を
形成しており、外付け素子２８に含まれる移相器２４お
よび２６はπ／４遅相移相器であり、また移相器２７は
π／４進相移相器である。これらの移相器は、通常容量
と抵抗とにより構成される。
は、図２に示される回路が用いられている。図２に示さ
れるとうり、本従来例は、入力端子５５および５６、出
力端子５７、制御端子５８および５９に対応して、半導
体集積回路を形成する増幅器２１および反転増幅器２
２、ならびにこれらの増幅器２１および反転増幅器２２
の出力を加算する加算器２３と、移相器２４、２６およ
び２７、ならびに水晶振動子２５より成る外付け素子２
８とを備えて構成される。外付け素子２８は帰還回路を
形成しており、外付け素子２８に含まれる移相器２４お
よび２６はπ／４遅相移相器であり、また移相器２７は
π／４進相移相器である。これらの移相器は、通常容量
と抵抗とにより構成される。
【０００３】図２において、当該電圧制御発振器の発振
出力信号Ｖ1 は、出力端子５７より出力されて、帰還回
路を形成する外付け素子２８に入力される。この発振出
力信号Ｖ1 は、移相器２４においてπ／４の位相遅延を
受けて出力され、その出力信号Ｖ2 は水晶振動子２５に
入力される。水晶振動子２５は、一つのインピーダンス
回路を形成しており、入力信号に対して、中心周波数ｆ
o においてπ／４の位相遅延させる特性を有している。
今、水晶振動子２５において、π／４の位相遅延を受け
るものと仮定すると、水晶振動子２５において、π／４
の位相遅延を受けた出力信号Ｖ3 は移相器２６および２
７に入力され、移相器２６においては、当該水晶振動子
２５からの入力信号Ｖ3 はπ／４の位相遅延を受け、そ
の出力信号Ｖ4 は、入力端子５６を介して、半導体集積
回路内の反転増幅器２２に入力される。一方、移相器２
７においては、当該水晶振動子２５からの入力信号Ｖ3
はπ／４の位相進相を受け、その出力信号Ｖ5 は、入力
端子５５を介して、半導体集積回路内の増幅器２１に入
力される。これらの増幅器２１および反転増幅器２２に
対しては、制御端子５８および５９より、それぞれ制御
信号が入力されており、増幅器２１および反転増幅器２
２による出力レベルが制御調整され、それぞれの出力信
号ｋ1 Ｖ5 およびｋ2 Ｖ2 は加算器２３に入力されて加
算される。この場合、前記制御信号により、増幅器２１
および反転増幅器２２から出力される信号の加算レベル
比が調整される。上記のｋ1 およびｋ2 により示される
係数は、そのレベル比に対応する数値である。
出力信号Ｖ1 は、出力端子５７より出力されて、帰還回
路を形成する外付け素子２８に入力される。この発振出
力信号Ｖ1 は、移相器２４においてπ／４の位相遅延を
受けて出力され、その出力信号Ｖ2 は水晶振動子２５に
入力される。水晶振動子２５は、一つのインピーダンス
回路を形成しており、入力信号に対して、中心周波数ｆ
o においてπ／４の位相遅延させる特性を有している。
今、水晶振動子２５において、π／４の位相遅延を受け
るものと仮定すると、水晶振動子２５において、π／４
の位相遅延を受けた出力信号Ｖ3 は移相器２６および２
７に入力され、移相器２６においては、当該水晶振動子
２５からの入力信号Ｖ3 はπ／４の位相遅延を受け、そ
の出力信号Ｖ4 は、入力端子５６を介して、半導体集積
回路内の反転増幅器２２に入力される。一方、移相器２
７においては、当該水晶振動子２５からの入力信号Ｖ3
はπ／４の位相進相を受け、その出力信号Ｖ5 は、入力
端子５５を介して、半導体集積回路内の増幅器２１に入
力される。これらの増幅器２１および反転増幅器２２に
対しては、制御端子５８および５９より、それぞれ制御
信号が入力されており、増幅器２１および反転増幅器２
２による出力レベルが制御調整され、それぞれの出力信
号ｋ1 Ｖ5 およびｋ2 Ｖ2 は加算器２３に入力されて加
算される。この場合、前記制御信号により、増幅器２１
および反転増幅器２２から出力される信号の加算レベル
比が調整される。上記のｋ1 およびｋ2 により示される
係数は、そのレベル比に対応する数値である。
【０００４】今、本回路の動作について、仮に前記制御
信号が０レベル（ｋ1 ＝ｋ2 ＝１）であるものとして、
図２における図３（ｂ）に示されるベクトル図を用いて
説明する。
信号が０レベル（ｋ1 ＝ｋ2 ＝１）であるものとして、
図２における図３（ｂ）に示されるベクトル図を用いて
説明する。
【０００５】図３（ｂ）において、発振出力信号Ｖ1 に
対して、移相器２４の出力信号Ｖ2はπ／４遅れた位相
にあり、更に、水晶振動子２５の出力信号Ｖ3 はπ／４
遅れて、発振出力信号Ｖ1 に対してπ／２遅れている。
そして、移相器２６の出力信号Ｖ4 は、更に出力信号Ｖ
3 に対してπ／４遅れて出力され、発振出力信号Ｖ1に
対しては３π／４遅れた位相となり、入力端子５６を介
して反転増幅器２２に入力される。また、一方、移相器
２７の出力信号Ｖ5 は、水晶振動子２５の出力信号Ｖ3
に対してπ／４進相した位相関係にあり、入力端子５５
を介して増幅器２１に入力される。上述のように、ｋ1
＝ｋ2 と仮定しているので、図３（ｂ）に示されるよう
に、加算器２３においては、増幅器２１の出力信号Ｖ5
と、反転増幅器２２の出力信号−Ｖ4 とが、ベクトル加
算されて、出力端子５７よりは、発振出力信号Ｖ1 と同
相・同一レベルの信号が出力されて発振状態となる。こ
の場合においては、上述のように、制御信号が０である
ものと仮定したが、一般的には、制御端子５８および５
９より入力される制御信号を介して、増幅器２１および
反転増幅器２２における増幅度が制御調整されており、
これにより、増幅器２１および反転増幅器２２より出力
され、加算器２３において加算演算される信号合成比が
調整される。この信号合成比の調整により、実際に加算
器２３より出力される信号の位相およびレベルが、前述
のＶ1 の位相およびレベルと同一となるように設定さ
れ、外付け素子２８による帰還回路が、水晶振動子５５
の共振周波数において正帰還回路として作用する状態と
なり初期の発振状態が得られる。なお、この場合、正帰
還回路自体に若干の位相特性が存在する場合には、水晶
振動子２５における位相推移特性により規定される周波
数において発振することになる。
対して、移相器２４の出力信号Ｖ2はπ／４遅れた位相
にあり、更に、水晶振動子２５の出力信号Ｖ3 はπ／４
遅れて、発振出力信号Ｖ1 に対してπ／２遅れている。
そして、移相器２６の出力信号Ｖ4 は、更に出力信号Ｖ
3 に対してπ／４遅れて出力され、発振出力信号Ｖ1に
対しては３π／４遅れた位相となり、入力端子５６を介
して反転増幅器２２に入力される。また、一方、移相器
２７の出力信号Ｖ5 は、水晶振動子２５の出力信号Ｖ3
に対してπ／４進相した位相関係にあり、入力端子５５
を介して増幅器２１に入力される。上述のように、ｋ1
＝ｋ2 と仮定しているので、図３（ｂ）に示されるよう
に、加算器２３においては、増幅器２１の出力信号Ｖ5
と、反転増幅器２２の出力信号−Ｖ4 とが、ベクトル加
算されて、出力端子５７よりは、発振出力信号Ｖ1 と同
相・同一レベルの信号が出力されて発振状態となる。こ
の場合においては、上述のように、制御信号が０である
ものと仮定したが、一般的には、制御端子５８および５
９より入力される制御信号を介して、増幅器２１および
反転増幅器２２における増幅度が制御調整されており、
これにより、増幅器２１および反転増幅器２２より出力
され、加算器２３において加算演算される信号合成比が
調整される。この信号合成比の調整により、実際に加算
器２３より出力される信号の位相およびレベルが、前述
のＶ1 の位相およびレベルと同一となるように設定さ
れ、外付け素子２８による帰還回路が、水晶振動子５５
の共振周波数において正帰還回路として作用する状態と
なり初期の発振状態が得られる。なお、この場合、正帰
還回路自体に若干の位相特性が存在する場合には、水晶
振動子２５における位相推移特性により規定される周波
数において発振することになる。
【０００６】
【発明が解決しようとする課題】上述した従来の電圧制
御発振器においては、当該電圧制御発振器を形成する半
導体集積回路の外部に設けられ、水晶振動子２５を含ん
で帰還回路を構成する外付け素子２８と前記半導体集積
回路との間の接続端子としては、外付け素子２８より半
導体集積回路に対する入力端子として機能する２個の入
力端子と、半導体集積回路より外付け素子２８に対する
出力端子として機能する出力端子５７とを含む３個の端
子が必要となり、半導体集積回路により形成される当該
電圧制御発振器を小型化する上において、入出力端子を
３個必要とするという欠点がある。
御発振器においては、当該電圧制御発振器を形成する半
導体集積回路の外部に設けられ、水晶振動子２５を含ん
で帰還回路を構成する外付け素子２８と前記半導体集積
回路との間の接続端子としては、外付け素子２８より半
導体集積回路に対する入力端子として機能する２個の入
力端子と、半導体集積回路より外付け素子２８に対する
出力端子として機能する出力端子５７とを含む３個の端
子が必要となり、半導体集積回路により形成される当該
電圧制御発振器を小型化する上において、入出力端子を
３個必要とするという欠点がある。
【０００７】
【課題を解決するための手段】本発明の電圧制御発振器
は、帰還信号を出力する帰還回路を含む外付け素子を接
続した半導体集積回路により形成され発振信号を出力す
る電圧制御発振器において、前記外付け素子が、入力し
た前記発振信号の位相をπ／２遅相させる第１の移相器
と、前記第１の移相器に直列接続され入力信号をπ／４
遅相させる水晶振動子とを備え、前記半導体集積回路
が、それぞれ１つの前記発振信号の出力用の出力端子と
前記帰還信号の入力用の入力端子と、前記入力端子を介
して前記水晶振動子の出力信号を入力し、当該出力信号
の位相をπ／２遅相させる第２の移相器と、前記第２の
移相器の出力信号を入力し、振幅制限して出力する第１
のリミッタと、前記入力端子を介して前記水晶振動子の
出力信号を入力し、振幅制限して出力する第２のリミッ
タと、前記第１のリミッタの出力信号を入力し、所定の
制御信号の供給に応答して出力レベルを制御され、位相
反転された信号を出力する第１の反転増幅器と、前記第
２のリミッタの出力信号を入力し、所定の制御信号の供
給に応答して出力レベルを制御され、位相反転された信
号を出力する第２の反転増幅器と、前記第１および第２
の反転増幅器の各々の出力信号を相互加算して前記発振
信号を生成し前記出力端子に出力する加算器と、を備え
て構成される。
は、帰還信号を出力する帰還回路を含む外付け素子を接
続した半導体集積回路により形成され発振信号を出力す
る電圧制御発振器において、前記外付け素子が、入力し
た前記発振信号の位相をπ／２遅相させる第１の移相器
と、前記第１の移相器に直列接続され入力信号をπ／４
遅相させる水晶振動子とを備え、前記半導体集積回路
が、それぞれ１つの前記発振信号の出力用の出力端子と
前記帰還信号の入力用の入力端子と、前記入力端子を介
して前記水晶振動子の出力信号を入力し、当該出力信号
の位相をπ／２遅相させる第２の移相器と、前記第２の
移相器の出力信号を入力し、振幅制限して出力する第１
のリミッタと、前記入力端子を介して前記水晶振動子の
出力信号を入力し、振幅制限して出力する第２のリミッ
タと、前記第１のリミッタの出力信号を入力し、所定の
制御信号の供給に応答して出力レベルを制御され、位相
反転された信号を出力する第１の反転増幅器と、前記第
２のリミッタの出力信号を入力し、所定の制御信号の供
給に応答して出力レベルを制御され、位相反転された信
号を出力する第２の反転増幅器と、前記第１および第２
の反転増幅器の各々の出力信号を相互加算して前記発振
信号を生成し前記出力端子に出力する加算器と、を備え
て構成される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、入力端子
５１、出力端子５２、制御端子５３および５４に対応し
て、半導体回路を形成する移相器１１、リミッタ１２お
よび１３、反転増幅器１４および反転増幅器１５、なら
びにこれらの反転増幅器１４および反転増幅器１５の出
力を加算する加算器１６と、移相器１７ならびに水晶振
動子１８より成る外付け素子１９とを備えて構成され
る。外付け素子１９は帰還回路を形成しており、外付け
素子１９に含まれる移相器１７はπ／２遅相移相器であ
り、また半導体集積回路側に含まれる前述の移相器１１
はπ／２遅相移相器である。これらの移相器は、前述の
とうり、容量と抵抗とから構成されるローパスフィルタ
であるが、π／２遅相のため、通常π／４遅相移相器を
２段縦続接続して構成する。
である。図１に示されるように、本実施例は、入力端子
５１、出力端子５２、制御端子５３および５４に対応し
て、半導体回路を形成する移相器１１、リミッタ１２お
よび１３、反転増幅器１４および反転増幅器１５、なら
びにこれらの反転増幅器１４および反転増幅器１５の出
力を加算する加算器１６と、移相器１７ならびに水晶振
動子１８より成る外付け素子１９とを備えて構成され
る。外付け素子１９は帰還回路を形成しており、外付け
素子１９に含まれる移相器１７はπ／２遅相移相器であ
り、また半導体集積回路側に含まれる前述の移相器１１
はπ／２遅相移相器である。これらの移相器は、前述の
とうり、容量と抵抗とから構成されるローパスフィルタ
であるが、π／２遅相のため、通常π／４遅相移相器を
２段縦続接続して構成する。
【００１０】図１において、当該電圧制御発振器の発振
出力信号Ｖ1 は、出力端子５２より出力されて、帰還回
路を形成する外付け素子１９に入力される。この発振出
力信号Ｖ1 は、移相器１７においてπ／２の位相遅延を
受けて出力され、その出力信号Ｖ2 は水晶振動子１８に
入力される。水晶振動子１８は、一つのインピーダンス
回路を形成しており、入力信号に対して、中心周波数ｆ
0 において、π／４の位相遅延させる特性を有してい
る。今、水晶振動子１８において、π／４の位相遅延を
受けるものと仮定すると、水晶振動子１８において、π
／４の位相遅延を受けた出力信号Ｖ3 は、入力端子５１
を介して、半導体集積回路内の移相器１１に入力され、
π／２の位相遅延を受けて出力信号Ｖ 4 として出力され
る。出力信号Ｖ 4 はリミッタ１２に入力され、振幅制限
されて反転増幅器１４に入力される。もう一方におい
て、出力信号Ｖ3 は、入力端子５１を介して、半導体集
積回路内のリミッタ１３に直接入力され、振幅制限され
て反転増幅器１５に入力される。これらの反転増幅器１
４および反転増幅器１５に対しては、制御端子５３およ
び５４より、それぞれ制御信号が入力されており、反転
増幅器１４および反転増幅器１５による出力レベルが制
御調整され、それぞれの出力信号ｋ1Ｖ4 およびｋ2 Ｖ
3 は加算器１６に入力されて加算される。この場合、前
記制御信号により、反転増幅器１４および反転増幅器１
５から出力される信号の加算レベル比が調整される。上
記のｋ1 およびｋ2 により示される係数は、そのレベル
比に対応する数値である。
出力信号Ｖ1 は、出力端子５２より出力されて、帰還回
路を形成する外付け素子１９に入力される。この発振出
力信号Ｖ1 は、移相器１７においてπ／２の位相遅延を
受けて出力され、その出力信号Ｖ2 は水晶振動子１８に
入力される。水晶振動子１８は、一つのインピーダンス
回路を形成しており、入力信号に対して、中心周波数ｆ
0 において、π／４の位相遅延させる特性を有してい
る。今、水晶振動子１８において、π／４の位相遅延を
受けるものと仮定すると、水晶振動子１８において、π
／４の位相遅延を受けた出力信号Ｖ3 は、入力端子５１
を介して、半導体集積回路内の移相器１１に入力され、
π／２の位相遅延を受けて出力信号Ｖ 4 として出力され
る。出力信号Ｖ 4 はリミッタ１２に入力され、振幅制限
されて反転増幅器１４に入力される。もう一方におい
て、出力信号Ｖ3 は、入力端子５１を介して、半導体集
積回路内のリミッタ１３に直接入力され、振幅制限され
て反転増幅器１５に入力される。これらの反転増幅器１
４および反転増幅器１５に対しては、制御端子５３およ
び５４より、それぞれ制御信号が入力されており、反転
増幅器１４および反転増幅器１５による出力レベルが制
御調整され、それぞれの出力信号ｋ1Ｖ4 およびｋ2 Ｖ
3 は加算器１６に入力されて加算される。この場合、前
記制御信号により、反転増幅器１４および反転増幅器１
５から出力される信号の加算レベル比が調整される。上
記のｋ1 およびｋ2 により示される係数は、そのレベル
比に対応する数値である。
【００１１】今、本回路の動作について、前述の従来例
の場合と同様に、仮に前記制御信号が０レベル（ｋ1 ＝
ｋ2 ＝１）であるものとして、図３（ａ）に示されるベ
クトル図を用いて説明する。
の場合と同様に、仮に前記制御信号が０レベル（ｋ1 ＝
ｋ2 ＝１）であるものとして、図３（ａ）に示されるベ
クトル図を用いて説明する。
【００１２】図３（ａ）において、発振出力信号Ｖ1に
対して、移相器１７の出力信号Ｖ2はπ／２遅れた位相
にあり、更に、水晶振動子１８の出力信号Ｖ3 はπ／４
遅れて出力され、前述のように、入力端子５１を介して
移相器１１およびリミッタ１３に入力される。この出力
信号Ｖ3は、発振出力信号Ｖ１に対しては３π／４位相
が遅れている。そして、移相器１１の出力信号Ｖ4は、
更に出力信号Ｖ３に対してπ／２遅れて出力され、発振
出力信号Ｖ１に対しては５π／４遅れた位相となり、リ
ミッタ１２を介して反転増幅器１４に入力される。ま
た、一方、直接リミッタ１３に入力された出力信号Ｖ3
は、リミッタ１３を介して反転増幅器１５に入力され
る。上述のように、ｋ1 ＝ｋ2 と仮定しているので、図
３（ａ）に示されるように、加算器１６においては、反
転増幅器１４の出力信号−Ｖ4 と、反転増幅器１５の出
力信号−Ｖ3 とが、ベクトル加算されて、出力端子５２
よりは、発振出力信号Ｖ1 と同相・同一レベルの信号が
出力されて発振状態となる。この場合においては、上述
のように、制御信号が０であるものと仮定しているが、
一般的には、制御端子５３および５４より入力される制
御信号を介して、反転増幅器１４および反転増幅器１５
における増幅度が制御調整されており、これにより、反
転増幅器１４および反転増幅器１５より出力され、加算
器１６において加算演算される信号合成比が調整され
る。この信号合成比の調整により、実際に加算器１６よ
り出力される信号の位相およびレベルが、前述のＶ1 の
位相およびレベルと同一となるように設定され、外付け
素子１９による帰還回路が、水晶振動子１８の共振周波
数において正帰還回路として作用する状態となり所期の
発振状態が得られる。この場合、正帰還回路自体に若干
の位相特性が存在する場合には、水晶振動子１８におけ
る位相推移特性により規定される周波数において発振す
ることになる。
対して、移相器１７の出力信号Ｖ2はπ／２遅れた位相
にあり、更に、水晶振動子１８の出力信号Ｖ3 はπ／４
遅れて出力され、前述のように、入力端子５１を介して
移相器１１およびリミッタ１３に入力される。この出力
信号Ｖ3は、発振出力信号Ｖ１に対しては３π／４位相
が遅れている。そして、移相器１１の出力信号Ｖ4は、
更に出力信号Ｖ３に対してπ／２遅れて出力され、発振
出力信号Ｖ１に対しては５π／４遅れた位相となり、リ
ミッタ１２を介して反転増幅器１４に入力される。ま
た、一方、直接リミッタ１３に入力された出力信号Ｖ3
は、リミッタ１３を介して反転増幅器１５に入力され
る。上述のように、ｋ1 ＝ｋ2 と仮定しているので、図
３（ａ）に示されるように、加算器１６においては、反
転増幅器１４の出力信号−Ｖ4 と、反転増幅器１５の出
力信号−Ｖ3 とが、ベクトル加算されて、出力端子５２
よりは、発振出力信号Ｖ1 と同相・同一レベルの信号が
出力されて発振状態となる。この場合においては、上述
のように、制御信号が０であるものと仮定しているが、
一般的には、制御端子５３および５４より入力される制
御信号を介して、反転増幅器１４および反転増幅器１５
における増幅度が制御調整されており、これにより、反
転増幅器１４および反転増幅器１５より出力され、加算
器１６において加算演算される信号合成比が調整され
る。この信号合成比の調整により、実際に加算器１６よ
り出力される信号の位相およびレベルが、前述のＶ1 の
位相およびレベルと同一となるように設定され、外付け
素子１９による帰還回路が、水晶振動子１８の共振周波
数において正帰還回路として作用する状態となり所期の
発振状態が得られる。この場合、正帰還回路自体に若干
の位相特性が存在する場合には、水晶振動子１８におけ
る位相推移特性により規定される周波数において発振す
ることになる。
【００１３】なお、本発明においては、一対の反転増幅
器１４および１５の前段にリミッタ１２および１３を付
加することにより、これらの反転増幅器に入力されるレ
ベルが常時一定値に規制されており、これにより、反転
増幅器１４および反転増幅器１５より出力され、加算器
１６において加算演算される信号合成比の設定精度が格
段に向上され、発振周波数の調整精度が改善される。
器１４および１５の前段にリミッタ１２および１３を付
加することにより、これらの反転増幅器に入力されるレ
ベルが常時一定値に規制されており、これにより、反転
増幅器１４および反転増幅器１５より出力され、加算器
１６において加算演算される信号合成比の設定精度が格
段に向上され、発振周波数の調整精度が改善される。
【００１４】
【発明の効果】以上説明したように、本発明は、外付け
素子が、入力した発振信号の位相をπ／２遅相させる第
１の移相器と、この第１の移相器に直列接続され入力信
号をπ／４遅相させる水晶振動子とを備え、半導体集積
回路が、それぞれ１つの発振信号の出力用の出力端子と
帰還信号の入力用の入力端子と、入力端子を介して水晶
振動子の出力信号を入力しその位相をπ／２遅相させる
第２の移相器と、第２の移相器の出力信号を入力し振幅
制限して出力する第１のリミッタと、入力端子を介して
水晶振動子の出力信号を入力し、振幅制限して出力する
第２のリミッタとを備えるので、当該半導体集積回路と
外付け素子との間の入出力端子数を上記入力端子と出力
端子との２個に削減することができるという効果があ
り、また、リミッタの付加により、発振周波数の調整精
度が向上されるという効果がある。
素子が、入力した発振信号の位相をπ／２遅相させる第
１の移相器と、この第１の移相器に直列接続され入力信
号をπ／４遅相させる水晶振動子とを備え、半導体集積
回路が、それぞれ１つの発振信号の出力用の出力端子と
帰還信号の入力用の入力端子と、入力端子を介して水晶
振動子の出力信号を入力しその位相をπ／２遅相させる
第２の移相器と、第２の移相器の出力信号を入力し振幅
制限して出力する第１のリミッタと、入力端子を介して
水晶振動子の出力信号を入力し、振幅制限して出力する
第２のリミッタとを備えるので、当該半導体集積回路と
外付け素子との間の入出力端子数を上記入力端子と出力
端子との２個に削減することができるという効果があ
り、また、リミッタの付加により、発振周波数の調整精
度が向上されるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来例を示すブロック図である。
【図３】本発明および従来例における信号合成ベクトル
図である。
図である。
１１、１７、２４、２６、２７ 移相器 １２、１３ リッミッタ １４、１５、２２ 反転増幅器 １６、２３ 加算器 １８、２５ 水晶振動子 １９、２８ 外付け素子
Claims (2)
- 【請求項１】 帰還信号を出力する帰還回路を含む外付
け素子を接続した半導体集積回路により形成され発振信
号を出力する電圧制御発振器において、前記外付け素子が、入力した前記 発振信号の位相をπ／
２遅相させる第１の移相器と、前記第１の移相器に直列
接続され入力信号をπ／４遅相させる水晶振動子とを備
え、前記半導体集積回路が、それぞれ１つの前記発振信号の
出力用の出力端子と前記帰還信号の入力用の入力端子
と、 前記入力端子を介して前記水晶振動子の出力信号を入力
し、当該出力信号の位相をπ／２遅相させる第２の移相
器と、 前記第２の移相器の出力信号を入力し、振幅制限して出
力する第１のリミッタと、 前記入力端子を介して前記水晶振動子の出力信号を入力
し、振幅制限して出力する第２のリミッタと、 前記第１のリミッタの出力信号を入力し、所定の制御信
号の供給に応答して出力レベルを制御され、位相反転さ
れた信号を出力する第１の反転増幅器と、 前記第２のリミッタの出力信号を入力し、所定の制御信
号の供給に応答して出力レベルを制御され、位相反転さ
れた信号を出力する第２の反転増幅器と、 前記第１および第２の反転増幅器の各々の出力信号を相
互加算して前記発振信号を生成し前記出力端子に出力す
る加算器と、を備えることを特徴とする電圧制御発振
器。 - 【請求項２】前記第１および第２の移相器が、信号路に
直列に挿入した抵抗と前記信号路に並列に挿入したコン
デンサとから成るπ／４遅相移相器を２段縦続接続して
成るローパスフィルタであることを特徴とする請求項１
記載の電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04062964A JP3082399B2 (ja) | 1992-03-19 | 1992-03-19 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04062964A JP3082399B2 (ja) | 1992-03-19 | 1992-03-19 | 電圧制御発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267933A JPH05267933A (ja) | 1993-10-15 |
| JP3082399B2 true JP3082399B2 (ja) | 2000-08-28 |
Family
ID=13215528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04062964A Expired - Fee Related JP3082399B2 (ja) | 1992-03-19 | 1992-03-19 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082399B2 (ja) |
-
1992
- 1992-03-19 JP JP04062964A patent/JP3082399B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267933A (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000530 |
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