JP3047913B2 - 電圧制御リング発振器 - Google Patents
電圧制御リング発振器Info
- Publication number
- JP3047913B2 JP3047913B2 JP63132543A JP13254388A JP3047913B2 JP 3047913 B2 JP3047913 B2 JP 3047913B2 JP 63132543 A JP63132543 A JP 63132543A JP 13254388 A JP13254388 A JP 13254388A JP 3047913 B2 JP3047913 B2 JP 3047913B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- oscillator
- inverter
- inverters
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/354—Astable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
- H03K3/0322—Ring oscillators with differential cells
Description
【発明の詳細な説明】 〈発明の技術分野〉 本発明は、電圧制御リング発振器に関する。
〈従来技術とその問題点〉 電圧制御発振器は、通信システムに広く利用されてい
るものである。第２図には、従来形のリング発振器が示
されている。この発振器は、それぞれがTdのゲート遅延
になっている奇数Ｎ個のインバータから構成されてい
る。立上り論理エッジがタングを伝搬すると、１回循環
してから、立下りエッジになる。こうした循環を２回す
ますと、再び立上りエッジになる。ループをまわる伝搬
時間はＮ×Tdであるため、この信号の周期は2N×Tdであ
る。同じく、この回路は１（2N×Td）の周波数で発振す
ることになる。
るものである。第２図には、従来形のリング発振器が示
されている。この発振器は、それぞれがTdのゲート遅延
になっている奇数Ｎ個のインバータから構成されてい
る。立上り論理エッジがタングを伝搬すると、１回循環
してから、立下りエッジになる。こうした循環を２回す
ますと、再び立上りエッジになる。ループをまわる伝搬
時間はＮ×Tdであるため、この信号の周期は2N×Tdであ
る。同じく、この回路は１（2N×Td）の周波数で発振す
ることになる。
この回路が発振器として確実に機能するためには、３
つの条件が必要になる。まず、信号利得のわずかな各イ
ンバータは、ループでの正味利得が１を超える必要があ
る。正味利得が１を超えると、ループにおける信号は、
インバータがある飽和点に達し、ループの合計利得が降
下して１になるまで、ループを循環する毎に増幅され
る。第２に、ループにおける反転は奇数回数でなければ
ならない。もし偶数回数になると、回路動作は、全ての
インバータの飽和時に得られる最大の正信号または負信
号に集中するため、回路は発振しなくなる。従って、リ
ングでの正味の反転を要求することによって、定回路値
でのこうした飽和が生じないように保証される。ラッチ
アップを防ぐ代替手段は、リングに交流結合を施すこと
である。この方法は、必要な結合コンデンサをつくるの
が困難であるため、通常、モノリシックICを実現する場
合には使われない。第２には、Ｎは３以上になるように
選択するということである。ナイキストの安定判別法に
よれば、回路伝達関数に３つ以上の主極が存在すると、
確実に、回路は不安定になる。従って、Ｎは、３以上に
なるように選択される。
つの条件が必要になる。まず、信号利得のわずかな各イ
ンバータは、ループでの正味利得が１を超える必要があ
る。正味利得が１を超えると、ループにおける信号は、
インバータがある飽和点に達し、ループの合計利得が降
下して１になるまで、ループを循環する毎に増幅され
る。第２に、ループにおける反転は奇数回数でなければ
ならない。もし偶数回数になると、回路動作は、全ての
インバータの飽和時に得られる最大の正信号または負信
号に集中するため、回路は発振しなくなる。従って、リ
ングでの正味の反転を要求することによって、定回路値
でのこうした飽和が生じないように保証される。ラッチ
アップを防ぐ代替手段は、リングに交流結合を施すこと
である。この方法は、必要な結合コンデンサをつくるの
が困難であるため、通常、モノリシックICを実現する場
合には使われない。第２には、Ｎは３以上になるように
選択するということである。ナイキストの安定判別法に
よれば、回路伝達関数に３つ以上の主極が存在すると、
確実に、回路は不安定になる。従って、Ｎは、３以上に
なるように選択される。
従来の電圧制御リング発振器の場合、各ステージのゲ
ート遅延Tdを変えることによって、周波数が変動する。
こうした発振器の１つにおいて、各インバータの前にFE
Tが挿入されててる。制御電圧は、各FETのゲートに印加
されて、各FETの遅延を変化させ、これによって、発振
器の周波数を変えるようになっている。もう１つの電圧
制御リング発振器の場合、インバータの立上り時間及び
立下り時間を修正するため、各インバータ毎に電圧制御
バイアス電流が用いられ、これによって、各インバータ
のゲート遅延Tdを変えるようになっている。あいにく、
これらの案は、両方とも、発振器によって発生可能な最
大周波数に制限を加える要素を導入することになる。
ート遅延Tdを変えることによって、周波数が変動する。
こうした発振器の１つにおいて、各インバータの前にFE
Tが挿入されててる。制御電圧は、各FETのゲートに印加
されて、各FETの遅延を変化させ、これによって、発振
器の周波数を変えるようになっている。もう１つの電圧
制御リング発振器の場合、インバータの立上り時間及び
立下り時間を修正するため、各インバータ毎に電圧制御
バイアス電流が用いられ、これによって、各インバータ
のゲート遅延Tdを変えるようになっている。あいにく、
これらの案は、両方とも、発振器によって発生可能な最
大周波数に制限を加える要素を導入することになる。
コストの面から、所定のシステムを組むのに必要なチ
ップ数及び外部部品の数を最小限におさえることが望ま
しい。従って、併用性のある小数の素子を利用して、発
振器を設計するのが有利でありそうすればそれらを外部
周波数決定素子を必要とせずに、発振器が相互作用を行
なうことになる他の回路と同一チップに集積化できる。
ップ数及び外部部品の数を最小限におさえることが望ま
しい。従って、併用性のある小数の素子を利用して、発
振器を設計するのが有利でありそうすればそれらを外部
周波数決定素子を必要とせずに、発振器が相互作用を行
なうことになる他の回路と同一チップに集積化できる。
〈発明の目的〉 従って本発明の目的は、小形で同調範囲の広い全体が
モノリシック集積された電圧制御リング発振器を提供す
ることである。
モノリシック集積された電圧制御リング発振器を提供す
ることである。
〈発明の概要〉 本発明の望ましい実施例によれば、リング発振器に電
圧制御可能な遅延を導入するのに、インバータ／結合回
路を利用したリング発振器が提示されている。このイン
バータ／結合回路は、入力信号から一定の遅延量だけ遅
らせた第２の信号を発生するものである。この遅延信号
と入力信号の線形結合が送り出されるが、２つの信号の
それぞれの量は、印加する制御電圧によって決まる。入
力が正弦波の場合、このインバータ／結合回路から生じ
る出力信号は、位相が180度シフトされ、印加する制御
電圧によって決まる量だけ遅延する。この可変の制御可
能な遅延にループ内の他の素子からの一定の遅延を加え
たものによって、発振器の発振周期が決まる。この結
果、印加する制御電圧によって発振器の発振周波数を変
えることが可能になる。
圧制御可能な遅延を導入するのに、インバータ／結合回
路を利用したリング発振器が提示されている。このイン
バータ／結合回路は、入力信号から一定の遅延量だけ遅
らせた第２の信号を発生するものである。この遅延信号
と入力信号の線形結合が送り出されるが、２つの信号の
それぞれの量は、印加する制御電圧によって決まる。入
力が正弦波の場合、このインバータ／結合回路から生じ
る出力信号は、位相が180度シフトされ、印加する制御
電圧によって決まる量だけ遅延する。この可変の制御可
能な遅延にループ内の他の素子からの一定の遅延を加え
たものによって、発振器の発振周期が決まる。この結
果、印加する制御電圧によって発振器の発振周波数を変
えることが可能になる。
この回路をリング発振器に挿入すると、２つのループ
から成る構造が得られる。動作範囲の一方では、リング
発振器内の信号は、このループのうち低周波ループと呼
ばれる一方のループだけを循環し、結果として生じる発
振器の周波数は、この発振器によって発生し得る最低周
波数になる。もう一方の動作範囲では、リング発振器内
の信号は、このループのうち高周波ループと呼ばれるも
う一方のループだけを循環し、結果生じる発振器周波数
は、この発振器によって発生し得る最高周波数になる。
発振器の周波数は、印加する制御電圧の関数としてこれ
ら２つの周波数極値間を単調に変化する。
から成る構造が得られる。動作範囲の一方では、リング
発振器内の信号は、このループのうち低周波ループと呼
ばれる一方のループだけを循環し、結果として生じる発
振器の周波数は、この発振器によって発生し得る最低周
波数になる。もう一方の動作範囲では、リング発振器内
の信号は、このループのうち高周波ループと呼ばれるも
う一方のループだけを循環し、結果生じる発振器周波数
は、この発振器によって発生し得る最高周波数になる。
発振器の周波数は、印加する制御電圧の関数としてこれ
ら２つの周波数極値間を単調に変化する。
このインバータ／結合回路を安定動作させるために、
このインバータ／結合回路によって生じる最大許容遅延
を1/（2f）に制限する。周波数の同調可能範囲を拡大す
るためには、これらの遅延素子を複数発振器に利用す
る。一実施例では、これら複数のインバータ／結合素子
（回路）は、リング発振器内で直列に結合される。最高
発振器周波数がさらに高いもう１つの実施例では、これ
らインバータ／結合回路は、縦続構成をとるように組合
せられる。
このインバータ／結合回路によって生じる最大許容遅延
を1/（2f）に制限する。周波数の同調可能範囲を拡大す
るためには、これらの遅延素子を複数発振器に利用す
る。一実施例では、これら複数のインバータ／結合素子
（回路）は、リング発振器内で直列に結合される。最高
発振器周波数がさらに高いもう１つの実施例では、これ
らインバータ／結合回路は、縦続構成をとるように組合
せられる。
〈発明の実施例〉 図１には、この新しい発振器の動作を表わしたブロッ
ク図が示されている。この回路には、インバータ／結合
回路21と、遅延d1、d2、d3をそれぞれ導入する３つの遅
延素子22、23、及び、24が含まれている。遅延素子23
は、インバータ／結合回路21の第１の入力端子に信号Vy
を送り込み、遅延素子24は、インバータ／結合回路21の
第２に入力端子に信号Vxを送り込む。インバータ／結合
回路21の出力信号Vzは線形結合−〔Ｃ（Vc）×Vx＋Ｄ
（Vc）×Vy〕に等しい。ＣとＤは印加制御電圧Vcの関数
であり、インバータ／結合回路21の第１、第２の入力端
子への信号に対する利得である。この発振器を印加制御
電圧Vcに単調同調するには、関数Ｃ及びＤは、Vcに関し
単調でなければならない。Vzの振幅をほぼ一定にするに
は、Ｃ＋Ｄがかなりの程度一定であるほうが有利であ
る。第12図及び第13図に示す実施例の場合、Ｃ＋Ｄは、
値１でほぼ一定する。従って、Ｄは、（１−Ｃ）に置き
換えることができるので、この線形結合は、−〔Ｃ×Vx
＋（１−Ｃ）×Vy〕となるが、ここで、Ｃは０≦Ｃ≦１
の範囲である。Ｃの値は、インバータ／結合回路の制御
入力端子に印加される制御電圧Vcによって決まり、この
発振器の発振周波数を変化するのに利用される。
ク図が示されている。この回路には、インバータ／結合
回路21と、遅延d1、d2、d3をそれぞれ導入する３つの遅
延素子22、23、及び、24が含まれている。遅延素子23
は、インバータ／結合回路21の第１の入力端子に信号Vy
を送り込み、遅延素子24は、インバータ／結合回路21の
第２に入力端子に信号Vxを送り込む。インバータ／結合
回路21の出力信号Vzは線形結合−〔Ｃ（Vc）×Vx＋Ｄ
（Vc）×Vy〕に等しい。ＣとＤは印加制御電圧Vcの関数
であり、インバータ／結合回路21の第１、第２の入力端
子への信号に対する利得である。この発振器を印加制御
電圧Vcに単調同調するには、関数Ｃ及びＤは、Vcに関し
単調でなければならない。Vzの振幅をほぼ一定にするに
は、Ｃ＋Ｄがかなりの程度一定であるほうが有利であ
る。第12図及び第13図に示す実施例の場合、Ｃ＋Ｄは、
値１でほぼ一定する。従って、Ｄは、（１−Ｃ）に置き
換えることができるので、この線形結合は、−〔Ｃ×Vx
＋（１−Ｃ）×Vy〕となるが、ここで、Ｃは０≦Ｃ≦１
の範囲である。Ｃの値は、インバータ／結合回路の制御
入力端子に印加される制御電圧Vcによって決まり、この
発振器の発振周波数を変化するのに利用される。
相対遅延d3−d2によって、信号Vyに対する信号Vxの相
対位相シフトＰ＝２×π×ｆ×Ｄ＝ω×（d3−d2）が生
じるが、ここで、ｆは、発振器の発振周波数、ωは、発
振器の角周波数である。インバータ／結合回路21の出力
信号V2とその入力信号Vx及びVyとの関係は、第３図のベ
クトル図を参照することにより明らかになる。位相シフ
トＰは、このベクトル図においてはVxとVy間の角度Ｐと
して示され、角度Ｑは、VzとVy間の角度Ｑとして示され
ている。Ｃは０〜１の範囲で変化するので、位相シフト
Ｑは０〜Ｐの範囲で変化する。
対位相シフトＰ＝２×π×ｆ×Ｄ＝ω×（d3−d2）が生
じるが、ここで、ｆは、発振器の発振周波数、ωは、発
振器の角周波数である。インバータ／結合回路21の出力
信号V2とその入力信号Vx及びVyとの関係は、第３図のベ
クトル図を参照することにより明らかになる。位相シフ
トＰは、このベクトル図においてはVxとVy間の角度Ｐと
して示され、角度Ｑは、VzとVy間の角度Ｑとして示され
ている。Ｃは０〜１の範囲で変化するので、位相シフト
Ｑは０〜Ｐの範囲で変化する。
この位相シフトＱは、Vyに対するVzの有効遅延Q/（２
×π×ｆ）に等しい。従って、第１図の破線25内の回路
は、反転可変遅延（IVD）素子であり、πの位相シフト
と、Ｃ＝０に対するd2からＣ＝１に対するd3までの範囲
で変化する遅延Ｄを導入する。つまり、第３図で説明し
た回路は、第４図に示す回路と等価になる。従って、こ
の発振器の周波数は、1/｛２｛d1＋Ｄ）｝であり、1/
（d1＋d2）から1/（d1＋d3）の範囲にわたって同調可能
である。特定の実施例では、遅延素子のうち任意のもの
を取り除くことができる。同様に、インバータ／結合回
路21は、線形結合V2＝Ｃ×Vx＋（１−Ｃ）×Vyを発生す
る結合回路に置き換え、経路ABC内のどこかにインバー
タを配置するか、あるいは、経路CDE及びCFGのそれぞれ
にインバータを配置することも可能である。
×π×ｆ）に等しい。従って、第１図の破線25内の回路
は、反転可変遅延（IVD）素子であり、πの位相シフト
と、Ｃ＝０に対するd2からＣ＝１に対するd3までの範囲
で変化する遅延Ｄを導入する。つまり、第３図で説明し
た回路は、第４図に示す回路と等価になる。従って、こ
の発振器の周波数は、1/｛２｛d1＋Ｄ）｝であり、1/
（d1＋d2）から1/（d1＋d3）の範囲にわたって同調可能
である。特定の実施例では、遅延素子のうち任意のもの
を取り除くことができる。同様に、インバータ／結合回
路21は、線形結合V2＝Ｃ×Vx＋（１−Ｃ）×Vyを発生す
る結合回路に置き換え、経路ABC内のどこかにインバー
タを配置するか、あるいは、経路CDE及びCFGのそれぞれ
にインバータを配置することも可能である。
第５図には、結合回路51と５つのインバータ52〜56を
利用した発振器の実施例が示されている。ループABCGA
には、５つのインバータが含まれ、ループABCEAには、
３つのインバータが含まれる。従って、これらループの
両方とも、リング発振器として働くのに必要な奇数の反
転が含まれることになる。インバータ52、53及び54は、
遅延d1を発生する。インバータ54及び55は、遅延d3を発
生する。遅延d2は、この実施例ではほぼゼロである。
利用した発振器の実施例が示されている。ループABCGA
には、５つのインバータが含まれ、ループABCEAには、
３つのインバータが含まれる。従って、これらループの
両方とも、リング発振器として働くのに必要な奇数の反
転が含まれることになる。インバータ52、53及び54は、
遅延d1を発生する。インバータ54及び55は、遅延d3を発
生する。遅延d2は、この実施例ではほぼゼロである。
制御電圧が結合パラメータＣを０に等しくなるように
セットすると、全ての信号がループABCEAを循環する。
このループには、インバータが３つしか含まれておら
ず、従って、Ｃ＝０の場合、信号の周期はこれらインバ
ータのそれぞれのゲート遅延（Td）の３倍に等しくなる
ため、高周波ループと呼ばれる。従って、Ｃ＝０の場合
には、周波数は1/（6Td）に等しい。
セットすると、全ての信号がループABCEAを循環する。
このループには、インバータが３つしか含まれておら
ず、従って、Ｃ＝０の場合、信号の周期はこれらインバ
ータのそれぞれのゲート遅延（Td）の３倍に等しくなる
ため、高周波ループと呼ばれる。従って、Ｃ＝０の場合
には、周波数は1/（6Td）に等しい。
制御電圧が組合せパラメータＣを１に等しくなるよう
にセットすると、全ての信号がループABCGAを循環す
る。このループには、５つのインバータが含まれてお
り、従って、Ｃ＝１の場合、周波数は1/（10Td）に等し
くなるため、低周波ループと呼ばれる。Ｃが０から１に
変化するにつれて、ポイントＣとＡの間における位相遅
れは０から2Tdまで単調に変化するため、Ｃが０から１
に変化するにつれて、周波数は1/（6Td）から1/（10T
d）まで単調に変化することになる。従って、この実施
例では、この発振器によって発生する最高周波数と最低
周波数の比は、5:3になる。この発振器は3/5の発振器と
呼ぶ。
にセットすると、全ての信号がループABCGAを循環す
る。このループには、５つのインバータが含まれてお
り、従って、Ｃ＝１の場合、周波数は1/（10Td）に等し
くなるため、低周波ループと呼ばれる。Ｃが０から１に
変化するにつれて、ポイントＣとＡの間における位相遅
れは０から2Tdまで単調に変化するため、Ｃが０から１
に変化するにつれて、周波数は1/（6Td）から1/（10T
d）まで単調に変化することになる。従って、この実施
例では、この発振器によって発生する最高周波数と最低
周波数の比は、5:3になる。この発振器は3/5の発振器と
呼ぶ。
上述のように、その信号が増幅動作の正の極値または
負の極値に集中することによって、発振器が振動しなく
なるのを防ぐには、低周波ループと高周波ループの両方
とも、正味の反転が必要になる。しかし、こうした反転
は、必ずしも、両方のループに奇数のインバータを必要
とするものではない。第６図には、両方のループに偶数
のインバータを利用した差動インバータを用いた実施例
が示されている。正味の反転を行なうには、図示のよう
に、インバータ62と63間においてワイヤをクロスさせる
ことになるが、他の素子間ではクロスさせない。ただ
し、他の実施例では、結合回路61とインバータ62の間、
あるいは、インバータ63とノードＣの間でクロスオーバ
ーさせることもあり得る。同様に、経路CGに１対のイン
バータを使用する必要もない。この対をなすインバータ
を１つの増幅器に置き換えて、さもなければ、インバー
タ64及び65が、第５図の場合なら、インバータ55及び56
が行なった増幅及び遅延を行なわせることも可能であ
る。
負の極値に集中することによって、発振器が振動しなく
なるのを防ぐには、低周波ループと高周波ループの両方
とも、正味の反転が必要になる。しかし、こうした反転
は、必ずしも、両方のループに奇数のインバータを必要
とするものではない。第６図には、両方のループに偶数
のインバータを利用した差動インバータを用いた実施例
が示されている。正味の反転を行なうには、図示のよう
に、インバータ62と63間においてワイヤをクロスさせる
ことになるが、他の素子間ではクロスさせない。ただ
し、他の実施例では、結合回路61とインバータ62の間、
あるいは、インバータ63とノードＣの間でクロスオーバ
ーさせることもあり得る。同様に、経路CGに１対のイン
バータを使用する必要もない。この対をなすインバータ
を１つの増幅器に置き換えて、さもなければ、インバー
タ64及び65が、第５図の場合なら、インバータ55及び56
が行なった増幅及び遅延を行なわせることも可能であ
る。
出力信号は、第１図の素子21〜24間の結線の任意のポ
イントにおいてこの回路から取り出すことができる。第
１図に示す実施例の場合、信号Vzが選択されて、出力信
号になる。しかし、出力ポイントの選択は、この発振器
によって得られる最高周波数を高めるのを助長する可能
性がある。所定のインバータ構成についてこの最高周波
数をできるだけ高くするには、高速ループABCEAの負荷
量を最小にするのが望ましい。従って、第５図の実施例
の場合には、出力電圧は、インバータ56の出力から取り
出される。この結果、ポイントＣの信号は、インバータ
55及び56を通って、増幅されてから、ポイントＧで取り
出されることになる。これにより、第２図で示すよう
に、ポイントＡで出力信号を取り出す場合に比べると、
高速ループABCEAの負荷が軽くなる。出力経路には増幅
器57が設けられており、出力信号Voutの振幅を増幅す
る。この選択によれば、低周波ループの負荷をさらに増
すので、低周波エンドが下がり、従って、同調範囲が少
し広がることになる。
イントにおいてこの回路から取り出すことができる。第
１図に示す実施例の場合、信号Vzが選択されて、出力信
号になる。しかし、出力ポイントの選択は、この発振器
によって得られる最高周波数を高めるのを助長する可能
性がある。所定のインバータ構成についてこの最高周波
数をできるだけ高くするには、高速ループABCEAの負荷
量を最小にするのが望ましい。従って、第５図の実施例
の場合には、出力電圧は、インバータ56の出力から取り
出される。この結果、ポイントＣの信号は、インバータ
55及び56を通って、増幅されてから、ポイントＧで取り
出されることになる。これにより、第２図で示すよう
に、ポイントＡで出力信号を取り出す場合に比べると、
高速ループABCEAの負荷が軽くなる。出力経路には増幅
器57が設けられており、出力信号Voutの振幅を増幅す
る。この選択によれば、低周波ループの負荷をさらに増
すので、低周波エンドが下がり、従って、同調範囲が少
し広がることになる。
注意すべきは、VyとVx間における角度ＰがＣによって
変化するとうい点である。この変化は、Ｐが２×π×ｆ
×（d3−d2）に等しく、ｆがＣによって変化するために
生じるものである。第７図に示すように、Ｃがゼロに向
かって減少するにつれて、周波数は、発振器の最高周波
数に向かって高くなっていく。第７図には、Ｃが1/2に
近い値でＰがπに近くなると、生じる状況が示されてい
る。この状況において、Vzの振幅が非常に小さくなる
と、リング発振器の他の素子が、振動を生じさせ、それ
を継続するのに必要な少なくとも１の正味利得を与えら
れなくなる。可能性がある。従って、V2の振幅が小さく
なりすぎると、回路の発振が停止する。
変化するとうい点である。この変化は、Ｐが２×π×ｆ
×（d3−d2）に等しく、ｆがＣによって変化するために
生じるものである。第７図に示すように、Ｃがゼロに向
かって減少するにつれて、周波数は、発振器の最高周波
数に向かって高くなっていく。第７図には、Ｃが1/2に
近い値でＰがπに近くなると、生じる状況が示されてい
る。この状況において、Vzの振幅が非常に小さくなる
と、リング発振器の他の素子が、振動を生じさせ、それ
を継続するのに必要な少なくとも１の正味利得を与えら
れなくなる。可能性がある。従って、V2の振幅が小さく
なりすぎると、回路の発振が停止する。
Ｃが1/2に対してよりも、０または１に近い場合に、
Ｐがπに近くなると、Vzの振幅におけるこの大幅な減少
は生じない。しかし、この場合にも、発振器の安定性の
問題は生じることになる。第７図に示すように、VxとVy
間にπの位相差があると、この２つのベクトルは共線を
なし、もはや、複素ベクトル平面に対する基底をなさな
い。このポイントに達すると、Ｃはさらに変化するの
で、Vzは、ベクトルVyをそのまま共線をなすようにしよ
うとする。従って、Ｃがさらに変化すると、Vzの振幅は
変化するが、VzとVy間の位相差Ｑは変化しない。しか
し、ＣがＣ＝1/2を通って変化するのと、V2の振幅は強
制的にゼロになり、発振器は発振を停止する。従って、
一般に、インバータ／結合回路は、発振器の動作範囲を
通して、Ｐがπ未満になるように選択すべきである。こ
れには、低周波ループにおけるインバータの数を、高周
波ループにおけるインバータの数の２倍未満にする必要
がある。あいにく、これは同調範囲を１オクターブ未満
に制限することになる。
Ｐがπに近くなると、Vzの振幅におけるこの大幅な減少
は生じない。しかし、この場合にも、発振器の安定性の
問題は生じることになる。第７図に示すように、VxとVy
間にπの位相差があると、この２つのベクトルは共線を
なし、もはや、複素ベクトル平面に対する基底をなさな
い。このポイントに達すると、Ｃはさらに変化するの
で、Vzは、ベクトルVyをそのまま共線をなすようにしよ
うとする。従って、Ｃがさらに変化すると、Vzの振幅は
変化するが、VzとVy間の位相差Ｑは変化しない。しか
し、ＣがＣ＝1/2を通って変化するのと、V2の振幅は強
制的にゼロになり、発振器は発振を停止する。従って、
一般に、インバータ／結合回路は、発振器の動作範囲を
通して、Ｐがπ未満になるように選択すべきである。こ
れには、低周波ループにおけるインバータの数を、高周
波ループにおけるインバータの数の２倍未満にする必要
がある。あいにく、これは同調範囲を１オクターブ未満
に制限することになる。
不安定にならず、１オクターブを超える同調が可能な
リング発振器は、複数のインバータ／結合回路を利用す
ることによって得られる。第９図には、第１図の反転可
変遅延（IVD）素子を３つリング状に直列に接続するこ
とによって、１オクターブを超える周波数範囲を有し、
不安定にならないリング発振器を形成した実施例の１つ
が示されている。反転可変遅延素子において素子23を省
き、遅延素子24を１対のインバータとし、インバータ／
結合回路をインバータと直列になった結合素子から構成
した場合、この反転可変遅延素子は、Td〜3Tdの範囲で
変えることができる遅延を導入する。Ｃ＝０の場合、信
号は、３つのインバータを通り、高周波ループの遅延は
3Tdになる。Ｃ＝１の場合、信号は９つのインバータを
通り、低周波ループでの遅延は、9Tdになる。従って、
この回路の同調範囲は3:1であり、第５図の発振器の同
調範囲5:3に比べてひけを取らない。
リング発振器は、複数のインバータ／結合回路を利用す
ることによって得られる。第９図には、第１図の反転可
変遅延（IVD）素子を３つリング状に直列に接続するこ
とによって、１オクターブを超える周波数範囲を有し、
不安定にならないリング発振器を形成した実施例の１つ
が示されている。反転可変遅延素子において素子23を省
き、遅延素子24を１対のインバータとし、インバータ／
結合回路をインバータと直列になった結合素子から構成
した場合、この反転可変遅延素子は、Td〜3Tdの範囲で
変えることができる遅延を導入する。Ｃ＝０の場合、信
号は、３つのインバータを通り、高周波ループの遅延は
3Tdになる。Ｃ＝１の場合、信号は９つのインバータを
通り、低周波ループでの遅延は、9Tdになる。従って、
この回路の同調範囲は3:1であり、第５図の発振器の同
調範囲5:3に比べてひけを取らない。
第10図には、２つのインバータ／結合素子といくつか
のインバータとを継続して同調範囲を広げた発振器が示
されている。この発振器は、第５図の素子55及び56によ
って得られる定遅延を、第５図の素子52、54、55、56、
及び51と同一の素子の非反転可変遅延ブロックに置き換
えことによって実現したものである。この回路は１対の
結合回路1001及び1002に、７つのインバータ1003〜1009
の組を加えたものから構成される。
のインバータとを継続して同調範囲を広げた発振器が示
されている。この発振器は、第５図の素子55及び56によ
って得られる定遅延を、第５図の素子52、54、55、56、
及び51と同一の素子の非反転可変遅延ブロックに置き換
えことによって実現したものである。この回路は１対の
結合回路1001及び1002に、７つのインバータ1003〜1009
の組を加えたものから構成される。
この回路によって周波数の同調範囲が広がることは、
次のようにして知ることができる。Ｃ＝１の場合、結合
回路1001及び1002は、そのＸ入力に応答しない。従っ
て、発振器の信号は、素子1001と1003〜1005から成るル
ープしか循環しないということになる。これは高周波ル
ープであり、３つのインバータを含んでいるので、最高
周波数は1/6Tdになる、Ｃ＝０の場合、組合せ回路1001
及び1002は入力ｙに対し応答しないので、発振器の信号
は、直列をなす素子1001、1003〜1008、1002、及び、10
09から成る低周波ループを循環する。この低周波ループ
には７つのインバータが全て含まれており、この発振器
の最低周波数は1/（14Td）になる。Ｃが中間値の場合、
中間周波数が発生することを説明するため、次の簡単な
分析によって、Ｃ＝1/2の場合、ループの遅延が4.5にな
り、周波数が同調範囲の中間に位置する1/（9Td）にな
ることを明らかにする。Ｃ＝1/2の場合、両方のインバ
ータには等しく混合した入力信号が得られるので、それ
ぞれの出力信号の位相は、その入力信号の位相の中間に
なる。ゼロ基準位相としてこの回路の上方右コーナから
スタートし、インバータ1004〜1008のそれぞれの出力に
達するまでに、信号は、その経路において先行する各イ
ンバータを通過しなければならない。従って、これら５
つのインバータの各出力におけに位相の遅れは、それぞ
れ、Tdの１倍、２倍、３倍、４倍、及び５倍になる。組
合せ回路1001及び1002は、それぞれ、その出力からその
２つの入力を等しく混合したものを送り出すため、その
出力位相は、その２つの入力信号の位相を平均したもの
になる。従って、組合せ素子1002の出力における遅れは
４になるが、これは組合せ回路1001のＸ入力における遅
延が５であることを意味するものである。そのＸ入力に
おけるこの遅延とそのＹ入力における2Tdの遅延は、組
合せ回路1001の出力における遅延が3.5に等しくなるこ
とを意味するものである。従って、トータルの遅延は、
4.5Tdになる。
次のようにして知ることができる。Ｃ＝１の場合、結合
回路1001及び1002は、そのＸ入力に応答しない。従っ
て、発振器の信号は、素子1001と1003〜1005から成るル
ープしか循環しないということになる。これは高周波ル
ープであり、３つのインバータを含んでいるので、最高
周波数は1/6Tdになる、Ｃ＝０の場合、組合せ回路1001
及び1002は入力ｙに対し応答しないので、発振器の信号
は、直列をなす素子1001、1003〜1008、1002、及び、10
09から成る低周波ループを循環する。この低周波ループ
には７つのインバータが全て含まれており、この発振器
の最低周波数は1/（14Td）になる。Ｃが中間値の場合、
中間周波数が発生することを説明するため、次の簡単な
分析によって、Ｃ＝1/2の場合、ループの遅延が4.5にな
り、周波数が同調範囲の中間に位置する1/（9Td）にな
ることを明らかにする。Ｃ＝1/2の場合、両方のインバ
ータには等しく混合した入力信号が得られるので、それ
ぞれの出力信号の位相は、その入力信号の位相の中間に
なる。ゼロ基準位相としてこの回路の上方右コーナから
スタートし、インバータ1004〜1008のそれぞれの出力に
達するまでに、信号は、その経路において先行する各イ
ンバータを通過しなければならない。従って、これら５
つのインバータの各出力におけに位相の遅れは、それぞ
れ、Tdの１倍、２倍、３倍、４倍、及び５倍になる。組
合せ回路1001及び1002は、それぞれ、その出力からその
２つの入力を等しく混合したものを送り出すため、その
出力位相は、その２つの入力信号の位相を平均したもの
になる。従って、組合せ素子1002の出力における遅れは
４になるが、これは組合せ回路1001のＸ入力における遅
延が５であることを意味するものである。そのＸ入力に
おけるこの遅延とそのＹ入力における2Tdの遅延は、組
合せ回路1001の出力における遅延が3.5に等しくなるこ
とを意味するものである。従って、トータルの遅延は、
4.5Tdになる。
この同調範囲の拡大された発振器の一般構造が図11に
示されている。この回路には、Ｎ個の縦続段が設けられ
ている。初段には、結合回路1111、インバータ1112、及
びそれぞれを通る信号の利得と遅延の両方を発生する遅
延素子1113が含まれている。Ｋ＝２……Ｎで、Ｎをある
整数とすると、Ｋ番目の段には、結合回路11k1と、１対
の利得／遅延素子11k2が含まれる。また、付加利得／遅
延素子11N4も含まれる。第10図に示す実施例の場合、利
得遅延素子は、それぞれ、インバータである。一般に、
Ｋ＝２〜Ｎ−１の場合、素子11k2及び11k3は、両方とも
反転するか、両方とも反転しないことが必要になる。素
子11N4は、常に反転しない。素子11k3のそれぞれに対す
る遅延は、設計者が自由に選択できるが、一般に、ｋの
増加に従って遅延増加させるのが有利である。ｋ＝２…
…Ｎ−１の場合、素子11k2からの利得と遅延は、一般
に、実際の理想的にはいかない結合回路11k1から生じる
利得及び遅延によって生じる。
示されている。この回路には、Ｎ個の縦続段が設けられ
ている。初段には、結合回路1111、インバータ1112、及
びそれぞれを通る信号の利得と遅延の両方を発生する遅
延素子1113が含まれている。Ｋ＝２……Ｎで、Ｎをある
整数とすると、Ｋ番目の段には、結合回路11k1と、１対
の利得／遅延素子11k2が含まれる。また、付加利得／遅
延素子11N4も含まれる。第10図に示す実施例の場合、利
得遅延素子は、それぞれ、インバータである。一般に、
Ｋ＝２〜Ｎ−１の場合、素子11k2及び11k3は、両方とも
反転するか、両方とも反転しないことが必要になる。素
子11N4は、常に反転しない。素子11k3のそれぞれに対す
る遅延は、設計者が自由に選択できるが、一般に、ｋの
増加に従って遅延増加させるのが有利である。ｋ＝２…
…Ｎ−１の場合、素子11k2からの利得と遅延は、一般
に、実際の理想的にはいかない結合回路11k1から生じる
利得及び遅延によって生じる。
本発明によるリング発振器の実際の実施例が図12及び
図13に示されている。図12の場合、インバータ／結合セ
ル及びインバータは、バイポーラ素子を用いて実現され
ている。図13の場合、発振器は、電界効果トランジスタ
を用いて実現されている。
図13に示されている。図12の場合、インバータ／結合セ
ル及びインバータは、バイポーラ素子を用いて実現され
ている。図13の場合、発振器は、電界効果トランジスタ
を用いて実現されている。
〈発明の効果〉 上述したように、本発明の実施によって、全体がモノ
リシック集積できるインバータとインバータ／結合回路
を用いて電圧制御リング発振器が得られる。また回路規
模も小さく、同調範囲も広く設定できるから、実用に供
して有益である。
リシック集積できるインバータとインバータ／結合回路
を用いて電圧制御リング発振器が得られる。また回路規
模も小さく、同調範囲も広く設定できるから、実用に供
して有益である。
第１図は本発明の一実施例の電圧制御リング発振器のブ
ロック図、第２図は従来技術によるリング発振器のスケ
マチック図である。 第３図はインバータ／結合回路の出力信号の可変遅延量
を印加制御電圧で定まる制御パラメータとの関数と表わ
したベクトル図、第４図は第１図の回路の簡易ブロック
図である。 第５図は高周波ループに３個のインバータを、低周波ル
ープに５個のインバータを有する本発明の一実施例の電
圧制御リング発振器のブロック図、第６図はループに偶
数個の差動インバータを有する本発明の一実施例の電圧
制御リング発振器のブロック図である。 第７図はVxとVyの相対位相がπに近づくにつれてインバ
ータ／結合回路の出力信号Vzの振幅が低下することを示
すベクトル図、第８図はVxとVyの位相差がπのとき、制
御パラメータＣの変化に対するインバータ／結合回路の
応答を示すベクトル図である。第９図は複数のインバー
タ／結合回路を直列接続してループとし、同調範囲を拡
張した安定な本発明の一実施例の電圧制御リング発振器
のブロック図、第10図は複数のインバータ／結合回路と
縦続接続し、広い同調範囲で安定であると共に、最高発
振周波数を高く保つことができる本発明の一実施例の電
圧制御リング発振器のブロック図、臺11図はインバータ
／結合回路が発振周波数をいかに定めるかをＣ＝０、1/
2、１について示すための臺10図の回路の特定の実施例
をスケマチック図である。第12図はバイポーラ回路で実
現したインバータ／結合回路（セル）とインバータの回
路図、第13図はFET（電界効果トランジスタ）を用いた
本発明の一実施例の電圧制御リング発振器の一例の回路
図である。 21、51、61:インバータ／結合回路 22、23、24:インバータ 25:反転可変遅延素子
ロック図、第２図は従来技術によるリング発振器のスケ
マチック図である。 第３図はインバータ／結合回路の出力信号の可変遅延量
を印加制御電圧で定まる制御パラメータとの関数と表わ
したベクトル図、第４図は第１図の回路の簡易ブロック
図である。 第５図は高周波ループに３個のインバータを、低周波ル
ープに５個のインバータを有する本発明の一実施例の電
圧制御リング発振器のブロック図、第６図はループに偶
数個の差動インバータを有する本発明の一実施例の電圧
制御リング発振器のブロック図である。 第７図はVxとVyの相対位相がπに近づくにつれてインバ
ータ／結合回路の出力信号Vzの振幅が低下することを示
すベクトル図、第８図はVxとVyの位相差がπのとき、制
御パラメータＣの変化に対するインバータ／結合回路の
応答を示すベクトル図である。第９図は複数のインバー
タ／結合回路を直列接続してループとし、同調範囲を拡
張した安定な本発明の一実施例の電圧制御リング発振器
のブロック図、第10図は複数のインバータ／結合回路と
縦続接続し、広い同調範囲で安定であると共に、最高発
振周波数を高く保つことができる本発明の一実施例の電
圧制御リング発振器のブロック図、臺11図はインバータ
／結合回路が発振周波数をいかに定めるかをＣ＝０、1/
2、１について示すための臺10図の回路の特定の実施例
をスケマチック図である。第12図はバイポーラ回路で実
現したインバータ／結合回路（セル）とインバータの回
路図、第13図はFET（電界効果トランジスタ）を用いた
本発明の一実施例の電圧制御リング発振器の一例の回路
図である。 21、51、61:インバータ／結合回路 22、23、24:インバータ 25:反転可変遅延素子
Claims (3)
- 【請求項１】一対の第１入力端子と第１出力端子とを有
し前記第１入力端子のそれぞれへの入力を制御電圧に応
じて線形結合して前記第１出力端子に出力するインバー
タ／結合回路と、前記第１出力端子に接続された第２入
力端子と第２出力端子とを有する第１遅延素子と、前記
第２出力端子に接続された第３入力端子と一方の前記第
１入力端子に接続された第３出力端子とを有する第２遅
延素子と、前記第２出力端子に接続された第４入力端子
と他方の前記第１入力端子に接続された第４出力端子と
を有する第３遅延素子とを備えた発振器であって、前記
第２遅延素子の遅延量が第３遅延素子の遅延量より大き
い場合は前記第３出力端子から、第３遅延素子の遅延量
が第２遅延素子の遅延量より大きい場合は前記第４出力
端子から出力を取り出すようにしたことを特徴とする電
圧制御リング発振器。 - 【請求項２】前記第１、第２遅延素子がインバータを縦
続して構成したことを特徴とする請求項１に記載の電圧
制御リング発振器。 - 【請求項３】前記インバータ／結合回路の前記第１入力
端子のそれぞれへの入力に対する利得が、前記制御電圧
に応じて変化しつつ、該利得の一方の増加が該利得の他
方の減少とほぼ等しいことを特徴とする請求項１あるい
は請求項２のいずれかに記載の電圧制御リング発振器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US058477 | 1987-06-05 | ||
| US07/058,477 US4884041A (en) | 1987-06-05 | 1987-06-05 | Fully integrated high-speed voltage controlled ring oscillator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6432515A JPS6432515A (en) | 1989-02-02 |
| JP3047913B2 true JP3047913B2 (ja) | 2000-06-05 |
Family
ID=22017043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63132543A Expired - Fee Related JP3047913B2 (ja) | 1987-06-05 | 1988-05-30 | 電圧制御リング発振器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4884041A (ja) |
| EP (1) | EP0294203B1 (ja) |
| JP (1) | JP3047913B2 (ja) |
| DE (1) | DE3886589T2 (ja) |
| HK (1) | HK149494A (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5012494A (en) * | 1989-11-07 | 1991-04-30 | Hewlett-Packard Company | Method and apparatus for clock recovery and data retiming for random NRZ data |
| US5180994A (en) * | 1991-02-14 | 1993-01-19 | The Regents Of The University Of California | Differential-logic ring oscillator with quadrature outputs |
| JPH04329022A (ja) * | 1991-04-30 | 1992-11-17 | Fujitsu Ltd | 発振回路 |
| US5250913A (en) * | 1992-02-21 | 1993-10-05 | Advanced Micro Devices, Inc. | Variable pulse width phase detector |
| US5172076A (en) * | 1992-03-26 | 1992-12-15 | Northern Telecom Limited | Resonant circuit formed of two amplifiers connected in a loop and multiple resonator circuits constructed therefrom |
| FI92120C (fi) * | 1992-04-15 | 1994-09-26 | Nokia Mobile Phones Ltd | Jänniteohjattu oskillaattori |
| US5191301A (en) * | 1992-05-12 | 1993-03-02 | International Business Machines Corporation | Integrated differential voltage controlled ring oscillator |
| US5239274A (en) * | 1992-05-26 | 1993-08-24 | Digital Equipment Corporation | Voltage-controlled ring oscillator using complementary differential buffers for generating multiple phase signals |
| EP0583839B1 (en) * | 1992-08-20 | 1997-11-05 | Koninklijke Philips Electronics N.V. | Multiphase output oscillator |
| DE69315010T2 (de) * | 1992-08-20 | 1998-04-16 | Koninkl Philips Electronics Nv | Oszillator mit mehrphasigen Ausgängen |
| US5347234A (en) * | 1993-03-26 | 1994-09-13 | International Business Machines Corp. | Digital voltage controlled oscillator |
| US5365204A (en) * | 1993-10-29 | 1994-11-15 | International Business Machines Corporation | CMOS voltage controlled ring oscillator |
| US5418498A (en) * | 1994-04-15 | 1995-05-23 | Analog Devices, Inc. | Low jitter ring oscillators |
| US5471176A (en) * | 1994-06-07 | 1995-11-28 | Quantum Corporation | Glitchless frequency-adjustable ring oscillator |
| JP2867889B2 (ja) * | 1994-08-30 | 1999-03-10 | 日本電気株式会社 | 電圧制御発振器 |
| US5640523A (en) * | 1994-09-02 | 1997-06-17 | Cypress Semiconductor Corporation | Method and apparatus for a pulsed tri-state phase detector for reduced jitter clock recovery |
| JP2734380B2 (ja) * | 1994-09-06 | 1998-03-30 | 日本電気株式会社 | 電圧制御発振器およびフェーズロックドループ回路 |
| US5455540A (en) * | 1994-10-26 | 1995-10-03 | Cypress Semiconductor Corp. | Modified bang-bang phase detector with ternary output |
| KR0168916B1 (ko) * | 1995-11-02 | 1999-03-20 | 정선종 | 링 전압 제어 발진기 및 그를 이용한 전압 제어 방법 |
| US5789989A (en) * | 1997-01-23 | 1998-08-04 | International Business Machines Corporation | Delay interpolating voltage-controlled oscillator with linear transfer function |
| US6125157A (en) * | 1997-02-06 | 2000-09-26 | Rambus, Inc. | Delay-locked loop circuitry for clock delay adjustment |
| US5841325A (en) * | 1997-05-12 | 1998-11-24 | Hewlett-Packard Company | Fully-integrated high-speed interleaved voltage-controlled ring oscillator |
| US5945862A (en) * | 1997-07-31 | 1999-08-31 | Rambus Incorporated | Circuitry for the delay adjustment of a clock signal |
| US6133773A (en) * | 1997-10-10 | 2000-10-17 | Rambus Inc | Variable delay element |
| US6513103B1 (en) | 1997-10-10 | 2003-01-28 | Rambus Inc. | Method and apparatus for adjusting the performance of a synchronous memory system |
| US5917383A (en) * | 1997-11-26 | 1999-06-29 | Sirf Technology, Inc. | Compact voltage controlled ring oscillator with quadrature outputs |
| US6047346A (en) * | 1998-02-02 | 2000-04-04 | Rambus Inc. | System for adjusting slew rate on an output of a drive circuit by enabling a plurality of pre-drivers and a plurality of output drivers |
| US6037842A (en) * | 1998-04-21 | 2000-03-14 | Applied Micro Circuits Corporation | Complementary metal-oxide semiconductor voltage controlled oscillator (CMOS VCO) |
| JP4408470B2 (ja) * | 1998-12-25 | 2010-02-03 | 富士通株式会社 | タイミング信号発生回路 |
| US6204733B1 (en) | 1998-07-31 | 2001-03-20 | Vitesse Semiconductor Corp. | Multiple-phase-interpolation LC voltage-controlled oscillator |
| US6304149B1 (en) * | 1998-11-28 | 2001-10-16 | Beomsup Kim | Ring oscillator VCO using a differential delay stage |
| JP2000244286A (ja) * | 1999-02-22 | 2000-09-08 | Mitsubishi Electric Corp | 電圧制御発振装置 |
| KR20010009727A (ko) * | 1999-07-13 | 2001-02-05 | 정선종 | 쌍의 가변지연소자를 이용한 2단 링 전압제어발진기 |
| US6278403B1 (en) | 1999-09-17 | 2001-08-21 | Sirf Technology, Inc. | Autonomous hardwired tracking loop coprocessor for GPS and WAAS receiver |
| US6526322B1 (en) * | 1999-12-16 | 2003-02-25 | Sirf Technology, Inc. | Shared memory architecture in GPS signal processing |
| US6396360B1 (en) | 2000-02-16 | 2002-05-28 | Broadcom Corporation | Method and circuitry for implementing an inductor-capacitor phase interpolated voltage-controlled oscillator |
| US8116976B2 (en) | 2000-05-18 | 2012-02-14 | Csr Technology Inc. | Satellite based positioning method and system for coarse location positioning |
| US6671620B1 (en) | 2000-05-18 | 2003-12-30 | Sirf Technology, Inc. | Method and apparatus for determining global position using almanac information |
| JP2002091604A (ja) * | 2000-09-19 | 2002-03-29 | Mitsubishi Electric Corp | クロック発生回路 |
| US6670858B2 (en) * | 2000-11-01 | 2003-12-30 | Primarion, Inc. | High speed voltage-controlled ring oscillator |
| US6504441B1 (en) * | 2000-11-08 | 2003-01-07 | Applied Micro Circuits Corporation | Voltage controlled oscillator with selectable frequency range |
| US6396358B1 (en) | 2001-01-31 | 2002-05-28 | International Business Machines Corporation | Dual-control ring voltage controlled oscillator |
| EP1249937A1 (en) * | 2001-04-12 | 2002-10-16 | Koninklijke Philips Electronics N.V. | Ring oscillator, detector, receiver and device for reproducing an information carrier |
| US6501339B1 (en) | 2001-08-10 | 2002-12-31 | Xilinx, Inc. | Ring oscillators with improved signal-path matching for high-speed data communications |
| US6744325B2 (en) | 2002-04-03 | 2004-06-01 | Sierra Monolithics, Inc. | Quadrature ring oscillator |
| US7372928B1 (en) | 2002-11-15 | 2008-05-13 | Cypress Semiconductor Corporation | Method and system of cycle slip framing in a deserializer |
| US7102449B1 (en) | 2003-01-21 | 2006-09-05 | Barcelona Design, Inc. | Delay stage for oscillator circuit and corresponding applications |
| US7039885B1 (en) | 2003-01-21 | 2006-05-02 | Barcelona Design, Inc. | Methodology for design of oscillator delay stage and corresponding applications |
| US8085857B1 (en) | 2003-09-25 | 2011-12-27 | Cypress Semiconductor Corporation | Digital-compatible multi-state-sense input |
| US7319345B2 (en) * | 2004-05-18 | 2008-01-15 | Rambus Inc. | Wide-range multi-phase clock generator |
| US7196561B2 (en) * | 2004-08-25 | 2007-03-27 | Agere Systems Inc. | Programmable reset signal that is independent of supply voltage ramp rate |
| US7310704B1 (en) * | 2004-11-02 | 2007-12-18 | Symantec Operating Corporation | System and method for performing online backup and restore of volume configuration information |
| US7180378B2 (en) * | 2004-11-04 | 2007-02-20 | Gennum Corporation | Tunable ring oscillator |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3293552A (en) * | 1964-02-13 | 1966-12-20 | Comm Systems Inc | Phase slope delay |
| US3996481A (en) * | 1974-11-19 | 1976-12-07 | International Business Machines Corporation | FET load gate compensator |
| JPS5368964A (en) * | 1976-12-02 | 1978-06-19 | Nippon Precision Circuits | Pll voltage control oscillator |
| JPS5513566A (en) * | 1978-07-17 | 1980-01-30 | Hitachi Ltd | Mis field effect semiconductor circuit device |
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
| JPS5915212B2 (ja) * | 1979-11-29 | 1984-04-07 | 富士通株式会社 | 発振回路 |
| US4434438A (en) * | 1981-07-10 | 1984-02-28 | Matsushita Electric Industrial Co., Ltd. | Low cost automatic equalizer |
| JPS58205309A (ja) * | 1982-05-25 | 1983-11-30 | Nippon Telegr & Teleph Corp <Ntt> | 弾性表面波発振器 |
| US4517532A (en) * | 1983-07-01 | 1985-05-14 | Motorola, Inc. | Programmable ring oscillator |
| JPS6153759A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 発振回路 |
| JPS61199304A (ja) * | 1985-03-01 | 1986-09-03 | Hitachi Ltd | 弾性表面波共振器 |
-
1987
- 1987-06-05 US US07/058,477 patent/US4884041A/en not_active Expired - Lifetime
-
1988
- 1988-05-30 JP JP63132543A patent/JP3047913B2/ja not_active Expired - Fee Related
- 1988-06-03 EP EP88305052A patent/EP0294203B1/en not_active Expired - Lifetime
- 1988-06-03 DE DE3886589T patent/DE3886589T2/de not_active Expired - Fee Related
-
1994
- 1994-12-30 HK HK149494A patent/HK149494A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| DE3886589D1 (de) | 1994-02-10 |
| US4884041A (en) | 1989-11-28 |
| EP0294203A3 (en) | 1989-06-14 |
| EP0294203A2 (en) | 1988-12-07 |
| DE3886589T2 (de) | 1994-06-30 |
| EP0294203B1 (en) | 1993-12-29 |
| JPS6432515A (en) | 1989-02-02 |
| HK149494A (en) | 1995-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3047913B2 (ja) | 電圧制御リング発振器 | |
| JP2734380B2 (ja) | 電圧制御発振器およびフェーズロックドループ回路 | |
| US4959624A (en) | Coil-less overtone crystal oscillator | |
| JPH0529886A (ja) | 出力回路 | |
| KR19990025790A (ko) | 다중궤환 루프 링발진기 및 그 지연셀 | |
| JPH06268489A (ja) | 可変遅延線 | |
| JP2006311561A (ja) | 回路、発振器、リング発振器および複数の発振信号を生成する方法 | |
| EP0828348B1 (en) | Phase-tuned ring oscillator | |
| US3911378A (en) | TTL gate voltage controlled crystal oscillator | |
| CN101127525A (zh) | 一种偏置电路以及压控振荡器 | |
| US5905412A (en) | Process compensation method for CMOS current controlled ring oscillators | |
| JP2000156629A (ja) | 発振回路、位相同期回路、位相補間回路、位相調整回路および位相結合回路 | |
| EP0940908B1 (en) | Oscillator | |
| US5847621A (en) | LC osillator with delay tuning | |
| US6819189B2 (en) | Voltage-controlled oscillator having short synchronous pull-in time | |
| US5343170A (en) | Voltage controlled oscillator provided with negative feedback biasing | |
| US6812801B2 (en) | Crystal oscillator circuit having capacitors for governing the resonant circuit | |
| EP0614581B1 (en) | Voltage controlled saw oscillator | |
| KR100196519B1 (ko) | 고정밀 전압 제어 발진기 | |
| JP2600479B2 (ja) | 電圧制御発振器 | |
| JP2573074B2 (ja) | 電圧制御型発振器 | |
| JPH0542846B2 (ja) | ||
| JPH01175407A (ja) | 半導体集積回路 | |
| KR0154849B1 (ko) | 전압제어발진기의 이득조절회로 | |
| WO1990015477A1 (en) | Coil-less overtone crystal oscillator |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |