JP2755181B2 - 電圧制御発振器 - Google Patents

電圧制御発振器

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JP2755181B2 JP6190453A JP19045394A JP2755181B2 JP 2755181 B2 JP2755181 B2 JP 2755181B2 JP 6190453 A JP6190453 A JP 6190453A JP 19045394 A JP19045394 A JP 19045394A JP 2755181 B2 JP2755181 B2 JP 2755181B2
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正之 水野
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    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電圧制御発振器に関し、
特にフエーズロックドループ（ＰＬＬ）回路の周波数源
等に好適なリング発振器型の電圧制御発振器に関する。
【０００２】
【従来の技術】電圧制御により、伝播遅延時間を制御し
たインバータ回路を奇数段縦続接続して構成したリング
発振器型の電圧制御発振器は、制御電圧対発振周波数特
性における直線性が優れているため、周波数シンセサイ
ザやディジタルオーディオインタフエースや通信装置な
どのＰＬＬ回路の周波数源として広く用いられている。
【０００３】従来の一般的な公知の第１の電圧制御発振
器をブロックで示す図３を参照すると、この従来の第１
の電圧制御発振器は、インバータ回路を含み縦続接続さ
れその初段の入力端子と終段の出力端子とをリング状に
接続し伝播遅延時間が電圧制御される奇数個の遅延素子
１１と、各遅延素子１１の遅延制御端子に接続され遅延
時間を制御する制御信号ＣＣを伝送する制御信号線５と
を備える。
【０００４】遅延素子１１の各々は、ＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタとをコンプリメンタリ
（相補的）接続して成るＣＭＯＳ型のインバータＡ１１
と、ドレインがインバータＡ１１の出力端にゲートが制
御信号線５にそれぞれ接続されたＮＭＯＳ型のトランジ
スタＮ１１と、トランジスタＮ１１のソースと接地間と
に接続された容量Ｃ１１とを備える。
【０００５】図３を参照して従来の第１の電圧制御発振
器の動作について説明すると、この電圧制御発振器は、
リング状に接続される遅延素子１１の数が上述のように
奇数個のとき、制御信号ＣＣの電圧により発振周波数を
制御できる電圧制御発振器となり、出力信号Ｑを出力ク
ロック線４に供給する。
【０００６】遅延素子１１において、インバータＡ１１
は増幅素子として動作し、トランジスタＮ１１はドレイ
ンを入力端子ゲートを制御端子ソースを出力端子とし、
制御信号線５を経由して供給される制御信号ＣＣにより
導通時の抵抗値が制御される可変抵抗素子として動作す
る。まず、制御信号ＣＣの電圧が小さいときは、トラン
ジスタＮ１１は導通抵抗が高くしたがって、インバータ
Ａ１１の出力容量に対する容量Ｃ１１の影響は小さい。
この結果、各遅延素子１１の遅延時間は小さくなる。こ
の種のリング型発振器の周波数は各遅延素子１１の遅延
時間と遅延素子１１の数との積に反比例するから、発振
周波数は高くなる。次に、制御信号ＣＣの電圧が上昇す
ると、トランジスタＮ１１の導通抵抗が低下し、インバ
ータＡ１１の出力容量に対し容量Ｃ１１の影響が大きく
なり等価的に上記出力容量が増加する。この結果、各遅
延素子１１の遅延時間は大きくなり、したがって、発振
周波数が低くなる。
【０００７】また、特開平５−１４１３６号公報等に記
載された従来の第２の電圧制御発振器をブロックで示す
図４を参照すると、この従来の第２の電圧制御発振器
は、第１の電圧制御発振器と同様に縦続接続されその初
段の入力端子と終段の出力端子とをリング状に接続した
奇数個の電圧制御の遅延素子２１と、各遅延素子２１の
正補の各々の遅延制御端子に接続され遅延時間を制御す
る正補すなわち互いに逆極性で同一電圧の制御信号Ｃ
Ｐ，ＣＮをそれぞれ伝送する制御信号線５１，５２とを
備える。
【０００８】遅延素子２１の各々は、インバータＡ１１
と同様のＰＭＯＳトランジスタＰ２１およびＮＭＯＳト
ランジスタＮ２１とをコンプリメンタリ接続して成るＣ
ＭＯＳ型のインバータＡ２１と、ソースが電源にドレイ
ンがトランジスタＰ２１のソースにゲートが制御信号線
５１にそれぞれ接続されたトランジスタＰ２２と、ソー
スが接地にドレインがトランジスタＮ２１のソースにゲ
ートが制御信号線５２にそれぞれ接続されたトランジス
タＮ２２とを備える。
【０００９】図４を参照して従来の第２の電圧制御発振
器の動作について説明すると、この電圧制御発振器は、
従来の第１の電圧制御発振器と同様にリング状に接続さ
れる遅延素子２１の数が上述のように奇数個のとき、制
御信号ＣＰ，ＣＮの電圧により発振周波数を制御できる
電圧制御発振器となり、出力信号Ｑを出力クロック線４
に供給する。
【００１０】遅延素子２１において、インバータＡ２１
はインバータＡ１１と同様に増幅素子として動作する。
トランジスタＰ２２，Ｎ２２の各々はドレインを入力端
子ゲートを制御端子ソースを出力端子とし、制御信号線
５１，５２を経由してそれぞれ供給される制御信号Ｃ
Ｐ，ＣＮにより導通時の抵抗値が制御される可変抵抗素
子として動作する。遅延素子Ａ２１の遅延時間はインバ
ータＡ２１の出力容量および次段の入力容量に蓄積され
た電荷（以下蓄積電荷）の放電時間に依存しており、こ
の放電時間はトランジスタＰ２２，Ｎ２２の導通抵抗に
依存する。まず、制御信号ＣＰ，ＣＮの電圧が小さいと
きは、トランジスタＰ２２，Ｎ２２の各々は導通抵抗が
高くしたがって上記蓄積電荷の放電時間は長くなり、し
たがって、遅延素子２１の遅延時間は大きくなる。この
結果、発振周波数は低下する。一方、制御信号ＣＰ，Ｃ
Ｎの電圧が上昇すると、トランジスタＰ２２，Ｎ２２の
各々の導通抵抗が低下し、上記放電時間が短かくなり、
遅延素子２１の遅延時間が小さくなり、したがって発振
周波数が高くなる。
【００１１】
【発明が解決しようとする課題】上述した従来の第１お
よび第２の電圧制御発振器は、制御信号電圧に対する発
振周波数変化率すなわち制御利得が大きいとき、制御信
号線に誘導されるスパイク状の雑音等の高周波の信号の
ゆらぎが発振周波数に影響し、出力信号の周波数の時間
的なゆらぎすなわちジッタが増加するという欠点があっ
た。
【００１２】本発明の目的は、このような従来の欠点を
除去し、過渡応答時の制御利得が大きくかつ出力信号の
ジッタが少ない電圧制御発振器を提供することにある。
【００１３】
【課題を解決するための手段】本発明の電圧制御発振器
は、縦続接続されそれぞれ反転増幅回路と第１の制御信
号に応答して遅延時間が制御される遅延制御回路とを含
む奇数段の遅延素子を備えこの奇数段の遅延素子の初段
の入力端子と終段の出力端子とをリング状に接続し前記
遅延素子の各々の遅延時間の制御により発振周波数を制
御する電圧制御発振器において、前記遅延制御回路が第
２の制御信号に応答して前記第１の制御信号の電圧レベ
ル変化に対応する遅延時間の変化率である遅延制御感度
を可変する遅延制御感度可変手段を備えて構成されてい
る。
【００１４】
【実施例】次に、本発明の第１の実施例を図３の従来の
第１の電圧制御発振器と共通の構成要素には共通の参照
文字／数字を付して同様にブロックで示す図１を参照す
ると、この図に示す本実施例の電圧制御発振器は、リン
グ状に接続された従来の遅延素子１１の代りの可変抵抗
回路１１１を含む遅延素子１１Ａと、従来と共通の制御
信号線５とに加えて、制御利得を可変する制御信号ＣＧ
を伝送する制御信号線６を備える。
【００１５】遅延素子１１Ａの各々は、従来と同様のイ
ンバータＡ１１と、容量Ｃ１１とに加えて、トランジス
タＮ１１の代りに制御信号ＣＧに応答して制御信号ＣＣ
の電圧変化に対する抵抗変化率を可変できる可変抵抗回
路１１１を備える。
【００１６】可変抵抗回路１１１は、従来のトランジス
タＮ１１と同様のトランジスタＮ１１１と、ドレインが
インバータＡ１１の出力端子にソースが容量Ｃ１１に接
続されたトランジスタＮ１１２と、ドレインがトランジ
スタＮ１１１のゲートにソースがトランジスタＮ１１２
のゲートにゲートが制御信号線６にそれぞれ接続された
トランジスタＮ１１３とを備える。
【００１７】次に、図１を参照して本実施例の動作につ
いて説明すると、本実施例の電圧制御発振器の全般的な
動作は遅延素子１１Ａの可変抵抗回路１１１の動作以外
は従来の第１の電圧制御発振器と同一である。
【００１８】可変抵抗回路１１１は、制御信号ＣＧの電
圧レベルに応答してトランジスタＮ１１３の導通抵抗が
制御される。まず、制御信号ＣＧの電圧が小さいとき
は、トランジスタＮ１１３の導通抵抗が高く、したがっ
て、このトランジスタＮ１１３を経由してトランジスタ
Ｎ１１２のゲートに供給される制御信号ＣＣの減衰が大
となるので、このトランジスタＮ１１２は制御信号ＣＣ
に対する感度すなわち制御感度が小さい低利得状態とな
っている。一方、直接制御信号ＣＣの供給を受けるトラ
ンジスタＮ１１１は、制御信号ＣＧの電圧レベルに関係
なく従来の遅延素子１１におけるトランジスタＮ１１と
同様の制御電圧／導通抵抗特性の動作を行なう。制御信
号ＣＧの電圧レベルが上昇すると、トランジスタＮ１１
３の導通抵抗が低下し、これにともなって、トランジス
タＮ１１２の制御感度が大きくなり、高利得状態とな
る。トランジスタＮ１１１，Ｎ１１２は並列に接続され
ているので、この可変抵抗回路１１１の制御信号ＣＣに
対する抵抗変化特性すなわち抵抗制御利得は、制御信号
ＣＧの電圧レベルに応答して最低がトランジスタＮ１１
１単独の相互コンダンクタンス（ｇｍ）対応の抵抗制御
利得から最大がトランジスタＮ１１１，Ｎ１１２の並列
接続時のｇｍ対応の抵抗制御利得の範囲で変化する。同
一構造のＭＯＳトランジスタのｇｍはサイズに依存する
ので、例えば、トランジスタＮ１１１，１１２が同一構
造、同一サイズであれば、この低利得／高利得の利得変
化範囲の比率は２である。トランジスタＮ１１１に対し
てトランジスタＮ１１２のサイズを大きく設定すること
によりこの利得変化範囲の比率を大きくすることができ
る。
【００１９】電圧制御発振器全体の動作についてさらに
説明すると、まず、制御信号ＣＧの電圧レべルを大きく
して可変抵抗回路１１１の制御信号ＣＣに対する抵抗制
御利得を大きくする。このとき電圧制御発振器全体の制
御信号ＣＣの電圧変化対発振周波数変化率すなわち制御
利得も高くなる。これにより、ＰＬＬ回路の初期同期時
などの発振周波数すなわち出力信号Ｑの周波数を所定周
波数に高速に収束させることができる。出力信号Ｑの周
波数が所定値に近ずくと、制御信号ＣＧの電圧レベルを
小さくして制御信号ＣＣの制御利得を低減する。これに
より、上記ＰＬＬ回路のロックイン時などの定常状態に
対し必要かつ十分な制御利得を保証するとともに、出力
信号のジッタの発生要因となる制御信号線経由のスパイ
ク状の雑音等の影響を軽減し、上記ジッタの発生を低減
する。
【００２０】また、上述のように、トランジスタＮ１１
１〜Ｎ１１３の各々の制御信号ＣＣ，ＣＧに対する制御
特性を適切に設定することにより、この電圧制御発振器
の制御利得の大きさと、出力信号Ｑのジッタの低減度合
を最適に設定できる。
【００２１】次に、本発明の第２の実施例を図４の従来
の第２の電圧制御発振器と共通の構成要素には共通の参
照文字／数字を付して同様にブロックで示す図２を参照
すると、この図に示す本実施例の電圧制御発振器は、リ
ング状に接続された従来の遅延素子２１の代りの正補の
可変抵抗回路２１１，２１２を含む遅延素子２１Ａと、
従来と共通の制御信号線５１，５２とに加えて、可変抵
抗回路２１１，２１２の制御利得を可変する正補の制御
信号ＣＧＰ，ＣＧＮをそれぞれ伝送する制御信号線６
１，６２を備える。
【００２２】遅延素子２１Ａの各々は、従来と同様のト
ランジスタＰ２１，Ｎ２１から成るＣＭＯＳ型のインバ
ータＡ２１に加えて、トランジスタＰ２２の代りに制御
信号ＣＧＰに応答して制御信号ＣＰの電圧変化に対する
抵抗変化率を可変できる可変抵抗回路２１１と、トラン
ジスタＮ２２の代りに制御信号ＣＧＮに応答して制御信
号ＣＮの電圧変化に対する抵抗変化率を可変できる可変
抵抗回路２１２とを備える。
【００２３】可変抵抗回路２１１は、従来のトランジス
タＰ１１と同様のトランジスタＰ２１１と、ドレインが
Ｐ２１のソースにソースが電源にそれぞれ接続されたト
ランジスタＰ２１２と、ドレインがトランジスタＰ２１
１のゲートにソースがトランジスタＰ２１２のゲートに
ゲートが制御信号線６１にそれぞれ接続されたトランジ
スタＰ２１３とを備える。
【００２４】可変抵抗回路２１２は、従来のトランジス
タＮ１１と同様のトランジスタＮ２１１と、ドレインが
Ｎ２１のソースにソースが接地にそれぞれ接続されたト
ランジスタＮ２１２と、ドレインがトランジスタＮ２１
１のゲートにソースがトランジスタＮ２１２のゲートに
ゲートが制御信号線６２にそれぞれ接続されたトランジ
スタＮ２１３とを備える。
【００２５】次に、図２を参照して本実施例の動作につ
いて説明すると、本実施例の電圧制御発振器の全般的な
動作は遅延素子２１Ａの可変抵抗回路２１１，２１２の
動作以外は従来の第２の電圧制御発振器と同一である。
【００２６】また、可変抵抗回路２１２は第１の実施例
の可変抵抗回路１１１と同一の構成であり、したがっ
て、制御信号ＣＣ，ＣＧをそれぞれ制御信号ＣＮ，ＣＧ
Ｎと読替ることにより同一の動作、すなわち、制御信号
ＣＧＮの電圧レベルにより可変抵抗回路の制御信号ＣＮ
に対する抵抗制御利得を可変する。さらに、可変抵抗回
路２１２は極性が反転している他は可変抵抗回路２１１
と同一であり、制御信号ＣＮ，ＣＧＮをそれぞれ制御信
号ＣＰ，ＣＧＰと読替ることにより同一の動作となる。
【００２７】したがって、本実施例の電圧制御発振器全
体の動作も第１の実施例と同様に、初期同期時等の大き
な制御利得を要するときには、制御信号ＣＧＰ，ＣＧＮ
の電圧を大きくして制御利得を増大し、ロックイン状態
等定常時には制御信号ＣＧＰ，ＣＧＮの電圧を小さくし
て制御利得を低減させ、発振周波数の収束を高速化する
とともに、ロックイン状態のジッタの発生を低減する。
【００２８】
【発明の効果】以上説明したように、本発明の電圧制御
発振器は、第２の制御信号に応答して第１の制御信号に
対する遅延制御感度可変手段を備えるので、初期同期時
等の大きな制御利得を要するときには制御利得を増大
し、ロックイン状態等定常時には制御利得を低減させる
ことにより発振周波数の収束を高速化するとともに、ロ
ックイン状態のジッタの発生を低減できるという効果が
ある。
【００２９】また、各々の制御信号に対する制御特性を
適切に設定することにより、この電圧制御発振器の制御
利得の大きさと、出力信号Ｑのジッタの低減度合を最適
に設定できるという効果がある。
【図面の簡単な説明】
【図１】本発明の電圧制御発振器の第１の実施例を示す
ブロック図である。
【図２】本発明の電圧制御発振器の第２の実施例を示す
ブロック図である。
【図３】従来の第１の電圧制御発振器を示すブロック図
である。
【図４】従来の第２の電圧制御発振器を示すブロック図
である。
【符号の説明】
４ 出力クロック線 ５，６，５１，５２，６１，６２ 制御信号線 １１，２１，１１Ａ，２１Ａ 遅延素子 １１１，２１１，２１２ 可変抵抗回路 Ａ１１，Ａ２１ インバータ Ｃ１１ 容量 Ｎ１１，Ｎ２１，Ｎ２２，Ｎ１１１〜Ｎ１１３，Ｎ２１
１〜Ｎ２１３，Ｐ２１，Ｐ２２，Ｐ２１１〜Ｐ２１３
トランジスタ

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 反転増幅回路及び第１の制御信号に応答
    して遅延時間が制御される遅延制御回路とを含む遅延素
    子を奇数段縦続接続し、この奇数段の遅延素子の初段の
    入力端子と終段の出力端子とをリング状に接続し前記遅
    延素子の各々の遅延時間の制御により発振周波数を制御
    する電圧制御発振器において、 前記遅延制御回路が第２の制御信号に応答して前記第１
    の制御信号の電圧レベル変化に対応する遅延時間の変化
    率である遅延制御感度を可変する遅延制御感度可変手段
    を備え、前記遅延制御回路が、前記反転増幅回路の出力
    端に入力端が接続され抵抗値が制御端子に供給される前
    記第１の制御信号で制御される第１の可変抵抗素子と、
    前記反転増幅回路の出力端に入力端が接続され抵抗値が
    制御端子に供給される第３の制御信号で制御される第２
    の可変抵抗素子と、 入力端が前記第１の可変抵抗素子の制御端子に接続さ
    れ、出力端が前記第２の可変抵抗素子の制御端子に接続
    され、抵抗値を制御する第２の制御信号が制御端子に供
    給され、前記第１の制御信号の供給に応答して前記第３
    の制御信号を出力する第３の可変抵抗素子とを備える可
    変抵抗回路と、 前記第１および第２の可変抵抗素子の各々の出力端と第
    １の電源との間に接続される容量とを備えることを特徴
    とする電圧制御発振器。
  2. 【請求項２】前記遅延制御回路が第２の制御信号に応答
    して前記第１の制御信号の電圧レベル変化に対応する遅
    延時間の変化率である遅延制御感度を可変する遅延制御
    感度可変手段を備え、第２の制御信号の電圧レベルを大
    きくすることで第１の制御信号の制御利得を大きくして
    発振周波数を所定周波数に高速に収束させ、出力信号の
    周波数が所定値に近づくと、第２の制御信号の電圧レベ
    ルを小さくすることで第１の制御信号の制御利得を低減
    させる請求項１に記載の電圧制御発振器。
  3. 【請求項３】 前記第１，第２および第３の可変抵抗素
    子の各々がドレインを前記入力端としゲートを前記制御
    端子としソースを前記出力端とする第１の導電型のＭＯ
    Ｓトランジスタであることを特徴とする請求項２記載の
    電圧制御発振器。
  4. 【請求項４】 縦続接続され各々のドレインを直列接続
    したそれぞれ第１および第２の導電型の第１および第２
    のＭＯＳトランジスタから成るＣＭＯＳインバータ回路
    を含む反転増幅回路と正補の第１および第２の制御信号
    に応答して遅延時間が制御される遅延制御回路とを含む
    奇数段の遅延素子を備えこの奇数段の遅延素子の初段の
    入力端子と終段の出力端子とをリング状に接続し前記遅
    延素子の各々の遅延時間の制御により発振周波数を制御
    する電圧制御発振器において、 前記遅延制御回路が正補の第３および第４の制御信号に
    それぞれ応答して前記第１および第２の制御信号の各々
    の電圧レベル変化に対応する遅延時間の変化率である遅
    延制御感度を可変する遅延制御感度可変手段を備え、前記遅延制御回路が、第１，第２の可変抵抗回路を備
    え、第１の可変抵抗回路は第１，第２、第３の可変抵抗
    素子を備え、第２の可変抵抗回路は第４，第５、第６の
    可変抵抗素子を備え、 第１の可変抵抗素子は、前記第１のＭＯＳトランジスタ
    のソースに入力端が第１の電源に出力端がそれぞれ接続
    され制御端子に供給される第５の制御信号で抵抗値が制
    御され、第２の可変抵抗素子は、前記第１のＭＯＳトラ
    ンジスタのソースに入力端が前記第１の電源に出力端が
    それぞれ接続され制御端子に供給される第１の制御信号
    で抵抗値が制御され、第３の可変抵抗素子は、入力端が
    前記第１の可変抵抗素子の制御端子に接続され、出力端
    が前記第２の可変抵抗素子の制御端子に接続され、抵抗
    値を制御する第３の制御信号が制御端子に供給され、前
    記第３の制御信号の供給に応答して前記第５の制御信号
    を出力し、 第４の可変抵抗素子は、前記第２のＭＯＳトランジスタ
    のソースに入力端が第２の電源に出力端がそれぞれ接続
    され制御端子に供給される第６の制御信号で抵抗値が制
    御され、第５の可変抵抗素子は、前記第２のＭＯＳトラ
    ンジスタのソースに入力端が前記第２の電源に出力端が
    接続され制御端子に供給される第２の制御信号で抵抗値
    が制御され、第６の可変抵抗素子は、入力端が前記第４
    の可変抵抗素子の制御端子に出力端が前記第５の可変抵
    抗素子の制御端子に接続され制御端子に供給される第３
    の制御信号と正補の関係にある第４の制御信号で抵抗値
    が制御され前記第４の制御信号の供給に応答して前記第
    ６の制御信号を出力する、 ことを特徴とする電圧制御発
    振器。
  5. 【請求項５】 第３，第４の制御信号の電圧レベルを大
    きくすることで第１，第 ２の制御信号の制御利得を大き
    くして発振周波数を所定周波数に高速に収束させ、出力
    信号の周波数が所定値に近づくと、第３，第４の制御信
    号の電圧レベルを小さくして第１、第２の制御信号の制
    御利得を低減させる請求項４に記載の電圧制御発振器。
  6. 【請求項６】 前記第１，第２および第３の可変抵抗素
    子の各々がドレインを前記入力端としゲートを前記制御
    端子としソースを前記出力端とする第１の導電型のＭＯ
    Ｓトランジスタであり、前記第４，第５および第６の可
    変抵抗素子の各々がドレインを前記入力端としゲートを
    前記制御端子としソースを前記出力端とする第２の導電
    型のＭＯＳトランジスタであることを特徴とする請求項
    ５記載の電圧制御発振器。
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