JPS60205895A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60205895A JPS60205895A JP59060600A JP6060084A JPS60205895A JP S60205895 A JPS60205895 A JP S60205895A JP 59060600 A JP59060600 A JP 59060600A JP 6060084 A JP6060084 A JP 6060084A JP S60205895 A JPS60205895 A JP S60205895A
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/26—Accessing multiple arrays
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は半導体記憶装置（以下、単にメモリとも称す）
に関する。
に関する。
技術の背景
近年メモリの高集積化によシいわゆる２５６に構成のメ
モＩＪ （ＲＡＭ）が実用段階に入っている。
モＩＪ （ＲＡＭ）が実用段階に入っている。
そのメモリ構成としては、２５６に語×１ビット、２５
６に語×４ビット等が採用されている。前者のメモリ構
成を１ブロツクとすると、後者のメモリ構成は４ブロツ
クからなシ、いわゆる多ビット出力となる。
６に語×４ビット等が採用されている。前者のメモリ構
成を１ブロツクとすると、後者のメモリ構成は４ブロツ
クからなシ、いわゆる多ビット出力となる。
このような大容量のメモリではその製造が容易でないば
かシでなく、その性能試験に要する工数も相当に大とな
る。又、最近のメモリは単にメモリのみをワンチップに
搭載するのみならず、各種のロジック回路も同時に搭載
することから、その性能試験の実施はかなシ複雑化して
いる。
かシでなく、その性能試験に要する工数も相当に大とな
る。又、最近のメモリは単にメモリのみをワンチップに
搭載するのみならず、各種のロジック回路も同時に搭載
することから、その性能試験の実施はかなシ複雑化して
いる。
従来技術と問題点
第１図は一般的なメモリ（５ｔａｔｉｃ ＲＡＭ ）の
ドブロックの詳細を示す図である。この１ブロツクをＢ
Ｋと称するものとすると、２５６に語×４ビットのメモ
リは、４つのブロックＢＫ０．ＢＫ、１．ＢＫ２および
ＢＫ、か（々る。いずれも同一の構成であわ、動作も同
じである。第１図に示すとおシ、ブロックＢＫは読出し
データＤ。ｕｔを送出するセンスアンプＳＡと、書込み
データＤｉｎを入力とするライトアンプＷＡと、読出し
と書込みの切換えを行う第１ 読出し／書込みトランジ
スタ対Ｑ１． 、 Ｑｌ、と、同様の切換えを行う第２
読出し／書込みトランジスタ対Ｑｚ１１ Ｑ２２と、
トランジスタ対Ｑ１１ ＋ Ｑｌ２ にそれぞれ接続す
る第１ビット線対ＢＬ、□、 ＢＬｌ□と、トランジス
タ対Ｑ２１ ＃ Ｑ２２にそれぞれ接続する第２ビット
線対ＢＬ２１． ＢＬ、□と、第１ビ？ト線切換えトラ
ンジスタ対ＢＬＳｌと、第２ビット線切換えトランジス
タ対ＢＬＳ、と、各ビット線対ＢＬ、□、 ＢＬ、□。
ドブロックの詳細を示す図である。この１ブロツクをＢ
Ｋと称するものとすると、２５６に語×４ビットのメモ
リは、４つのブロックＢＫ０．ＢＫ、１．ＢＫ２および
ＢＫ、か（々る。いずれも同一の構成であわ、動作も同
じである。第１図に示すとおシ、ブロックＢＫは読出し
データＤ。ｕｔを送出するセンスアンプＳＡと、書込み
データＤｉｎを入力とするライトアンプＷＡと、読出し
と書込みの切換えを行う第１ 読出し／書込みトランジ
スタ対Ｑ１． 、 Ｑｌ、と、同様の切換えを行う第２
読出し／書込みトランジスタ対Ｑｚ１１ Ｑ２２と、
トランジスタ対Ｑ１１ ＋ Ｑｌ２ にそれぞれ接続す
る第１ビット線対ＢＬ、□、 ＢＬｌ□と、トランジス
タ対Ｑ２１ ＃ Ｑ２２にそれぞれ接続する第２ビット
線対ＢＬ２１． ＢＬ、□と、第１ビ？ト線切換えトラ
ンジスタ対ＢＬＳｌと、第２ビット線切換えトランジス
タ対ＢＬＳ、と、各ビット線対ＢＬ、□、 ＢＬ、□。
ＢＬ、８． ＢＬ、、と交差しそれぞれワードドライバ
ＷＤ、 、 ＷＤ、・・・によって駆動されるワード線
ＷＬ１゜ＷＢ２・・・と、これらワード線とビット線対
の各交点に設けられるメモリセルＭＣ１，ＭＣ！、 、
ＭＣ３，ＭＣ４・・・等からなる。例えば、ワード線
選択信号Ｗ、が″Ｈ”レベル、ビット線選択信号Ｂ、が
″Ｈ”レベルになると、メモリセルＭＣ，が選択される
。なお、各メモリセル内に記憶されたデータはホールド
電流源Ｈ８１，Ｈ８，・・・によって保持される。
ＷＤ、 、 ＷＤ、・・・によって駆動されるワード線
ＷＬ１゜ＷＢ２・・・と、これらワード線とビット線対
の各交点に設けられるメモリセルＭＣ１，ＭＣ！、 、
ＭＣ３，ＭＣ４・・・等からなる。例えば、ワード線
選択信号Ｗ、が″Ｈ”レベル、ビット線選択信号Ｂ、が
″Ｈ”レベルになると、メモリセルＭＣ，が選択される
。なお、各メモリセル内に記憶されたデータはホールド
電流源Ｈ８１，Ｈ８，・・・によって保持される。
このブロックＢＫの動作については後に述べるが、その
構造について、本発明に関連する部分に注目すると、ま
ず第１にビット線対が複数対設けられる（図では２対の
ＢＬｌｌ、 ＢＬ、、およびＢＬ、□。
構造について、本発明に関連する部分に注目すると、ま
ず第１にビット線対が複数対設けられる（図では２対の
ＢＬｌｌ、 ＢＬ、、およびＢＬ、□。
ＢＬ２．を例示する）。従って、ビット線対の長さを半
減できると共に、ビット線切換えトランジスタ対の（Ｂ
ＬＳ□、ＢＬＳ、）いずれか一方をオフにすればビット
線電流も半減する。第２に、例えばデータ″″１”をメ
モリセルＭＣ１とＭＣ，に書込んだとすると、図中０で
囲んブ側のトランジスタがオンする。すなわち、両ビッ
ト線対の中心に対し対称的にオンとなる。これは、ライ
トアンプＷＡの出力を共通にベースに受けるトランジス
タＱ１ｇとＱ２１が実際には単一のマルチエミッタトラ
ンジスタとして組まれるからであシ（トランジスタの数
を減らすため）、ビット線ＢＬ１□とＢＬ、□には、同
一の書込みデータＤｉｎに対し常に同一の論理レベルが
現われる仁とになる。
減できると共に、ビット線切換えトランジスタ対の（Ｂ
ＬＳ□、ＢＬＳ、）いずれか一方をオフにすればビット
線電流も半減する。第２に、例えばデータ″″１”をメ
モリセルＭＣ１とＭＣ，に書込んだとすると、図中０で
囲んブ側のトランジスタがオンする。すなわち、両ビッ
ト線対の中心に対し対称的にオンとなる。これは、ライ
トアンプＷＡの出力を共通にベースに受けるトランジス
タＱ１ｇとＱ２１が実際には単一のマルチエミッタトラ
ンジスタとして組まれるからであシ（トランジスタの数
を減らすため）、ビット線ＢＬ１□とＢＬ、□には、同
一の書込みデータＤｉｎに対し常に同一の論理レベルが
現われる仁とになる。
第２図は２ブロツク構成からなるメモリの従来例を示す
回路図である。々お、第１図と同一の構成要素には同一
の参照記号を付して示し、ブロック対応でサフィックス
の数字を付加する（後の図において同じ）。本図ではブ
ロックＢｋ０とブロックＢＫ、を示す。各ブロックはそ
れぞれ独立に動作し個別に読出しデータＤ。ｕｔｏ ｌ
ＤＯｕｔｌを得るが、回路の簡素化のためになるべく
共用化を図る。例えば、書込みデータＤｉｎは共通に与
えられ、又、ライトイネーブル信号ＷＥ等も共通である
。いずれのブロックをアクティブにするかはブロック選
択信号ＢＳ０．ＢＳ、の切換えによって決める。とζろ
がとのような共用化は、性能試験の場合に不都合となる
。これについてさらに詳しく説明する。性能試験では、
試験データのパターン数が少なければ少ない程好ましい
。パターン数の増大は、工数の増大、従って製品コスト
の増加を招くからである。このため、メモリセル群の性
能試験に際しては、例えば、全メモリセル群に一括して
データ′１”を書込み、又は１０＃を書込み、次にこれ
らを再読出しして、読出しデータが所望のデータ＠１”
又は“０″になっそいるか否か検査するということが、
その性能試験の一工程として行われる。このとき、第１
図のブロックを第２図のように組立てたメモリでは不都
合を生ずる。例えば、第２図の全メモリセル（ＭＣ）に
一括してデータ″′１”を書き込んだとすると、既述し
たように、メモリセルＭＣ，、内の２つのトランジスタ
のオン、オフおよび隣接メモリセル間Ｃｏ２内の２つの
トランジスタのオン。
回路図である。々お、第１図と同一の構成要素には同一
の参照記号を付して示し、ブロック対応でサフィックス
の数字を付加する（後の図において同じ）。本図ではブ
ロックＢｋ０とブロックＢＫ、を示す。各ブロックはそ
れぞれ独立に動作し個別に読出しデータＤ。ｕｔｏ ｌ
ＤＯｕｔｌを得るが、回路の簡素化のためになるべく
共用化を図る。例えば、書込みデータＤｉｎは共通に与
えられ、又、ライトイネーブル信号ＷＥ等も共通である
。いずれのブロックをアクティブにするかはブロック選
択信号ＢＳ０．ＢＳ、の切換えによって決める。とζろ
がとのような共用化は、性能試験の場合に不都合となる
。これについてさらに詳しく説明する。性能試験では、
試験データのパターン数が少なければ少ない程好ましい
。パターン数の増大は、工数の増大、従って製品コスト
の増加を招くからである。このため、メモリセル群の性
能試験に際しては、例えば、全メモリセル群に一括して
データ′１”を書込み、又は１０＃を書込み、次にこれ
らを再読出しして、読出しデータが所望のデータ＠１”
又は“０″になっそいるか否か検査するということが、
その性能試験の一工程として行われる。このとき、第１
図のブロックを第２図のように組立てたメモリでは不都
合を生ずる。例えば、第２図の全メモリセル（ＭＣ）に
一括してデータ″′１”を書き込んだとすると、既述し
たように、メモリセルＭＣ，、内の２つのトランジスタ
のオン、オフおよび隣接メモリセル間Ｃｏ２内の２つの
トランジスタのオン。
オフは同図中のＯＮ・０ＦＦ−ＯＦＦ−ＯＮの如く対称
的に現われる。このことは、メモリセルＭＣ１，−ＭＣ
１，、Ｍｅｏ、−Ｍｅｏ、・・・についても同様である
。
的に現われる。このことは、メモリセルＭＣ１，−ＭＣ
１，、Ｍｅｏ、−Ｍｅｏ、・・・についても同様である
。
第３図は第２図中のメモリセル群の一部を取シ出して図
解的に記憶データの内容を示す図である。
解的に記憶データの内容を示す図である。
牽２図中の対応するメモリセル内の各トランジスタのＯ
Ｎ、ＯＦＦはそれぞれデータ″″１”、″Ｏ＃とじて表
わしている。ここで、仮に第３図中のｘ印で部分で配線
ショートが生じていたものとする。このような配線シロ
ートは性能試験で検出され、当該チップを廃棄しなけれ
ばならない。ところが実際にはその検出ができない場合
がある。これが問題である。なぜなら、配線ショートを
生じているメモリセルＭＣ０２およびＭＣ，□内におけ
る対向する告トランジスタおよびピット線は、常に共に
同一の論理レベルを生じさせているからであり、見かけ
上、配線ショートは無いのと等しくなる。しかし、実際
のメモリ使用状態では、上記性能試験のときのように全
メモリセルにａｌｌ“１”（又は“Ｏｎ）を書込むとい
う状態は殆んどなく、むしろ、メモリセルＭＣｏ２とＭ
ＣＩＩで相互に異なるデータを書込むことになる事態の
方が多い。つまり書込みデータ次第である。とのように
ＭＣ０，とＭＣ，、で相互に異なるデータを書込もうと
したとき、上記配線ショートによシ書込みエラーを生ず
る。又、データの読出し時にも当然読出しエラーを生ず
る。
Ｎ、ＯＦＦはそれぞれデータ″″１”、″Ｏ＃とじて表
わしている。ここで、仮に第３図中のｘ印で部分で配線
ショートが生じていたものとする。このような配線シロ
ートは性能試験で検出され、当該チップを廃棄しなけれ
ばならない。ところが実際にはその検出ができない場合
がある。これが問題である。なぜなら、配線ショートを
生じているメモリセルＭＣ０２およびＭＣ，□内におけ
る対向する告トランジスタおよびピット線は、常に共に
同一の論理レベルを生じさせているからであり、見かけ
上、配線ショートは無いのと等しくなる。しかし、実際
のメモリ使用状態では、上記性能試験のときのように全
メモリセルにａｌｌ“１”（又は“Ｏｎ）を書込むとい
う状態は殆んどなく、むしろ、メモリセルＭＣｏ２とＭ
ＣＩＩで相互に異なるデータを書込むことになる事態の
方が多い。つまり書込みデータ次第である。とのように
ＭＣ０，とＭＣ，、で相互に異なるデータを書込もうと
したとき、上記配線ショートによシ書込みエラーを生ず
る。又、データの読出し時にも当然読出しエラーを生ず
る。
発明の目的
上記問題点に鑑み本発明は、上記のような隣接ブロック
間での配線ショートがあってもこれを、性能試験時に、
試験工数を増やすことなく簡単且つ迅速に検出できるよ
うにした半導体記憶装置を提案することを目的とするも
のである。
間での配線ショートがあってもこれを、性能試験時に、
試験工数を増やすことなく簡単且つ迅速に検出できるよ
うにした半導体記憶装置を提案することを目的とするも
のである。
発明の構成
上記目的を達成するために本発明は、１のブロックにお
いて、当該センスアンプおよび当該ライトアンプが当該
ビット線対に対して接続する配線パターンと、該ｌのブ
ロックに隣接する他のブロックにおける同様の配線パタ
ーンとが相互に逆転するようにしたことを特徴とするも
のである。
いて、当該センスアンプおよび当該ライトアンプが当該
ビット線対に対して接続する配線パターンと、該ｌのブ
ロックに隣接する他のブロックにおける同様の配線パタ
ーンとが相互に逆転するようにしたことを特徴とするも
のである。
発明の実施例
第４図は本発明の考え方を端的に表現するための、第３
図に対応するデータパターン図である。
図に対応するデータパターン図である。
第３図と比較して異なるのは、全メモリセルにａｌｌ
＠１”を書込んだときのデータの論理がブロックＢＫ□
において、第３図のそれと逆転していることである。つ
ま！りＢＫ０内で“１００１”となれば、隣シのＢＫ、
内では”０１１０”となシ、逆にＢＫ０内で“０１１０
”となれば、ＢＫ、内では″”１００１”となる。この
ような逆転したデータパターンが現われるようにしてお
けば、万一、第３図のＸ印で示す隣接ブロック間での配
線シ冒−トが生じたとき、その両端の論理レベルに差が
できて、その配線シ、−トの存在が外°部から見えるよ
うになる。
＠１”を書込んだときのデータの論理がブロックＢＫ□
において、第３図のそれと逆転していることである。つ
ま！りＢＫ０内で“１００１”となれば、隣シのＢＫ、
内では”０１１０”となシ、逆にＢＫ０内で“０１１０
”となれば、ＢＫ、内では″”１００１”となる。この
ような逆転したデータパターンが現われるようにしてお
けば、万一、第３図のＸ印で示す隣接ブロック間での配
線シ冒−トが生じたとき、その両端の論理レベルに差が
できて、その配線シ、−トの存在が外°部から見えるよ
うになる。
つまシ、データ１１”であるべきものが、その配線シ目
−トを通して隣シのデータ″″０”に引き込まれて１０
＃に変化してしまう。あるいは″Ｏ”であるべきものが
“１”に化けてしまう。又、ときには、′１＃。
−トを通して隣シのデータ″″０”に引き込まれて１０
＃に変化してしまう。あるいは″Ｏ”であるべきものが
“１”に化けてしまう。又、ときには、′１＃。
＠０”の中間レベルになってしまうかもしれない。
いずれにしても、読出し側（外部）からみれば期待した
データが得られないので、容易にエラーを発見でき、配
線ショートあシと判断できる。ここに前記の問題点を解
決することができる。
データが得られないので、容易にエラーを発見でき、配
線ショートあシと判断できる。ここに前記の問題点を解
決することができる。
以下、第４図のような、隣接ブロック間で逆転したデー
タパターンを得るだめの具体的手法を説明する。その前
に、第１図に示した一般的なＲＡＭブロックＢＫの動作
を簡単に述べておく。この動作は、下記真理値表を参照
することによシ明白である。表■は瘉ンスアンプＳＡに
関するもの、表■はライトアンプＷＡに関するものであ
る。
タパターンを得るだめの具体的手法を説明する。その前
に、第１図に示した一般的なＲＡＭブロックＢＫの動作
を簡単に述べておく。この動作は、下記真理値表を参照
することによシ明白である。表■は瘉ンスアンプＳＡに
関するもの、表■はライトアンプＷＡに関するものであ
る。
表 Ｉ
表■
上記画表の上欄の記号ａ、ｂ＋ｅ＋ｄ、Ｄｉｎ＊ Ｄｏ
ｕｔ ＃ＷＥ、ＢＳおよびＢＳ’の意味は第１図に示す
とおシである。表■のＨは例えば０ＶＳＬは一〇、５Ｖ
。
ｕｔ ＃ＷＥ、ＢＳおよびＢＳ’の意味は第１図に示す
とおシである。表■のＨは例えば０ＶＳＬは一〇、５Ｖ
。
ＨＨは例えば−〇、８■、ＬＬは−２，Ｉ Ｖテあル。
表■のＨはｈｉｇｈレベル、Ｌはｌｏｗレベル、ＷＨは
−ｏ、ｓ ｖ、ＷＬは−１，８■、Ｒは−１，２Ｖであ
る。
−ｏ、ｓ ｖ、ＷＬは−１，８■、Ｒは−１，２Ｖであ
る。
画表とも、Ｘ印はｄｏｎ’ｔ ｃａｒｅ （ＨでもＬで
も構わない）である。表■の左欄の（１）は非選択状態
、（２）は選択且つ読出し状態、（３）は選択且つデー
タ“１″（論理レベルＨ）の書込み状態、（４）は選択
且つデータ“０”（論理レベルＬ）の書込み状態である
。
も構わない）である。表■の左欄の（１）は非選択状態
、（２）は選択且つ読出し状態、（３）は選択且つデー
タ“１″（論理レベルＨ）の書込み状態、（４）は選択
且つデータ“０”（論理レベルＬ）の書込み状態である
。
ワード線ＷＬ、が″Ｈ″レベルで選択状態およびピット
線選択信号（Ｂ１．Ｂ、）によりＢＬＳ１が選択状態の
ときにはＭＣ□が選択状態にあり、他のＭＣ２は非選択
状態となる。メモリセルの内容の読出しでは、トランジ
スタＱ１□、Ｑ、２をとおしてメモリセルのペース電位
の電位差がａ、ｂ点に現われる。第１図の例では８点は
″Ｈ”レベル、ｂ点は″Ｌ″レベルが出ている。この結
果が読出しデータＤ。ｕｔ＝’Ｈ”レベルとして現われ
る。書込みについても同様であシ、ＭＣ，にＤｉｎ−′
Ｈ″を書きたいときには、トランジスタＱｌｌのペース
電位を下げ、Ｑ□２のペース電位を上げることによシ、
そのメモリセルへの書込みを行う。
線選択信号（Ｂ１．Ｂ、）によりＢＬＳ１が選択状態の
ときにはＭＣ□が選択状態にあり、他のＭＣ２は非選択
状態となる。メモリセルの内容の読出しでは、トランジ
スタＱ１□、Ｑ、２をとおしてメモリセルのペース電位
の電位差がａ、ｂ点に現われる。第１図の例では８点は
″Ｈ”レベル、ｂ点は″Ｌ″レベルが出ている。この結
果が読出しデータＤ。ｕｔ＝’Ｈ”レベルとして現われ
る。書込みについても同様であシ、ＭＣ，にＤｉｎ−′
Ｈ″を書きたいときには、トランジスタＱｌｌのペース
電位を下げ、Ｑ□２のペース電位を上げることによシ、
そのメモリセルへの書込みを行う。
ととるで上記動作を行うブロックＢＫを第２図のように
組立て、且つ第４図に示す如き本発明の逆転データパ之
−ン（ブロックＢＫ０とＢＫ１ト（７）間の逆転）を得
ようとするならば、 （１） メモリセル群（ＭＣ）にａｌｌ−０１のデータ
を書込み、 Ｑｌ） ブロックＢＫ０は非選択として、ブロックＢＫ
１にａｌｌ−１”のデー′夕を書込み、（至）プｈツク
ＢＫｏのデ７り″０”が正しく読出されるか否かを調べ
る、という少なくとも３ステツプを導入しなければなら
ない。又、上記の３ステツプは各ブロック毎に繰シ返し
行わ々ければならない。これは明らかに性能試験の工数
増大を招く。
組立て、且つ第４図に示す如き本発明の逆転データパ之
−ン（ブロックＢＫ０とＢＫ１ト（７）間の逆転）を得
ようとするならば、 （１） メモリセル群（ＭＣ）にａｌｌ−０１のデータ
を書込み、 Ｑｌ） ブロックＢＫ０は非選択として、ブロックＢＫ
１にａｌｌ−１”のデー′夕を書込み、（至）プｈツク
ＢＫｏのデ７り″０”が正しく読出されるか否かを調べ
る、という少なくとも３ステツプを導入しなければなら
ない。又、上記の３ステツプは各ブロック毎に繰シ返し
行わ々ければならない。これは明らかに性能試験の工数
増大を招く。
このような工数を激減させるのが第４図の逆蔽データパ
ターンであシ、ａｌｌ ”’１’又はａｌｌ −０’を
１回全メモリセルに書込めば、その読出し時（ブロック
毎に且つメモリセル毎にＤｏ、を得るものであシ従来と
変わらない）に配線シ冒−トを検出できる。なお、デー
タエラーの原因は単に配線シｗ−トに限らない。
ターンであシ、ａｌｌ ”’１’又はａｌｌ −０’を
１回全メモリセルに書込めば、その読出し時（ブロック
毎に且つメモリセル毎にＤｏ、を得るものであシ従来と
変わらない）に配線シ冒−トを検出できる。なお、デー
タエラーの原因は単に配線シｗ−トに限らない。
第５図は本発明′に基づくメモリのブロック構成例を示
す配線図であシ、第４図の逆転データパターンを得る一
例である。本図において、各ブロツ線ＷＬ、、ＷＬ、・
・・があること、これらに交差するメモリセル（ＭＣ）
の群があること、各ビット線対に相補的に書込みデータ
（Ｄｌｎ、Ｄｌｎ）を端子（ｅ。
す配線図であシ、第４図の逆転データパターンを得る一
例である。本図において、各ブロツ線ＷＬ、、ＷＬ、・
・・があること、これらに交差するメモリセル（ＭＣ）
の群があること、各ビット線対に相補的に書込みデータ
（Ｄｌｎ、Ｄｌｎ）を端子（ｅ。
ｄ）よシ与えるライトアンプＷＡ０．ＷＡ、があること
、各ビット線対の相補的なレベルｖＢＬ、ｖＢＬを端子
（ａ、ｂ ）に入力して読出しデータを得るセンスアン
プＳＡｏ、 ＳＡ１があること等は、従来と全く変わら
ない。ととろが、各ビット線対とライトアンプを接続す
る第１の配線パターンＬＰ。、 、ＬＰ、。
、各ビット線対の相補的なレベルｖＢＬ、ｖＢＬを端子
（ａ、ｂ ）に入力して読出しデータを得るセンスアン
プＳＡｏ、 ＳＡ１があること等は、従来と全く変わら
ない。ととろが、各ビット線対とライトアンプを接続す
る第１の配線パターンＬＰ。、 、ＬＰ、。
と、各ビット線対とセンスアンプを娶続する第２の配線
パターンＬＰｏ２．ＬＰ、、をよ、くみ゛ると、プロｙ
りＢＫｏｆ）該配線パター、ン６ｐ０１． ＬＰ０１
とブロックＢＫ１の該配線パターンＬＰ、□、 ＬＰ１
２とは同一のパターンでない。具体的には第１の配線パ
ターンる。又、第２の配線パターン（ＬＰ、）の対が両
ブロック相互間で逆転している。結局、本発明は隣接ブ
ロック相互間で配線パターンの対を入れ替えたに過ぎず
、ハードウェア上の変更社極めて少ない上、新たに導入
する素子も全く不要である。ここに本゛発明の利益があ
あ。
パターンＬＰｏ２．ＬＰ、、をよ、くみ゛ると、プロｙ
りＢＫｏｆ）該配線パター、ン６ｐ０１． ＬＰ０１
とブロックＢＫ１の該配線パターンＬＰ、□、 ＬＰ１
２とは同一のパターンでない。具体的には第１の配線パ
ターンる。又、第２の配線パターン（ＬＰ、）の対が両
ブロック相互間で逆転している。結局、本発明は隣接ブ
ロック相互間で配線パターンの対を入れ替えたに過ぎず
、ハードウェア上の変更社極めて少ない上、新たに導入
する素子も全く不要である。ここに本゛発明の利益があ
あ。
かくして、配線パターン替えをしたメモリ（第５図）に
よれば、例えばａｌｌ”１”のデータを書込んだとき、
ブロックＢＫｊ内の各トランジスタが図示するようにＯ
Ｎ・０ＦＦ−ＯＦＦ・ＯＮと々るのに対し、ブロックＢ
Ｋ、内の各トランジスタは図示するようにＯＦＦ＠０Ｎ
−ＯＮ・ＯＦＦ となり、結果として、゛所望の第４図
の逆転データパターンが得られ名。
よれば、例えばａｌｌ”１”のデータを書込んだとき、
ブロックＢＫｊ内の各トランジスタが図示するようにＯ
Ｎ・０ＦＦ−ＯＦＦ・ＯＮと々るのに対し、ブロックＢ
Ｋ、内の各トランジスタは図示するようにＯＦＦ＠０Ｎ
−ＯＮ・ＯＦＦ となり、結果として、゛所望の第４図
の逆転データパターンが得られ名。
従って、既述したステップ（１） 、 （Ｉｔ）および
（至）を客ブロック毎に実行する必要がなくなる。なお
、かかる配線替えで通常のメモリの読出し／書込み動作
が変更になることはない。
（至）を客ブロック毎に実行する必要がなくなる。なお
、かかる配線替えで通常のメモリの読出し／書込み動作
が変更になることはない。
発明の詳細
な説明したように本発明によれば従来のメモリに簡単な
設計変更を加えるのみで性能試験における既述の問題点
を容易に解消することができる。
設計変更を加えるのみで性能試験における既述の問題点
を容易に解消することができる。
第１図は一般的なメモリ（５ｔａｔｉｃ ＲＡＭ ）の
１ブロツクの詳細を示す図、第２図は２ブロツク構成か
らなるメモリの従来例を示す回路図、第３図は第２図中
のメモリセル群の一部を取シ出して図解的に記憶データ
の内容を示す図、第４図は本発明の考え方を端的に表現
するだめの、第３図に対応するデータパターン図、第５
図は本発明に基づくメモリのブロック構成例を示す配線
図である。 ＢＫ、 Ｂｙ； 、 ＢＫｌ−・・ブロック、ＳＡ、Ｓ
Ａｏ、ＳＡ、−・・センスアンプ、ＷＡ、ＷＡｏ、ＷＡ
□・・・ライトアンプ、ＢＬｏ、 、 ＢＬｏｌ、 Ｂ
Ｌ、１． ＢＬｌｌ・・・ビット線対、ＷＬｌ。 ＷＢ２・・・ワード線、ＭＣ０１１ＭＣ０２１ＭＣｏ３
１ＭＣｏ４゜ＭＣ１ｍ、ＭＣ１２，ＭＣ，３，ＭＣ，、
・・・メモリセル、ＬＰｏｌｌＬＰ、、・・・第１の配
線パターン、ＬＰｏ、 ｌ ＬＰ、２−・・第２の配線
パターン。 第１図 堅 塾
１ブロツクの詳細を示す図、第２図は２ブロツク構成か
らなるメモリの従来例を示す回路図、第３図は第２図中
のメモリセル群の一部を取シ出して図解的に記憶データ
の内容を示す図、第４図は本発明の考え方を端的に表現
するだめの、第３図に対応するデータパターン図、第５
図は本発明に基づくメモリのブロック構成例を示す配線
図である。 ＢＫ、 Ｂｙ； 、 ＢＫｌ−・・ブロック、ＳＡ、Ｓ
Ａｏ、ＳＡ、−・・センスアンプ、ＷＡ、ＷＡｏ、ＷＡ
□・・・ライトアンプ、ＢＬｏ、 、 ＢＬｏｌ、 Ｂ
Ｌ、１． ＢＬｌｌ・・・ビット線対、ＷＬｌ。 ＷＢ２・・・ワード線、ＭＣ０１１ＭＣ０２１ＭＣｏ３
１ＭＣｏ４゜ＭＣ１ｍ、ＭＣ１２，ＭＣ，３，ＭＣ，、
・・・メモリセル、ＬＰｏｌｌＬＰ、、・・・第１の配
線パターン、ＬＰｏ、 ｌ ＬＰ、２−・・第２の配線
パターン。 第１図 堅 塾
Claims (1)
- 【特許請求の範囲】 １、複数のビット線対と、これらに交差する複数のワー
ド線と、これらビット線対とワード線の各交点に設けら
れるメモリセルの群と、各前記ビット線対に接続され、
選択された該メモリセルに対して、第１の配線パターン
の対を介しそれぞれデータＤ１ｎおよびＤｌｎの書込み
を行うライトアンプと、各前記ビット線対に接続され、
選択された該メモリセルのデータに応じた該ビット線対
のレベルｖＢＬおよび■ＢＬを、第２の配線パターンの
対を介して入力し読出しデータを生成するセンスアンプ
とを有してなるブロックがあシ、該ブロックが複数個並
列して設けられる半導体記憶装置において、 １の前記ブロックにおける前記第１および第２の配線パ
ターンの対と、該１のブロックに隣接する他のブロック
における該第１および第２の配線パターンの対とがそれ
ぞれ相互に逆転したパターンをもって対応する前記ビッ
ト線対に接続されることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59060600A JPS60205895A (ja) | 1984-03-30 | 1984-03-30 | 半導体記憶装置 |
| US06/715,835 US4692900A (en) | 1984-03-30 | 1985-03-25 | Semiconductor memory device having block pairs |
| DE8585103494T DE3580993D1 (de) | 1984-03-30 | 1985-03-26 | Halbleiterspeicheranordnung. |
| EP85103494A EP0156345B1 (en) | 1984-03-30 | 1985-03-26 | Semiconductor memory device |
| KR8502130A KR900006220B1 (en) | 1984-03-30 | 1985-03-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59060600A JPS60205895A (ja) | 1984-03-30 | 1984-03-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60205895A true JPS60205895A (ja) | 1985-10-17 |
| JPH0330958B2 JPH0330958B2 (ja) | 1991-05-01 |
Family
ID=13146898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59060600A Granted JPS60205895A (ja) | 1984-03-30 | 1984-03-30 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4692900A (ja) |
| EP (1) | EP0156345B1 (ja) |
| JP (1) | JPS60205895A (ja) |
| KR (1) | KR900006220B1 (ja) |
| DE (1) | DE3580993D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008287882A (ja) * | 2008-08-20 | 2008-11-27 | Renesas Technology Corp | 半導体記憶装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4769785A (en) * | 1986-06-02 | 1988-09-06 | Advanced Micro Devices, Inc. | Writing speed of SCR-based memory cells |
| US5053951A (en) * | 1986-12-23 | 1991-10-01 | Bull Hn Information Systems Inc. | Segment descriptor unit for performing static and dynamic address translation operations |
| JPH06105548B2 (ja) * | 1987-02-02 | 1994-12-21 | 三菱電機株式会社 | ダイナミツク形半導体記憶装置 |
| US5249159A (en) * | 1987-05-27 | 1993-09-28 | Hitachi, Ltd. | Semiconductor memory |
| US4858183A (en) * | 1987-06-02 | 1989-08-15 | Texas Instruments Incorporated | ECL high speed semiconductor memory and method of accessing stored information therein |
| US4891789A (en) * | 1988-03-03 | 1990-01-02 | Bull Hn Information Systems, Inc. | Surface mounted multilayer memory printed circuit board |
| US4866676A (en) * | 1988-03-24 | 1989-09-12 | Motorola, Inc. | Testing arrangement for a DRAM with redundancy |
| US4845669A (en) * | 1988-04-27 | 1989-07-04 | International Business Machines Corporation | Transporsable memory architecture |
| US5027326A (en) * | 1988-11-10 | 1991-06-25 | Dallas Semiconductor Corporation | Self-timed sequential access multiport memory |
| US5208778A (en) * | 1988-11-16 | 1993-05-04 | Mitsubishi Denki Kabushiki Kaisha | Dynamic-type semiconductor memory device operable in test mode and method of testing functions thereof |
| JPH03162800A (ja) * | 1989-08-29 | 1991-07-12 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| US5117426A (en) * | 1990-03-26 | 1992-05-26 | Texas Instruments Incorporated | Circuit, device, and method to detect voltage leakage |
| US5388072A (en) * | 1992-04-10 | 1995-02-07 | International Business Machines Corporation | Bit line switch array for electronic computer memory |
| US5719890A (en) * | 1995-06-01 | 1998-02-17 | Micron Technology, Inc. | Method and circuit for transferring data with dynamic parity generation and checking scheme in multi-port DRAM |
| US6487207B1 (en) | 1997-02-26 | 2002-11-26 | Micron Technology, Inc. | Shared buffer memory architecture for asynchronous transfer mode switching and multiplexing technology |
| JP3110400B2 (ja) * | 1998-10-30 | 2000-11-20 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| US6650561B2 (en) | 2002-01-30 | 2003-11-18 | International Business Machines Corporation | High reliability content-addressable memory using shadow content-addressable memory |
| US6992939B2 (en) * | 2004-01-26 | 2006-01-31 | Micron Technology, Inc. | Method and apparatus for identifying short circuits in an integrated circuit device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55142487A (en) * | 1979-04-25 | 1980-11-07 | Hitachi Ltd | Bipolar memory circuit |
| JPS5630754A (en) * | 1979-08-23 | 1981-03-27 | Fujitsu Ltd | Semiconductor memory device |
| JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
| JPS6047665B2 (ja) * | 1981-01-29 | 1985-10-23 | 富士通株式会社 | スタティック半導体メモリ |
-
1984
- 1984-03-30 JP JP59060600A patent/JPS60205895A/ja active Granted
-
1985
- 1985-03-25 US US06/715,835 patent/US4692900A/en not_active Expired - Fee Related
- 1985-03-26 EP EP85103494A patent/EP0156345B1/en not_active Expired - Lifetime
- 1985-03-26 DE DE8585103494T patent/DE3580993D1/de not_active Expired - Fee Related
- 1985-03-29 KR KR8502130A patent/KR900006220B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008287882A (ja) * | 2008-08-20 | 2008-11-27 | Renesas Technology Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR900006220B1 (en) | 1990-08-25 |
| EP0156345B1 (en) | 1991-01-02 |
| US4692900A (en) | 1987-09-08 |
| KR850007158A (ko) | 1985-10-30 |
| JPH0330958B2 (ja) | 1991-05-01 |
| DE3580993D1 (de) | 1991-02-07 |
| EP0156345A3 (en) | 1988-07-27 |
| EP0156345A2 (en) | 1985-10-02 |
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