JP3071654B2 - パワーオン・リセット回路 - Google Patents
パワーオン・リセット回路Info
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Description
回路に関し、特にCMOS(complementar
y metal−oxide semiconduct
or transistor)型の半導体集積回路に搭
載され、この半導体集積回路における電源投入時や電源
降下時に、所定のリセット信号を発生するパワーオン・
リセット回路に関する。
路の1例を回路図で示した図7を参照すると、高位側電
源電位(以下、電源電位と称す)VDDと低位側電源電
位(以下、接地電位と称す)GNDとの間に、ゲートと
ドレインとが接続された第1導電型MOSトランジスタ
(以下、P型MOSトランジスタと称す)P6および抵
抗素子R7が直列接続され、この直列接続点をDとす
る。抵抗素子R7には容量素子C2が並列接続され、直
列接続点Dは、電源電位VDDと接地電位GNDとの間
に直列接続された抵抗素子R8および第2導電型MOS
トランジスタ(以下、N型MOSトランジスタと称す)
N3のゲートに接続される。抵抗素子R8には容量素子
C3が並列接続され、かつ抵抗素子R8およびN型MO
SトランジスタN3の直列接続点Eはインバータ6の入
力端に接続されその出力端は出力端子OUTに接続され
て構成されている。
圧/時間特性を示した図8を参照すると、このパワーオ
ン・リセット回路は、まず、時間t0で電源電位VDD
が供給され、時間の経過とともに電位は時間t3の電源
電位VDDに向って上昇していく。この電位VDDがP
型MOSトランジスタP6のしきい値電圧VTPを越え
る時間t1になると、P型MOSトランジスタP6は、
導通(オン)するとともに、接続点Dの電位も上昇しは
じめ、電源電位VDDに対しVTP分低下した電位(V
DD−VTP)に達する。
の電位がN型MOSトランジスタN3のしきい値電圧V
TNを越える時間t2になると、N型MOSトランジス
タN3がオンし、接続点Eの電位は論理レベルのロウレ
ベルになる。このロウレベルがインバータ6で反転され
て論理レベルのハイレベルとなり出力端子OUTに出力
される。このロウレベル期間をパワーオン・リセット信
号として利用する。
が特開平3−206709号公報に記載されている。同
公報記載のパワーオン・リセット回路の回路図を示した
図9を参照すると、この回路は、比較電圧生成部7と基
準電圧生成部9とこれらの回路の出力電圧を比較する電
圧検出部8とこの電圧検出部8の出力を反転出力する反
転増幅部10とを備え、比較電圧生成部7は電源電位V
DDおよび接地電位GND間に抵抗素子R9および容量
素子C4が直列接続されてなり、この直列接続点を比較
電圧出力とする。
および接地電位GND間に抵抗素子R10およびゲート
とドレインとを互に接続するN型MOSオランジスタN
7が直列接続され、この直列接続点を基準電圧出力端と
する。
を接地電位にゲートをN型トランジスタN7のゲートお
よびドレインに共通接続するN型MOSトランジスタN
7のドレインとの間に、P型MOSトランジスタP7お
よびN型MOSトランジスタN4の直列接続回路とP型
MOSトランジスタP8およびN型MOSトランジスタ
N5の直列接続回路とが互に並列接続状態で挿入され、
かつP型MOSトランジスタP7およびP8のゲートは
それぞれ他方のドレインに接続されるとともに、N型M
OSトランジスタN4のゲートには比較電圧出力端が、
N型MOSトランジスタN5のゲートには基準電圧出力
端がそれぞれ接続される。さらにP型MOSトランジス
タP8にはゲートとドレインを互に接続するP型MOS
トランジスタP9が並列接続で挿入され、P型MOSト
ランジスタP8のドレインが電圧検出部出力端となる。
入力端に接続される。反転増幅部10は、電源電圧VD
Dおよび接地電位GND間に直列接続で挿入されたP型
MOSトランジスタP10およびN型MOSトランジス
タN8からなるインバータ10のそれぞれのゲートと一
端を接地電位GNDに接続する容量素子C5の他端と入
力端に共通接続されてなり、インバータの出力端が出力
端子OUTに接続されて構成される。
は、供給された電源電位VDDが0Vから上昇し始める
と、比較電圧出力端および基準電圧出力端の各電位も上
昇し、これらの電圧が供給されるN型MOSトランジス
タN4およびN5のゲートも共に上昇して行く。
きい値電圧VTN5は、N型MOSトランジスタN4お
よびN6のしきい値電圧よりも低く設定されているた
め、N型MOSトランジスタN5が最初にオンとなる。
SトランジスタN6およびN7とともに、P型MOSト
ランジスタP7,P8,およびP9がオンになると、既
にN型MOSトランジスタN5がオンしているためN型
MOSトランジスタN5のドレイン電圧が低下し、P型
MOSトランジスタP7は更に深くバイアスされている
ので、逆にN型MOSトランジスタN4のドレイン電圧
は上昇する。
OSトランジスタN5に流れる電流よりもN型MOSト
ランジスタN4に流れる電流の方が多くなり、N型MO
SトランジスタN4のドレイ電圧が低下する。
ン電圧がP型MOSトランジスタP8のしきい値電圧を
更に越えると、N型MOSトランジスタN5のドレンイ
電圧が急上昇し、ほぼ電源電位VDD電圧に等しくなる
とともに、P型MOSトランジスタP7はオフし、N型
MOSトランジスタN4のドレインはロウレベルにな
る。
ドレイン電圧であるハイレベルは、反転増幅部10で反
転されてロウレベルとなり、出力端子OUTからパワー
オン・リセット信号として出力される。
オン・リセット回路の一例において、検出電圧(以下、
VPOCと称す)は次式に示すようにVTの和で決ま
る。
電圧とする。
0.2〔V〕とすると、検出電圧VPOCの常温バラツ
キは、±0.4〔V〕となる。また、しきい値電圧の温
度特性を−2mVとすると、検出電圧VPOCの温度特
性は、−4〔mV/℃〕となる。
の他の例の場合は、例えば、電源電位VDDの立ち上が
り時の検出電圧VPOCは次式で決る。
圧の製造バラツキを、±0.2〔V〕とすると、検出電
圧VPOCの常温バラツキは、±0.6〔V〕となり、
検出電圧VPOCの温度特性は約−2〔mV/℃〕とな
る。
6のしきい値電圧より低く設定するために、製造工程を
一工程増やす必要がある。
防止のためにパワーオン・リセット回路を内蔵する場
合、検出電圧VPOCの常温パラツキは±0〔mV/
℃〕という要求がでてきている。
従来のパワーオン・リセット回路では実現不可能であ
る。
く、しきい値電圧の製造バラツキによる影響を受けるこ
とのない、安定した検出電圧を得ることと、検出電圧が
温度に依存することのない信頼性の高いパワーオン・リ
セット回路を提供することにある。
セット回路の特徴は、半導体装置の電源電圧供給開始時
および電源電圧降下時にパワーオン・リセット信号を発
生して内部回路を初期化するパワーオン・リセット回路
において、電源電圧供給開始直後から前記内部回路が能
動状態になるまでの初期状態時間を短縮するためのスタ
ートアップ電圧を発生するスタートアップ電圧発生手段
および第1の分圧電圧を発生する抵抗分圧手段を兼ねた
制御電圧発生手段と前記能動状態時に導通して前記スタ
ートアップ電圧を高位側電源電位に引き上げる第1の第
1導電型MOSトランジスタとを有する第1の基準電圧
制御部と、高位側電源電位に接続される定電流源の一方
に第2の第1導電型MOSトランジスタが並列に付加さ
れ、その第2の第1導電型MOSトランジスタが前記初
期状態時間に前記スタートアップ電圧で導通し前記能動
状態では高位側電源電位になった前記スタートアップ電
圧で非導通になるとともに前記第1の第1導電型MOS
トランジスタを導通させる制御電圧を発生することによ
り前記能動状態への遷移が制御される基準電圧生成部と
を備え、この基準電圧生成部の基準電圧の出力端を第1
のコンパレータの一方の入力端子に接続し、かつ他方の
入力端子には前記制御電圧発生手段の前記第1の分圧電
圧出力端を接続して構成し、前記第1のコンパレータの
出力をパワーオン・リセット信号とすることにある。
て、前記スタートアップ電圧および前記第1の分圧電圧
とともにこの第1の分圧電圧よりも高電位の第2の分圧
電圧も併せて出力する第2の基準電圧制御部を有し、か
つ第1のコンパレータの他に第2のコンパレータをさら
に備え、前記第2の分圧電圧の出力端を前記第2のコン
パレータの一方の入力端子に接続し、かつ他方の入力端
子には前記第2の第1導電型MOSトランジスタのコレ
クタ電極と前記定電流源との接続点を接続するととも
に、前記第2のコンパレータの出力端を論理回路の一方
の入力端に接続し、他方の入力端に前記第1のコンパレ
ータの出力端を接続して構成し、前記論理回路の出力を
パワーオン・リセット信号とすることができる。
ワーオン・リセット信号が能動状態になり、前記論理回
路の論理演算結果で非能動状態にすることもできる。
が、前記スタートアップ電圧と前記第1の分圧電圧およ
び前記第2の分圧電圧とを生成する手段を共用すること
もできる。
側電源電位と低位側電源電位との間に、第3の第1導電
型MOSトランジスタおよび第1の第2導電型MOSト
ランジスタが直列接続で接続された第1の直列接続体と
第4の第1導電型MOSトランジスタと第2の第2導電
型MOSトランジスタと第1の抵抗素子とが直列接続で
接続された第2の直列接続体とを有し、前記第3の第1
導電型MOSトランジスタのゲートと前記第2の第1導
電型MOSトランジスタのゲートとドレインとが互に接
続されこの接続点を前記制御電圧の出力端とし、この制
御電圧の出力端がゲートに接続される第5の第1導電型
MOSトランジスタと第2の抵抗素子とこの抵抗素子側
をアノードとする第1ダイオードとが高位側電源電位お
よび低位側電源電位間に直列接続で接続され、前記第2
の抵抗素子および前記第5の第1導電型MOSトランジ
スタの直列接続点を前記基準電圧の出力端とするととも
に、前記第3の第1導電型MOSトランジスタと並列に
前記第2の第1導電型MOSトランジスタが接続されそ
の第2の第1導電型MOSトランジスタのゲートに前記
スタートアップ電圧の出力端が接続されて構成される。
の第2導電型MOSトランジスタおよび低位側電源電位
の間に低位側電源電位側をカソードとする第2のダイオ
ードを接続し、前記第1の抵抗素子および低位側電源電
位の間に低位側電源電位側をカソードとする第3のダイ
オードを接続して構成することもできる。
は、高位側電源電位と低位側電源電位との間に前記第1
の第1導電型MOSトランジスタと第3および第4の抵
抗素子とが直列接続で接続され前記第1の第1導電型M
OSトランジスタのドレインは第1の容量素子を介して
低位側電源電位に接続されるとともに前記スタートアッ
プ電圧の出力端とし、かつ前記第3および第4の抵抗素
子の直列接続点を前記第1の分圧電圧の出力端として構
成することもできる。
側電源電位と低位側電源電位との間に第6の第1導電型
MOSトランジスタと第5、第6および第7の抵抗素子
とが直列接続で接続され前記第6の第1導電型MOSト
ランジスタのドレインは第2の容量素子を介して低位側
電源電位に接続されるとともに前記スタートアップ電圧
の出力端とし、かつ前記第6および第7の抵抗素子の直
列接続点を前記第1の分圧電圧の出力端とし、前記第5
および第6の抵抗素子の直列接続点を第2の分圧電圧の
出力端として構成することもできる。
る。
である。図1を参照すると、本実施例のパワーオン・リ
セット回路は、電源電圧供給開始後から能動状態になる
までの時間を短縮するスタートアップ機能を有し能動状
態のときに出力する第1制御電圧およびこの電圧に応答
して基準電圧を生成する基準電圧生成部1aと、電源電
圧供給開始と同時に基準電圧生成部1aのスタートアッ
プ機能を強制的に能動状態にさせる第2制御電圧と第1
制御電圧とに応答して電源電圧を所定の比率で分圧した
比較電圧とをそれぞれ出力する基準電圧制御部2aと、
比較電圧および基準電圧を比較し比較電圧が基準電圧よ
りも低いときにその比較結果を検出電圧(リセット信
号)として出力するコンパレータ3とを備える。
接地電位GNDとの間に、P型MOSトランジスタP1
およびN型MOSトランジスタN1が直列接続で挿入さ
れた直列接続回路と、P型MOSトランジスタP2とN
型MOSトランジスタN2と抵抗素子R1とが直列接続
で挿入された直列接続回路とを有する。
ゲートとドレインとが互に接続されこの接続点CTの電
圧VCT(以下、第1制御電圧VCTと称す)の出力端
とし、N型MOSトランジスタN1のゲートとドレイン
とN電型MOSトランジスタN2のゲートとが互に接続
される。
トランジスタP3ゲートに接続され、このP型MOSト
ランジスタP3と抵抗素子R2とこの抵抗素子側をアノ
ードとするダイオードD1とが電源電位VDDおよび接
地電位GND間に直列接続で挿入されこの直列接続点r
efの電圧Vref(以下、基準電圧Vrefと称す)
の出力端とする。
にP電型MOSトランジスタP4が接続されそのゲート
に次に述べる基準電圧制御部2aの第2制御電圧VST
の出力端が接続されてスタートアップ機能を構成してい
る。
DDと接地電位GNDとの間にP型MOSトランジスタ
P5と抵抗素子R3およびR4とが直列接続で挿入さ
れ、P型MOSトランジスタP5のドレインは容量素子
C1を介して接地電位GNDに接続されるとともに、こ
のP型MOSトランジスタP5と容量素子C1の接続点
STの電圧VST(以下、第2制御電圧VSTと称す)
の出力端とし、かつ抵抗素子R3およびR4の直列接続
点Aの電圧Va(以下、比較電圧Vaと称す)の出力端
として構成される。
おいて、例えば、P型MOSトランジスタP1、P2お
よびP3のゲート長およびゲート幅をそれぞれ同一サイ
ズにし、かつN型MOSトランジスタN1に対しN2の
ゲート長を同一サイズとしゲート幅をM倍と設定すれ
ば、IEEE JOURNAL OF SOLID−S
TATE CIRCUITS,VOL.SC−14,N
O.3,1979,P656を参照すると、基準電圧V
refは次式で表せる。
−2mV 上式より、係数NおよびMを適切に選ぶことにより任意
の値に設定でき、温度保証された基準電圧Vrefが得
られる。
る。先ず、スタート・アップ機能を制御する第2制御電
圧VST生成の動作を説明する。
ト容量を主とする寄生容量によって、N1のドレインは
接地電位から、P2のドレインは電源電位からそれぞれ
動作開始をするために、一定電圧Vrefが出力するま
でには時間がかかることになり、基準電圧生成部1aと
してはこのままでは使えない。
子C1を介して接地することにより、P4をオンさせて
第2制御電圧VSTをロウレベルにしてP4をオンさ
せ、強制的に基準電圧生成部1aを動作させる。その
後、P2とミラーを構成するP5にドレイン電流を流
し、容量素子C1を充電することによって第2制御電圧
VSTをハイレベルとし、基準電圧生成部1aのP4を
オフさせてスタート・アップ機能を停止させる。
時のP5のドレイン電圧は、接地電位GNDにあるが、
このロウレベルによって基準電圧生成部1aはスタート
アップのP型MOSトランジスタP4がオンして動作状
態になり、この基準電圧生成部1aから出力される第1
制御電圧VCTのロウレベルによってP5がオンし、P
5のドレイン電圧はほぼ電源電圧VDDに等しくなる。
Aの電位Vaは、次式のように決まり動作する。
を示した図2を参照すると、時間t0で電源が投入され
ると、先ず、基準電圧制御部2aで生成されるスタート
アップの第1制御電圧VSTがロウレベルとなって基準
電圧生成部1aのP型MOSトランジスタP4がオン
し、時間t1で第1制御電圧VSTがハイレベルとなっ
てP型MOSトランジスタP4はオフする。
による分圧回路として動作し、式(5)に従って電源電
位VDDを抵抗分圧した比較電圧Vaを出力する。
準電圧Vrefを生成する能動状態となり、電圧Vre
fを出力し始める。この電圧Vrefが分圧電圧Vaを
越える時間t2においてコンパレータ3が上昇中の電源
電位VDDレベルに対応したハイレベルを出力端子OU
Tへ出力する。
めに必要な電源電位VDDに達する時間t3以降では、
式(3)で決まる基準電圧Vrefを出力する。
が上昇を続け、時間t4で電圧Vaが基準電圧Vref
を追い越す電源電位VDD(=VPOC)となり、コン
パレータ3の出力は反転してロウレベルとなり、出力端
子OUTからロウレベルをパワーオン・リセット信号と
して出力する。その後時間t5以降は電源電位VDDが
一定となる。次に、本実施例によるパワーオン・リセッ
ト回路の電圧VPOCのバラツキと温度特性についての
具体例を示す。
路の電圧VPOCの理論式は、式(3)および(5)よ
り、 VPOC=Vref・(1+R3/R4)={N・(k
・T/q)・lnM+VF(D1)}×(1+R3/R
4)…………………………………………(6)となり、
また、温度特性は式(4)および(6)より、 (Δ/ΔT)・(VPOC)={N・(k/q)・ln
M+(Δ/ΔT)・(VF(D1)}×(1+R3/R
4)…(7)となるが、常温でのバラツキは、上式
(6)から分かるように、Vrefの(1+R3/R
4)倍で、分圧抵抗比とN型MOSトランジスタN1に
対するN2のゲート幅比MとダイオードD1の準方向電
圧VF(D1)とで決まる。
の特性を示す図3を参照すると、基準電圧生成部1aの
P型MOSトランジスタP1,P2,P3,N型MOS
トランジスタN1,N2の各々のゲート面積の合計S
(以下、ゲート面積Sと称す)を横軸に、基準電圧Vr
efの常温でのバラツキ3σn-1 (以下、3σn-1 と称
す)を縦軸にそれぞれプロットした実験結果(1μmル
ールCMOSプロセス)を示す。
2,P3の各々のゲート長およびゲート幅を同一サイズ
とし、更に、N型MOSトランジスタN1に対しN2の
ゲート長を同一サイズとし、ゲート長を6倍とした。3
σn-1 は、ゲート面積Sに比例して小さくなる。具体的
な例として、 A=0.1mm2 (実寸)で3σn-1 =15mV という実験結果が得られている。
1))=0 (式(7)参照)となるNおよびMを選ぶと、基準電圧
Vref=1.25Vとなり、この値は、計算と実測で
一致している。
に、(1+R3/R4)=1.2とすると、VPOCの
常温でのバラツキは、3σn-1 ・(1+R3/R4)=
15×1.2=18mVとなる。
く、かつしきい値電圧の製造バラツキにもよらず、検出
電圧のバラツキが小さい、検出電圧が温度に依存するこ
とのない高精度なパワーオン・リセット回路が実現でき
る。
4を参照すると、第1の実施例との相違点は、図1に示
した基準電圧生成部1aの、N型MOSトランジスタN
1および接地電位GND間にダイオードD3を、抵抗素
子R1および接地電位GND間にダイオードD2をそれ
ぞれ付加したことである。それ以外の構成要素は同一で
あり、同一の構成要素には同一の符号を付して説明は省
略する。
も、前述した式(3),(4),(5),(6),そし
て(7)の関係は成立する。但し、N型MOSトランジ
スタN1およびN2を同一サイズとし、その代りにMに
対応する値としては、ダイオードD3とダイオードD2
との接合面積比で得られるようにして、同様な結果が得
られるようにした。
1の実施例と比べて同一ゲート面積で1/1.5倍と小
さくなる実験結果が得られている。したがって、本実施
例においても検出電圧の常温でのバラツキを小さくでき
る。
5を参照すると、第2の実施例との相違点は、基準電圧
制御部2aに代えて比較電圧Vaよりも高電圧のもう1
つの比較電圧をさらに備えるように抵抗素子R3を抵抗
素子R5と抵抗素子R6に分割(以下、その直列接続点
Bの電圧を比較電圧Vbと称す)した基準電圧制御部2
bを有し、基準電圧Vrefおよび比較電圧Vaをコン
パレータ3で比較した結果と、基準電圧Vrefの反転
電圧(P型MOSトランジスタP1のドレインの接続点
Cの電圧。以下、基準電圧Vcと称す)および比較電圧
Vbをコンパレータ4で比較した結果とをORゲート5
で論理和した結果をリセット信号として出力するように
したことである。それ以外の構成要素は同一であり、同
一の構成要素には同一の符号を付して説明は省略する。
用の電圧/時間特性を示した図6を参照すると、時間t
0で電源を投入し、電源電位VDDが上昇し始めると、
比較電圧Vaと基準電圧Vrefをコンパレータ3で比
較するところまだでの動作は第2の実施例と同様である
からここでの説明は省略する。
上昇して時間t3でダイオードD3とN型MOSトラン
ジスタN1共にオンするのに必要な電源電圧VDDまで
は、P型MOSトランジスタP4もしくはP1のどちら
かがオンしているので電源電圧VDDの上昇に追従して
いく。
ず、ダイオードD3の順方向電圧とN型MOSトランジ
スタN1のドレイン・ソース間電圧とで決まる電圧で一
定となる。
Vcを越える時間t4で、コンパレータ4の出力はその
時点での電源電位VDDからロウレベルに変化する。こ
のコンパレータ4がハイレベルとなる時間t0からt4
の期間とコンパレータ3がハイレベルとなるt2からt
4’までの期間の出力の論理和をORゲート5でとるこ
とによって、パワーオン・リセット信号として出力端子
OUTへ出力する。
Cがコンパレータ3の出力、すなわち時間t4’で決定
されるので式(6)および(7)は成立する。つまり、
本実施例はパワーオン・リセット回路として、リセット
信号を電源電圧VDD=0Vから保証した例である。
御部2bを第1および第2の実施例の基準電圧制御部2
aに代えて適用し、コンパレータ4およびORゲート5
を付加することによって第3の実施例と同様な効果を得
ることもできる。
ように、本発明は基準電圧生成部1aおよび1bにスタ
ートアップ機能を有し、基準電圧制御部2aおよび2b
はスタートアップの制御電圧と比較電圧(抵抗分圧の電
圧)との生成回路を共用する。
供給開始後から能動状態になるまでの時間を短縮するス
タートアップ手段と、能動状態のときに出力する第1制
御電圧およびこの電圧に応答して所定の比較電圧を生成
する基準電圧生成手段と、電源電圧供給開始と同時に基
準電圧生成手段を強制的に能動状態にさせるようにスタ
ートアップ手段に供給する第2制御電圧と第1制御電圧
に応答して電源電圧を所定の比率で分圧した第1基準電
圧とをそれぞれ出力する基準電圧制御手段とを有し、比
較電圧および基準電圧の比較結果から電源投入時および
電源降下時のリセット信号を得るようにしたので、従来
必要であったしきい値電圧を低く設定するための製造工
程を増やすことなく、かつ電界効果トランジスタのしき
い値電圧の製造バラツキの影響を受けないので検出電圧
のバラツキを小さくでき、さらに、検出電圧が温度に依
存することのない、したがって信頼性の高いパワーオン
・リセット回路を半導体装置に内蔵できるという効果が
ある。
示す図である。
験結果を示す基準電圧Vrefバラツキ特性の図であ
る。
示す図である。
である。
図である。
図である。
Claims (8)
- 【請求項1】 半導体装置の電源電圧供給開始時および
電源電圧降下時にパワーオン・リセット信号を発生して
内部回路を初期化するパワーオン・リセット回路におい
て、電源電圧供給開始直後から前記内部回路が能動状態
になるまでの初期状態時間を短縮するためのスタートア
ップ電圧を発生するスタートアップ電圧発生手段および
第1の分圧電圧を発生する抵抗分圧手段を兼ねた制御電
圧発生手段と前記能動状態時に導通して前記スタートア
ップ電圧を高位側電源電位に引き上げる第1の第1導電
型MOSトランジスタとを有する第1の基準電圧制御部
と、高位側電源電位に接続される定電流源の一方に第2
の第1導電型MOSトランジスタが並列に付加され、そ
の第2の第1導電型MOSトランジスタが前記初期状態
時間に前記スタートアップ電圧で導通し前記能動状態で
は高位側電源電位になった前記スタートアップ電圧で非
導通になるとともに前記第1の第1導電型MOSトラン
ジスタを導通させる制御電圧を発生することにより前記
能動状態への遷移が制御される基準電圧生成部とを備
え、この基準電圧生成部の基準電圧の出力端を第1のコ
ンパレータの一方の入力端子に接続し、かつ他方の入力
端子には前記制御電圧発生手段の前記第1の分圧電圧出
力端を接続して構成し、前記第1のコンパレータの出力
をパワーオン・リセット信号とすることを特徴とするパ
ワーオン・リセット回路。 - 【請求項2】 前記第1の基準電圧制御部に代えて、前
記スタートアップ電圧および前記第1の分圧電圧ととも
にこの第1の分圧電圧よりも高電位の第2の分圧電圧も
併せて出力する第2の基準電圧制御部を有し、かつ第1
のコンパレータの他に第2のコンパレータをさらに備
え、前記第2の分圧電圧の出力端を前記第2のコンパレ
ータの一方の入力端子に接続し、かつ他方の入力端子に
は前記第2の第1導電型MOSトランジスタのコレクタ
電極と前記定電流源との接続点を接続するとともに、前
記第2のコンパレータの出力端を論理回路の一方の入力
端に接続し、他方の入力端に前記第1のコンパレータの
出力端を接続して構成し、前記論理回路の出力をパワー
オン・リセット信号とする請求項1記載のパワーオン・
リセット回路。 - 【請求項3】 電源電圧供給開始と同時に前記パワーオ
ン・リセット信号が能動状態になり、前記論理回路の論
理演算結果で非能動状態になる請求項2記載のパワーオ
ン・リセット回路。 - 【請求項4】 前記第2の基準電圧制御部が、前記スタ
ートアップ電圧と前記第1の分圧電圧および前記第2の
分圧電圧とを生成する手段を共用する請求項2記載のパ
ワーオン・リセット回路。 - 【請求項5】 前記第1の基準電圧生成部は、高位側電
源電位と低位側電源電位との間に、第3の第1導電型M
OSトランジスタおよび第1の第2導電型MOSトラン
ジスタが直列接続で接続された第1の直列接続体と第4
の第1導電型MOSトランジスタと第2の第2導電型M
OSトランジスタと第1の抵抗素子とが直列接続で接続
された第2の直列接続体とを有し、前記第3の第1導電
型MOSトランジスタのゲートと前記第4の第1導電型
MOSトランジスタのゲートおよびドレインとが互に接
続されこの接続点を前記制御電圧の出力端とし、この制
御電圧の出力端がゲートに接続される第5の第1導電型
MOSトランジスタと第2の抵抗素子とこの抵抗素子側
をアノードとする第1ダイオードとが高位側電源電位お
よび低位側電源電位間に直列接続で接続され、前記第2
の抵抗素子および前記第5の第1導電型MOSトランジ
スタの直列接続点を前記基準電圧の出力端とするととも
に、前記第3の第1導電型MOSトランジスタと並列に
前記第2の第1導電型MOSトランジスタが接続されそ
の第2の第1導電型MOSトランジスタのゲートに前記
スタートアップ電圧の出力端が接続されて構成される請
求項1記載パのワーオン・リセット回路。 - 【請求項6】 前記基準電圧生成部は、前記第1の第2
導電型MOSトランジスタおよび低位側電源電位の間に
低位側電源電位側をカソードとする第2のダイオードを
接続し、前記第1の抵抗素子および低位側電源電位の間
に低位側電源電位側をカソードとする第3のダイオード
を接続して構成される請求項5記載のパワーオン・リセ
ット回路。 - 【請求項7】 前記第1の基準電圧制御部は、高位側電
源電位と低位側電源電位との間に前記第1の第1導電型
MOSトランジスタと第3および第4の抵抗素子とが直
列接続で接続され前記第1の第1導電型MOSトランジ
スタのドレインは第1の容量素子を介して低位側電源電
位に接続されるとともに前記スタートアップ電圧の出力
端とし、かつ前記第3および第4の抵抗素子の直列接続
点を前記第1の分圧電圧の出力端として構成される請求
項1記載のパワーオン・リセット回路。 - 【請求項8】 前記第2の基準電圧制御部は、高位側電
源電位と低位側電源電位との間に第6の第1導電型MO
Sトランジスタと第5、第6および第7の抵抗素子とが
直列接続で接続され前記第6の第1導電型MOSトラン
ジスタのドレインは第2の容量素子を介して低位側電源
電位に接続されるとともに前記スタートアップ電圧の出
力端とし、かつ前記第6および第7の抵抗素子の直列接
続点を前記第1の分圧電圧の出力端とし、前記第5およ
び第6の抵抗素子の直列接続点を第2の分圧電圧の出力
端として構成される請求項2記載のパワーオン・リセッ
ト回路。
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