JP3070542B2 - Semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、高密度集積回路に適用して好適とされる半導
体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device suitable for application to a high-density integrated circuit.
【０００２】[0002]
【従来の技術】この種の従来の半導体装置として、例え
ば特開昭６４−１７４４５号公報に記載されているよう
に、トランジスタには大きさが各種あり、トランジスタ
で構成されるセルにおいて、トランジスタをセルの中心
線に配置することで、セルの上下にパターンのない領域
ができ、この部分を配線領域に使ってチップ面積の削減
に寄与している。しかし、トランジスタを構成する部品
以外の素材で配線を構成する部品を形成すれば、このよ
うな工夫も意味がないといえる。なお、上記特開昭６４
−１７４４５号公報には、標準セルを電源線と接地線を
中央部分に水平方向に配置した構成とし、標準セルの高
さが一定にならないため、トランジスタ数の少ない標準
セルでは、従来の標準セルの高さよりも十分に低くなる
ため従来の配線領域の一部を割り当てることができ、高
集積化を実現するようにした標準セルが提案されてい
る。2. Description of the Related Art As a conventional semiconductor device of this kind, for example, as described in Japanese Patent Application Laid-Open No. Sho. By arranging them on the center line of the cell, regions without patterns are formed above and below the cell, and this portion is used as a wiring region, thereby contributing to a reduction in chip area. However, if a component constituting a wiring is formed of a material other than a component constituting a transistor, such a device can be said to be meaningless. Incidentally, Japanese Patent Application Laid-Open No.
Japanese Patent No. 174445 discloses that a standard cell has a configuration in which a power supply line and a ground line are horizontally arranged in a central portion, and the height of the standard cell is not constant. The standard cell has been proposed, which can sufficiently allocate a part of the conventional wiring area since the height is sufficiently lower than the height of the standard cell, thereby realizing high integration.
【０００３】図３は、従来の半導体装置のレイアウトを
示す図である。図３に示すように、第２層目の金属配線
で形成される電源線Ｇの下にトランジスタＴ１〜Ｔ５す
べてを配置することが可能である。また、電源線Ｇ以外
の第２層目の金属配線で形成される信号線Ａ〜Ｆ下にも
トランジスタを配置することが可能である。FIG. 3 is a diagram showing a layout of a conventional semiconductor device. As shown in FIG. 3, all of the transistors T1 to T5 can be arranged below the power supply line G formed by the second-layer metal wiring. Further, transistors can be arranged under signal lines A to F formed by the second-layer metal wiring other than the power supply line G.
【０００４】図４は、従来の半導体装置においてトラン
ジスタの並びを変えたレイアウトを示す図である。図４
に示すように、第２層目の金属配線で形成される信号線
Ａ〜Ｆ下にもトランジスタＴ３〜Ｔ５等を配置すること
で、このトランジスタを有するセルの幅を縮減でき、セ
ル幅が削減された領域に、別なトランジスタを配置する
ことで、小さなチップ面積にて、元と同等な機能を有す
ることができる。FIG. 4 is a diagram showing a layout in which the arrangement of transistors in a conventional semiconductor device is changed. FIG.
As shown in the figure, by arranging the transistors T3 to T5 and the like also under the signal lines A to F formed by the second layer metal wiring, the width of the cell having this transistor can be reduced, and the cell width can be reduced. By arranging another transistor in the set area, a function equivalent to the original function can be obtained with a small chip area.
【０００５】また図５は、従来の半導体装置において図
４と第２層目の金属配線で形成される信号線Ａ〜Ｆの並
びを変えたレイアウトを示す図であり、第２層目の信号
線群Ａ〜Ｆはトランジスタのチャンネルに重ならない位
置に配置されている。FIG. 5 is a diagram showing a layout of the conventional semiconductor device in which the arrangement of signal lines A to F formed by the second-layer metal wiring is changed from that of FIG. Line groups A to F are arranged at positions not overlapping the channels of the transistors.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記し
た従来の半導体装置は下記記載の問題点を有している。However, the above-mentioned conventional semiconductor device has the following problems.
【０００７】すなわち、第２層目の金属配線で形成され
る信号線下にトランジスタを配置しているため、このト
ランジスタのゲート入力につながる信号線が、該トラン
ジスタ上を通過する場合、該トランジスタのチャンネル
以外の部分から、ゲート入力につながる第１層目の金属
配線を、第２層目の金属配線で形成される信号線につな
げる時に、第１層目の金属配線を通すために、トランジ
スタ間を離さなければならず、これが高集積化の妨げと
なっている、ということである。That is, since the transistor is arranged under the signal line formed by the second-layer metal wiring, when a signal line connected to the gate input of the transistor passes over the transistor, the transistor is connected to the transistor. When connecting the first-layer metal wiring connected to the gate input from a portion other than the channel to the signal line formed by the second-layer metal wiring, the first-layer metal wiring is passed through between the transistors. Must be kept apart, which hinders high integration.
【０００８】その理由は、トランジスタのチャンネル上
に、第２層目の金属配線で形成される信号線に接続させ
る第１層目の金属配線を配置させると、このトランジス
タのソースとドレインに接続されている第１層目の金属
配線と接触することになり、これを避ける為に、トラン
ジスタのチャンネル以外の箇所に、第２層目の金属配線
で形成される信号線につなげる第１層目の金属配線を配
する必要があるためである。The reason is that when a first-layer metal wiring connected to a signal line formed by a second-layer metal wiring is arranged on a channel of a transistor, the first-layer metal wiring is connected to a source and a drain of the transistor. In order to avoid this, the first layer connected to the signal line formed by the second layer metal wiring is connected to a portion other than the channel of the transistor in order to avoid this. This is because it is necessary to arrange metal wiring.
【０００９】トランジスタ間の間隔を広げることを回避
するための方法として、第２層目の金属配線で形成され
る信号線を、トランジスタのチャンネルに重ならない位
置に、移動することが考えられるが（図５参照）、移動
前に、第２層目の金属配線で形成される信号線が有った
箇所が、第２層目の金属配線がない領域となり、これも
高集積化の障害となる。As a method for avoiding an increase in the interval between transistors, it is conceivable to move a signal line formed of the second-layer metal wiring to a position not overlapping the channel of the transistor. Before moving, the portion where the signal line formed by the second-layer metal wiring is located becomes a region where the second-layer metal wiring is not provided, which also becomes an obstacle to high integration. .
【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、トランジスタや
それに付随する信号線を効率よく配置することで、チッ
プ面積を縮減可能とする半導体装置を提供することにあ
る。SUMMARY OF THE INVENTION Therefore, the present invention has been made in view of the above-described problems, and has as its object to reduce the chip area by efficiently arranging transistors and associated signal lines. Is to provide.
【００１１】[0011]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、第１層目と第２層目の金属配線を有し、
前記第２層目の金属配線を電源線や信号線に使用し、前
記第２層目の金属配線にて形成される電源線や信号線下
にトランジスタを配置する半導体装置において、前記ト
ランジスタのゲート入力につなげるべき、前記第２層目
の金属配線で形成される信号線が前記トランジスタのチ
ャンネル上を通過する、前記トランジスタを対象とし
て、前記トランジスタに隣接するように、前記第２層目
の金属配線にて形成される電源線内に収まる小トランジ
スタを配置し、前記小トランジスタのドレインが前記第
２層目の金属配線で形成される信号線全てにつながらな
いように構成されたことを特徴とする。In order to achieve the above object, the present invention has a first layer and a second layer of metal wiring,
In a semiconductor device in which the second-layer metal wiring is used for a power supply line or a signal line, and a transistor is arranged below a power supply line or a signal line formed by the second-layer metal wiring, a gate of the transistor A signal line formed of the second-layer metal wiring to be connected to an input passes through a channel of the transistor. The second-layer metal is connected to the transistor so as to be adjacent to the transistor. A small transistor that fits in a power supply line formed by wiring is arranged, and a drain of the small transistor is not connected to all signal lines formed by the second-layer metal wiring. .
【００１２】[0012]
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、トランジスタ（図１のＴ４）のゲート
入力につながる第２層目の金属配線で形成される信号線
（図１のＡ）が、該トランジスタ（図１のＴ４）のチャ
ンネル上を通過する場合、このトランジスタ（図１のＴ
４）に隣接する場所に、電源線（図１のＧ）内に収まる
サイズの小トランジスタ（図１のＴ１）を配置し、更
に、この小トランジスタ（図１のＴ１）として、小トラ
ンジスタのドレインが、第２層目の金属配線で形成され
る信号線（図１のＡ〜Ｆ）のいずれにもにつながらない
ようなものを選択する。Embodiments of the present invention will be described below. In a preferred embodiment of the semiconductor device of the present invention, a signal line (A in FIG. 1) formed by a second-layer metal wiring connected to the gate input of the transistor (T4 in FIG. 1) is connected to the transistor (T4). When passing over the channel of T4 in FIG. 1, this transistor (T4 in FIG. 1)
4), a small transistor (T1 in FIG. 1) sized to fit within the power supply line (G in FIG. 1) is arranged, and the small transistor (T1 in FIG. 1) is replaced by a drain of the small transistor. Are connected to none of the signal lines (A to F in FIG. 1) formed by the second-layer metal wiring.
【００１３】本発明の実施の形態においては、小トラン
ジスタ（図１のＴ１）によってできた第２層目の金属配
線で形成される信号線下の空白部分に、トランジスタ
（図１のＴ４）のゲート入力に直接つながる第１層目の
金属配線を配置することができる。In the embodiment of the present invention, a blank portion below the signal line formed by the second-layer metal wiring formed by the small transistor (T1 in FIG. 1) is provided with the transistor (T4 in FIG. 1). The first-layer metal wiring directly connected to the gate input can be arranged.
【００１４】本発明の実施の形態によれば、トランジス
タ間の間隔を開ける必要もなく、更に、第２層目の金属
配線で形成される信号線の位置も変更する必要はない。According to the embodiment of the present invention, there is no need to increase the interval between transistors, and further, it is not necessary to change the position of the signal line formed by the second-layer metal wiring.
【００１５】[0015]
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て詳細に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention;
【００１６】図１は、本発明の一実施例の半導体装置の
構成を示す平面図である。図１において、１は第１層目
の金属配線と第２層目の金属配線をつなぐコンタクト、
２は第１層目の金属配線と多結晶シリコン又は拡散層と
をつなぐコンタクト、３は拡散層、４は多結晶シリコ
ン、５第１層目の金属配線、Ａ〜Ｆは第２層目の金属配
線で形成される信号線、Ｇは第２層目の金属配線で形成
される電源線、Ｔ１〜Ｔ５はトランジスタを示してい
る。FIG. 1 is a plan view showing the structure of a semiconductor device according to one embodiment of the present invention. In FIG. 1, reference numeral 1 denotes a contact connecting a first-layer metal wiring and a second-layer metal wiring;
2 is a contact connecting the first-layer metal wiring to the polycrystalline silicon or the diffusion layer, 3 is a diffusion layer, 4 is polycrystalline silicon, 5 is a first-layer metal wiring, and A to F are second-layer metal wirings. G indicates a signal line formed of a metal wiring, G indicates a power supply line formed of a second-layer metal wiring, and T1 to T5 indicate transistors.
【００１７】図１に示すように、トランジスタＴ４のゲ
ート入力につながる第２層目の金属配線で形成される信
号線Ａが、該トランジスタＴ４のチャンネル上を通過す
る場合、このトランジスタＴ４に隣接する場所に、第２
層目の金属配線で形成される電源線Ｇ内に収まる小トラ
ンジスタＴ１を配置する。この小トランジスタＴ１のド
レインは、第２層目の金属配線で形成される信号線Ａ〜
Ｆのいずれにもつながらず、小トランジスタＴ１の隣の
トランジスタＴ２のゲート入力のみに使用される。As shown in FIG. 1, when a signal line A formed by a second-layer metal wiring connected to the gate input of the transistor T4 passes over the channel of the transistor T4, it is adjacent to the transistor T4. In place, second
The small transistor T1 that fits within the power supply line G formed by the metal wiring of the layer is arranged. The drains of the small transistors T1 are connected to signal lines A to A formed by the second level metal wiring.
F is used only for the gate input of the transistor T2 adjacent to the small transistor T1 without being connected to any of F.
【００１８】このため、小トランジスタＴ１から第２層
目の金属配線で形成される信号線方向にみて、第２層目
の金属配線で形成される信号線全てＡ〜Ｆの箇所に空白
部分ができる。For this reason, when viewed from the small transistor T1 in the direction of the signal line formed by the second-layer metal wiring, there is a blank portion in all the signal lines A to F formed by the second-layer metal wiring. it can.
【００１９】この空白部分に、トランジスタＴ４のゲー
ト入力に直接つながる第１層目の金属配線を配置する。In this blank portion, a first-layer metal wiring directly connected to the gate input of the transistor T4 is arranged.
【００２０】トランジスタＴ４と同様な条件を有するト
ランジスタ全てに同様な処理を施す。The same processing is performed on all the transistors having the same conditions as the transistor T4.
【００２１】また本発明の別の実施例として、図２に示
すように、トランジスタＴ４の代わりに、トランジスタ
Ｔ５のゲート入力に直接つながる第１層目の金属配線側
に、小トランジスタＴ１によってできた第２層目の金属
配線で形成される信号線Ｂ下の空白部分に、トランジス
タＴ５のゲート入力に直接つながる第１層目の金属配線
を配置するようにしてもよい。As another embodiment of the present invention, as shown in FIG. 2, instead of the transistor T4, a small transistor T1 is formed on the first layer metal wiring side directly connected to the gate input of the transistor T5. The first-layer metal wiring directly connected to the gate input of the transistor T5 may be arranged in a blank portion below the signal line B formed by the second-layer metal wiring.
【００２２】[0022]
【発明の効果】以上説明したように、本発明によれば、
トランジスタのゲート入力に直接つながる第１層目の金
属配線によってセルの幅が広がらないため、チップ面積
を小さくでき、高集積化を実現することができる、とい
う効果を奏する。As described above, according to the present invention,
Since the width of the cell is not widened by the first-layer metal wiring directly connected to the gate input of the transistor, the chip area can be reduced and high integration can be achieved.
【００２３】その理由は、本発明によれば、トランジス
タの配置によってのみセルの幅が決まり、トランジスタ
のゲート入力に直接つながる第１層目の金属配線がチッ
プ面積に関与しない、ように構成したためである。The reason is that, according to the present invention, the width of the cell is determined only by the arrangement of the transistors, and the first-layer metal wiring directly connected to the gate input of the transistor does not contribute to the chip area. is there.
【００２４】[0024]
【図１】本発明の半導体装置の一実施例を示すレイアウ
ト図である。FIG. 1 is a layout diagram showing one embodiment of a semiconductor device of the present invention.
【図２】本発明の半導体装置の他の実施例を示すレイア
ウト図である。FIG. 2 is a layout diagram showing another embodiment of the semiconductor device of the present invention.
【図３】従来の半導体装置を示すレイアウト図である。FIG. 3 is a layout diagram showing a conventional semiconductor device.
【図４】従来の半導体装置においてトランジスタ並びを
変更したレイアウト図である。FIG. 4 is a layout diagram in which the arrangement of transistors in a conventional semiconductor device is changed.
【図５】従来の半導体装置においてトランジスタ並びと
信号線を変更したレイアウト図である。FIG. 5 is a layout diagram in which a transistor arrangement and a signal line are changed in a conventional semiconductor device.
１ 第１層目の金属配線と第２層目の金属配線をつなぐ
コンタクト ２ 第１層目の金属配線と多結晶シリコン又は拡散層と
をつなぐコンタクト ３ 拡散層 ４ 多結晶シリコン ５ 第１層目の金属配線 Ａ〜Ｆ、Ａ′、Ｂ′ 第２層目の金属配線で形成される
信号線 Ｇ 第２層目の金属配線で形成される電源線 Ｔ１〜Ｔ５ トランジスタREFERENCE SIGNS LIST 1 contact connecting first-layer metal wiring to second-layer metal wiring 2 contact connecting first-layer metal wiring to polycrystalline silicon or diffusion layer 3 diffusion layer 4 polycrystalline silicon 5 first layer A to F, A ', B' Signal line formed by second-layer metal wiring G Power supply line formed by second-layer metal wiring T1 to T5 Transistors
Claims (3)
記第２層目の金属配線を電源線や信号線に使用し、前記
第２層目の金属配線にて形成される電源線や信号線の下
にトランジスタを配置する半導体装置において、 前記トランジスタのゲート入力につなげるべき、前記第
２層目の金属配線で形成される信号線が前記トランジス
タのチャンネル上を通過する、トランジスタを対象とし
て、前記トランジスタに隣接するように、前記第２層目
の金属配線にて形成される電源線内に収まる小トランジ
スタを配置し、 前記小トランジスタのドレインが、前記第２層目の金属
配線で形成される信号線全てにつながらないように構成
されてなることを特徴とする半導体装置。1. A semiconductor device comprising: a first layer and a second layer metal wiring, wherein the second layer metal wiring is used for a power supply line and a signal line, and is formed by the second layer metal wiring. In a semiconductor device in which a transistor is arranged under a power supply line or a signal line to be connected, a signal line formed of the second-layer metal wiring to be connected to a gate input of the transistor passes over a channel of the transistor. A small transistor that fits within a power supply line formed by the second-layer metal wiring is disposed so as to be adjacent to the transistor for the transistor, and the drain of the small transistor is connected to the second-layer metal wiring. A semiconductor device which is configured not to be connected to all of the signal lines formed by the metal wirings.
上で、前記第２層目の金属配線で形成される信号線下の
空白部分に、前記トランジスタのゲート入力に直接つな
がる前記第１層目の金属配線が配置される、ことを特徴
とする請求項１記載の半導体装置。2. The first layer of the first layer which is directly connected to a gate input of the transistor in a blank portion below a signal line formed by the metal wiring of the second layer on the extension of the drain portion of the small transistor. 2. The semiconductor device according to claim 1, wherein a metal wiring is arranged.
記第２層目の金属配線を電源線や信号線に使用し、前記
第２層目の金属配線により形成される電源線や信号線の
下に１又は複数のトランジスタを配置する構成とした半
導体装置において、 トランジスタのゲート入力につながる前記第２層目の金
属配線で形成される信号線が前記トランジスタのチャン
ネル上を通過する場合、前記トランジスタの隣りに、前
記電源線の線幅内に収まるサイズのトランジスタ（「小
トランジスタ」という）を配置し、 前記小トランジスタの拡散層の配線が前記第２層目の金
属配線で形成される信号線につながらないような接続構
成とし、 前記小トランジスタから前記第２層目の金属配線で形成
される信号線方向にみて、前記第２層目の金属配線で形
成される信号線の下に空白部分ができ、前記空白部分
に、前記トランジスタのゲート入力に直接つながる前記
第１層目の金属配線を配置してなる、ことを特徴とする
半導体装置。3. A semiconductor device comprising a first layer and a second layer metal wiring, wherein the second layer metal wiring is used for a power supply line and a signal line, and is formed by the second layer metal wiring. A semiconductor device in which one or a plurality of transistors are arranged below a power supply line or a signal line, wherein a signal line formed by the second-layer metal wiring connected to a gate input of the transistor is provided above a channel of the transistor. A transistor (hereinafter referred to as a “small transistor”) having a size within the line width of the power supply line is disposed next to the transistor, and the wiring of the diffusion layer of the small transistor is formed of the metal of the second layer. The connection structure is such that it does not connect to a signal line formed by a wiring. When viewed from the small transistor in a signal line direction formed by the second metal wiring, the small transistor is formed by the second metal wiring. Can blank space below the signal line, the white space formed by arranging the first-layer metal wiring directly connected to the gate input of the transistor, it wherein a.
Priority Applications (1)
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| JP9273967A JP3070542B2 (en) | 1997-09-19 | 1997-09-19 | Semiconductor device |
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| JP9273967A JP3070542B2 (en) | 1997-09-19 | 1997-09-19 | Semiconductor device |
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| Publication Number | Publication Date |
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| JPH1197548A JPH1197548A (en) | 1999-04-09 |
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