JP3068545B2 - INFORMATION PROCESSING APPARATUS, RETRY CONTROL METHOD THEREOF, AND RECORDING MEDIUM CONTAINING PROGRAM FOR EXECUTING THE METHOD - Google Patents
INFORMATION PROCESSING APPARATUS, RETRY CONTROL METHOD THEREOF, AND RECORDING MEDIUM CONTAINING PROGRAM FOR EXECUTING THE METHODInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、バス線に共通に接
続された複数の命令処理部から構成される情報処理装置
に関し、特に入力したアドレスにエラーが検出された場
合にそのアドレスを再送出させるリトライ制御方法に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus comprising a plurality of instruction processing units commonly connected to a bus line, and in particular, to retransmit an input address when an error is detected. And a retry control method.
【０００２】[0002]
【従来の技術】複数の命令処理部が共有して使用するバ
ス線を持つ装置では、アドレスを入力した命令処理部が
そのアドレスのエラーを検出した場合には、エラーが検
出されたアドレスを無効とし、リトライ制御回路により
そのアドレスを送出した命令処理部に対して再びアドレ
スを送出させるような制御が行われている。2. Description of the Related Art In a device having a bus line used in common by a plurality of instruction processing units, when an instruction processing unit that inputs an address detects an error of the address, the address in which the error is detected is invalidated. The retry control circuit controls the instruction processing unit that sent the address to send the address again.
【０００３】このような制御を行うデータリトライ転送
方式が、特開平２−０５３１５５号公報に記載されてい
る。A data retry transfer method for performing such control is described in Japanese Patent Application Laid-Open No. 2-053155.
【０００４】しかし、この従来の情報処理装置では、ア
ドレスのエラーを検出した場合には、エラーを検出した
命令処理部のみがエラーが発生したアドレスを廃棄する
為、同一アドレスに対してエラーを検出した命令処理部
とエラーを検出しなかった命令処理部とが発生する場合
がある。そして、エラーを検出した命令処理部はエラー
を起こしたアドレスを使用した命令処理を実施しない
が、エラーを検出しなかった命令処理部はそのアドレス
を使用した命令処理を実施する為に、エラーを検出した
命令処理部とエラーを検出しなかった命令処理部との間
で同期した命令処理動作を行うことができない。However, in this conventional information processing apparatus, when an error of an address is detected, only the instruction processing unit that detects the error discards the address where the error has occurred. There may be a case where an instruction processing unit has performed an error and an instruction processing unit which has not detected an error. The instruction processing unit that detects the error does not execute the instruction processing using the address where the error has occurred, but the instruction processing unit that does not detect the error executes the error processing to execute the instruction processing using the address. A synchronized instruction processing operation cannot be performed between the detected instruction processing unit and the instruction processing unit that has not detected an error.
【０００５】[0005]
【発明が解決しようとする課題】上述した従来の情報処
理装置では、アドレスエラーを検出した命令処理部のみ
がエラーが発生したアドレスを破棄し、アドレスエラー
を検出しなかった命令処理部はアドレスを破棄せずにそ
のアドレスを使用した命令処理を実施してしまうため、
同期した命令処理動作を行うことができないという問題
点があった。In the above-described conventional information processing apparatus, only the instruction processing unit that detects an address error discards the address where the error has occurred, and the instruction processing unit that does not detect the address error converts the address. Since instruction processing using that address is performed without discarding,
There has been a problem that synchronous instruction processing operations cannot be performed.
【０００６】本発明の目的は、アドレスエラーが発生し
た場合でも、各命令処理部の間で同期した命令処理動作
を行うことのできる情報処理装置を提供することであ
る。An object of the present invention is to provide an information processing apparatus capable of performing synchronous instruction processing operations among instruction processing units even when an address error occurs.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するため
に、本発明の情報処理装置は、複数の命令処理部が共通
のバス線に接続され、前記各命令処理部が同期して命令
処理を行う情報処理装置において、前記各命令処理部
が、前記バス線から命令処理を行うために必要なアドレ
スを入力するアドレス受付手段と、前記アドレス受付手
段が前記バス線から入力したアドレスのエラーチェック
を行うエラーチェック手段と、前記エラーチェック手段
のエラーチェックによりエラーが検出された場合に、前
記バス線に接続されている他の命令処理部からのエラー
検出情報が前記バス線に出力されていないことを確認し
た後に、前記バス線を介して伝達されたアドレスにエラ
ーが検出されたことを示す情報であるエラー検出情報を
前記バス線に送出するエラー送出手段と、前記バス線に
接続されている他の命令処理部からのエラー検出情報を
前記バス線から入力するエラー受付手段と、前記アドレ
ス受付手段からのアドレスを入力して２命令サイクルの
間保持してから出力するアドレスパイプライン手段と、
前記エラーチェック手段からのエラー検出情報を入力し
て２命令サイクルの間保持してから出力するエラーパイ
プライン手段と、前記エラーパイプライン手段からエラ
ー検出情報が出力された場合または前記エラー受付手段
が他の命令処理部からのエラー検出情報を入力した場合
にエラー検出を報告するための信号を出力するオア回路
と、前記オア回路からのエラー検出報告がない場合には
前記アドレスパイプライン手段から出力されたアドレス
の処理を行ない、前記オア回路からのエラー検出報告が
あった場合には前記アドレスパイプライン手段から出力
されたアドレスを廃棄するアドレス処理手段と、命令処
理を行うために必要なアドレスを生成するアドレス生成
手段と、前記オア回路からのエラー検出報告がない場合
には前記アドレス生成手段で生成されたアドレスを選択
して出力し、前記オア回路からのエラー検出報告があっ
た場合にはアドレス保持手段において保持されていたア
ドレスを選択して出力するアドレスセレクト手段と、前
記アドレスセレクト手段で選択されたアドレスを入力し
て前記バス線に出力するアドレス送出手段と、前記アド
レス送出手段が前記バス線に出力したアドレスを保持
し、前記アドレスセレクト手段に出力する前記アドレス
保持手段とから構成されていることを特徴とする。In order to achieve the above object, an information processing apparatus according to the present invention comprises: a plurality of instruction processing units connected to a common bus line; In the information processing apparatus, each of the instruction processing units is configured to receive an address necessary for performing an instruction processing from the bus line, and an error check is performed on an address input from the bus line by the address receiving unit. And error detection information from another instruction processing unit connected to the bus line is not output to the bus line when an error is detected by the error check unit. After confirming that the error has been detected in the address transmitted through the bus line, error detection information indicating that an error has been detected is transmitted to the bus line. An error sending unit, an error receiving unit for inputting error detection information from another instruction processing unit connected to the bus line from the bus line, and an address from the address receiving unit for two instruction cycles. Address pipeline means for outputting data after holding for a while;
Error pipeline means for inputting the error detection information from the error check means, holding it for two instruction cycles, and then outputting the error detection information; and when the error detection information is output from the error pipeline means or the error reception means, An OR circuit for outputting a signal for reporting error detection when error detection information is input from another instruction processing unit, and an output from the address pipeline means when there is no error detection report from the OR circuit Address processing means for discarding the address output from the address pipeline means when there is an error detection report from the OR circuit, and an address required for performing the instruction processing. Address generating means for generating, and the address when there is no error detection report from the OR circuit. Address selecting means for selecting and outputting the address generated by the generating means, and selecting and outputting the address held in the address holding means when there is an error detection report from the OR circuit; and Address sending means for inputting the address selected by the selecting means and outputting the address to the bus line; and address holding means for holding the address output by the address sending means to the bus line and outputting the address to the address selecting means. It is characterized by being comprised from.
【０００８】本発明は、バス線を介して入力したアドレ
スにエラーが検出された場合には、そのアドレスを廃棄
するとともにバス線にエラー検出情報を出力し、バス線
を介して入力したアドレスにエラーが検出されない場合
でも、エラー受付手段がバス線を介して他の命令処理部
から出力されたエラー検出情報を入力した場合には、そ
のアドレスを廃棄するようにするとともにそのエラー検
出情報に対応したアドレスを送出していた場合にはその
アドレスを再送出するようにしたものである。したがっ
て、１つのアドレスに対して、アドレスエラーを検出し
た命令処理部と、アドレスエラーを検出しなかった命令
処理部が存在する場合でも、再度そのアドレスを送出さ
せるための処理が行われるとともにどちらの命令処理部
においてもそのアドレスの廃棄が行われる。そのため、
各命令処理部は同期した命令処理動作を続けることがで
きる。According to the present invention, when an error is detected in an address input through a bus line, the address is discarded, error detection information is output to the bus line, and the address input through the bus line is output. Even if no error is detected, if the error receiving unit inputs error detection information output from another instruction processing unit via a bus line, the address is discarded and the error detection information is handled. If the address is transmitted, the address is retransmitted. Therefore, even if there is an instruction processing unit that has detected an address error and an instruction processing unit that has not detected an address error for one address, a process for transmitting the address is performed again, and either of them is performed. The instruction processing section also discards the address. for that reason,
Each instruction processing unit can continue the synchronized instruction processing operation.
【０００９】[0009]
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。Next, an embodiment of the present invention will be described in detail with reference to the drawings.
【００１０】図１は本発明の一実施形態の情報処理装置
の構成を示したブロック図である。本実施形態の情報処
理装置の制御回路は、同期して命令処理を行う命令処理
部１、２、３と、命令処理部１、２、３が共有して使用
するバス線１８とから構成されている。FIG. 1 is a block diagram showing the configuration of an information processing apparatus according to one embodiment of the present invention. The control circuit of the information processing apparatus according to the present embodiment includes instruction processing units 1, 2, and 3 that synchronously perform instruction processing, and a bus line 18 that is commonly used by the instruction processing units 1, 2, and 3. ing.
【００１１】バス線１８は、アドレスを伝達するための
アドレス伝達線１７と、アドレス伝達線１７を介して伝
達されたアドレスにエラーが検出されたことを示す情報
であるエラー検出情報を伝達するためのエラー伝達線１
６とから構成されている。そして、エラー検出情報はエ
ラー伝達線１６を介して命令処理部１、２、３間を伝達
され、アドレスはアドレス伝達線１７を介して命令処理
部１、２、３間を伝達されるが以下の説明ではこれらを
区別せずにバス線１８としても説明する。The bus line 18 transmits an address transmission line 17 for transmitting an address and error detection information indicating that an error has been detected in the address transmitted through the address transmission line 17. Error transmission line 1
6 is comprised. The error detection information is transmitted between the instruction processing units 1, 2, and 3 via the error transmission line 16, and the address is transmitted between the instruction processing units 1, 2, and 3 via the address transmission line 17. In the description, the bus line 18 will be described without distinguishing these.
【００１２】命令処理部１は、アドレス送出部４と、ア
ドレス保持部５と、アドレス受付部６と、エラー送出部
７と、エラー受付部８と、アドレスセレクト部９と、エ
ラーチェック部１０と、アドレスパイプライン部１１
と、エラーパイプライン部１２と、オア回路１３と、ア
ドレス生成部１４と、アドレス処理部１５とから構成さ
れている。The instruction processing unit 1 includes an address sending unit 4, an address holding unit 5, an address receiving unit 6, an error sending unit 7, an error receiving unit 8, an address selecting unit 9, an error checking unit 10, , Address pipeline unit 11
, An error pipeline section 12, an OR circuit 13, an address generation section 14, and an address processing section 15.
【００１３】アドレス受付部６は、バス線１８から命令
処理を行うために必要なアドレスを入力する。The address receiving unit 6 inputs an address required for performing an instruction processing from the bus line 18.
【００１４】エラーチェック部１０は、アドレス受付部
６がバス線１８から入力したアドレスのエラーチェック
を行う。The error check unit 10 performs an error check on the address input from the bus line 18 by the address receiving unit 6.
【００１５】エラー送出部７は、エラーチェック部１０
のエラーチェックによりエラーが検出された場合に、他
の命令処理部２、３からのエラー検出情報がバス線１８
に出力されていないことを確認した後にエラー検出情報
をエラー伝達線１６に送出する。The error sending section 7 has an error checking section 10
In the case where an error is detected by the error check, the error detection information from the other instruction processing units 2 and 3 is transmitted to the bus line 18.
, And sends error detection information to the error transmission line 16.
【００１６】エラー受付部８は、バス線１８に接続され
ている他の命令処理部２、３からのエラー検出情報をバ
ス線１８から入力する。The error receiving unit 8 receives error detection information from the other instruction processing units 2 and 3 connected to the bus line 18 via the bus line 18.
【００１７】アドレスパイプライン部１１は、アドレス
受付部６からのアドレスを入力して２命令サイクルの間
保持してから出力する。なお、ここでいう命令サイクル
とは各命令処理部１〜３が信号を出力する間隔である。The address pipeline section 11 receives an address from the address receiving section 6, holds the address for two instruction cycles, and outputs the same. Here, the instruction cycle is an interval at which each of the instruction processing units 1 to 3 outputs a signal.
【００１８】エラーパイプライン部１２は、エラーチェ
ック部１０からのエラー検出情報を入力して２命令サイ
クルの間保持してから出力する。The error pipeline unit 12 receives the error detection information from the error check unit 10, holds the information for two instruction cycles, and outputs the information.
【００１９】ここで、アドレスパイプライン部１１、エ
ラーパイプライン部１２において、入力されたアドレス
またはエラー検出情報を２命令サイクルの間保持してか
ら出力しているのは、アドレス処理部１５においてエラ
ー検出情報と当該アドレスが対応して処理されるように
処理のタイミングを調整するためである。The reason why the address pipeline unit 11 and the error pipeline unit 12 hold the input address or error detection information for two instruction cycles and then output the information is that the address processing unit 15 outputs an error. This is for adjusting the processing timing so that the detection information and the address are processed in correspondence.
【００２０】オア回路１３は、エラーパイプライン部１
２がエラーを保持している場合又はエラー受付部８が他
の命令処理部からエラー検出情報を入力した場合にアド
レス処理部１５およびアドレスセレクト部９にエラー検
出を報告する。The OR circuit 13 includes an error pipeline unit 1
2 reports an error detection to the address processing unit 15 and the address selection unit 9 when an error is held or when the error receiving unit 8 inputs error detection information from another instruction processing unit.
【００２１】アドレス処理部１５は、オア回路１３から
のエラー検出報告がない場合にはアドレスパイプライン
部１１が保持しているアドレスを処理し、オア回路１３
からのエラー検出報告があった場合にはアドレスパイプ
ライン部１１が保持しているアドレスを廃棄する。When there is no error detection report from the OR circuit 13, the address processing unit 15 processes the address held by the address pipeline unit 11, and
If an error detection report is received from the address pipeline unit 11, the address held by the address pipeline unit 11 is discarded.
【００２２】アドレス生成部１４は、命令処理を行うた
めに必要なアドレスを生成する。The address generator 14 generates an address required for executing an instruction.
【００２３】アドレスセレクト部９は、オア回路１３か
らのエラー検出報告がない場合にはアドレス生成部１４
で生成されたアドレスを選択して出力し、オア回路１３
からのエラー検出報告があった場合にはアドレス保持部
５において保持されていたアドレスを選択して出力す
る。When there is no error detection report from the OR circuit 13, the address selection unit 9
And outputs the selected address.
When an error detection report is received from the address storage unit 5, the address held in the address holding unit 5 is selected and output.
【００２４】アドレス送出部４は、アドレスセレクト部
９で選択されたアドレスを入力してバス線１８に出力す
る。The address sending section 4 inputs the address selected by the address selecting section 9 and outputs the address to the bus line 18.
【００２５】アドレス保持部５は、アドレス送出部４が
バス線１８に出力したアドレスを保持し、アドレスセレ
クト部９に出力する。The address holding unit 5 holds the address output from the address transmission unit 4 to the bus line 18 and outputs the address to the address selection unit 9.
【００２６】命令処理部２、３は、命令処理部１と同様
な構成でありその動作も同様であるため、説明は省略す
る。The instruction processing units 2 and 3 have the same configuration and the same operation as the instruction processing unit 1, so that the description is omitted.
【００２７】次に本発明の一実施形態の動作について図
２のタイミングチャートを参照して説明する。Next, the operation of the embodiment of the present invention will be described with reference to the timing chart of FIG.
【００２８】ここでは、命令処理部１があるアドレスを
出力し、そのアドレスにエラーが含まれてしまい、命令
処理部２ではそのエラーを検出したが命令処理部３では
そのエラーを検出できなかった場合について説明する。Here, the instruction processing unit 1 outputs a certain address, and the address contains an error. The instruction processing unit 2 detects the error but the instruction processing unit 3 cannot detect the error. The case will be described.
【００２９】命令処理部１では、アドレス生成部１４に
よりアドレスが生成され（時刻ｔ1）、生成されたアド
レスをアドレス送出部４によりバス線１８上に送出し
（時刻ｔ2）、送出したアドレスをアドレス保持部５に
おいて保持する。（時刻ｔ3） 命令処理部２、３では、アドレス受付部６がバス線１８
上に送出されたアドレスを入力し、アドレスパイプライ
ン部１１はアドレス受付部６が入力したアドレスを保持
し、エラーチェック部１０はそのアドレスに対してエラ
ーチェックを行う。（時刻ｔ3〜ｔ5） そして、命令処理部２において、エラーチェック部１０
がエラーを検出した場合には、エラー送出部７によりバ
ス線１８上にエラー検出情報を送出し（時刻ｔ 4）、エ
ラー受付部８は命令処理部２自身が送出したエラー検出
情報をバス線１８から入力する（時刻ｔ5）。また、命
令処理部２において、エラーパイプライン部１２は、エ
ラーチェック部１０からのエラー検出情報を保持し（時
刻ｔ4，t 5）、エラーパイプライン部１２からエラー検
出情報が出力されるとともにエラー受付部８がエラー検
出情報を入力するため、オア回路１３はアドレス処理部
１５に対してエラー検出情報がある事を報告し（時刻ｔ
5）、アドレス処理部１５はアドレスに対してエラーが
検出されているためにアドレスパイプライン部１１から
のアドレスを処理せずに破棄する（時刻ｔ6）。In the instruction processing unit 1, the address generation unit 14
Address is generated (at time t1), Generated ad
Address on the bus line 18 by the address transmitting unit 4.
(Time tTwo), The transmitted address is stored in the address holding unit 5.
And hold. (Time tThreeIn the instruction processing units 2 and 3, the address receiving unit 6
Enter the address sent above and enter the address
Connection unit 11 holds the address input by address reception unit 6
Then, the error check unit 10 checks the address for an error.
-Check. (Time tThree~ TFiveThen, in the instruction processing unit 2, the error check unit 10
If an error is detected by the
The error detection information is transmitted on the line 18 (time t Four), D
The error receiving unit 8 detects an error sent by the instruction processing unit 2 itself.
Information is input from the bus line 18 (time tFive). Also life
In the command processing unit 2, the error pipeline unit 12
Hold error detection information from the error check unit 10 (time
Time tFour, T Five), Error detection from the error pipeline unit 12
Output information is output and the error receiving unit 8 detects an error.
In order to input output information, the OR circuit 13 has an address processing unit.
15 that there is error detection information (time t
Five), The address processing unit 15 generates an error for the address.
Because it has been detected, from the address pipeline unit 11
Is discarded without processing (time t6).
【００３０】また、命令処理部３では、エラー受付部８
が命令処理部２からバス線１８上に送出されたエラー検
出情報を入力したため、オア回路１３はアドレス処理部
１５に対してエラー検出情報がある事を報告し（時刻ｔ
5）、アドレス処理部１５はアドレスに対してエラーが
検出されているためにアドレスパイプライン部１１から
のアドレスを処理せずに破棄する（時刻ｔ6）。The instruction processing unit 3 includes an error receiving unit 8
Input the error detection information sent from the instruction processing unit 2 onto the bus line 18, the OR circuit 13 reports to the address processing unit 15 that there is error detection information (at time t).
5 ) The address processing unit 15 discards the address from the address pipeline unit 11 without processing since the error has been detected for the address (time t 6 ).
【００３１】命令処理部１では、エラー受付部８が命令
処理部２からバス線１８上に送出されたエラー検出情報
を入力したため、オア回路１３はアドレスセレクト部９
に対してエラー検出情報がある事を報告し、アドレスセ
レクト部９はアドレス保持部５が保持している前回送出
したアドレスを選択し（時刻ｔ5）、アドレス送出部４
はそのアドレスを再びバス線１８上に送出する（時刻ｔ
6）。In the instruction processing unit 1, since the error receiving unit 8 has input the error detection information transmitted from the instruction processing unit 2 onto the bus line 18, the OR circuit 13 performs the address selection unit 9.
The address selector 9 selects the previously sent address held by the address holding unit 5 (time t 5 ), and sends the address sending unit 4.
Sends the address on the bus line 18 again (at time t
6 ).
【００３２】そして、命令処理部２、３では、アドレス
受付部６がバス線１８上に送出されたアドレスを再び入
力し、アドレスパイプライン部１１はアドレス受付部６
が入力したアドレスを保持し、エラーチェック部１０は
入力したアドレスに対してエラーを検出しないため（時
刻ｔ7）、オア回路１３はアドレス処理部１５に対して
エラー検出情報を報告せず（時刻ｔ9）、アドレス処理
部１５はアドレスに対してエラーが検出されていない為
にアドレスパイプライン部１１からのアドレスを処理す
る（時刻ｔ10）。In the instruction processing units 2 and 3, the address receiving unit 6 inputs the address sent out on the bus line 18 again, and the address pipeline unit 11 sends the address receiving unit 6
Holds the input address, and the error check unit 10 does not detect an error in the input address (time t 7 ), so the OR circuit 13 does not report error detection information to the address processing unit 15 (time t 7 ). At t 9 ), the address processing unit 15 processes the address from the address pipeline unit 11 because no error is detected for the address (time t 10 ).
【００３３】そして、命令処理部１は、エラー受付部８
がバス線１８上に送出したアドレスに対してのエラー情
報を入力していないため、アドレスセレクト部９はアド
レス生成部１４が生成した次の命令に対するアドレスＢ
を選び（時刻ｔ9）、アドレス送出部４はアドレスセレ
クト部９が選んだ次の命令に対するアドレスＢをバス線
上に送出する（時刻ｔ10）。Then, the instruction processing unit 1 includes an error receiving unit 8
Has not input the error information for the address sent out on the bus line 18, the address selecting unit 9 outputs the address B for the next instruction generated by the address generating unit 14.
(Time t 9 ), and the address sending unit 4 sends the address B for the next instruction selected by the address selecting unit 9 onto the bus line (time t 10 ).
【００３４】本実施形態においては、命令処理部１、
２、３は、バス線１８から入力したアドレスに対してア
ドレスエラーを検出した場合だけでなく他の命令処理部
からのエラー検出情報を入力した場合もそのアドレスの
処理をせずに廃棄するため、バス線１８から入力したア
ドレスに対してアドレスエラーを検出した命令処理部２
と、アドレスエラーを検出しなかった命令処理部３とが
発生した場合でも、同じバス線に接続されている命令処
理部１、２、３は同期した命令処理動作を続けることが
できる。In this embodiment, the instruction processing unit 1
Nos. 2 and 3 are used not only when an address error is detected for an address input from the bus line 18 but also when error detection information is input from another instruction processing unit and discarded without processing the address. , The instruction processing unit 2 which has detected an address error with respect to the address input from the bus line 18
And the instruction processing unit 3 that has not detected an address error occurs, the instruction processing units 1, 2, and 3 connected to the same bus line can continue synchronized instruction processing operations.
【００３５】本実施形態の情報処理装置は、図には示さ
れていないが、プログラムを記録した記録媒体を備えて
いる。この記録媒体は磁気ディスク、半導体メモリまた
はその他の記録媒体であってもよい。そして、このプロ
グラムは、記録媒体から情報処理装置に読み込まれ上記
の処理を実行する。Although not shown, the information processing apparatus of this embodiment includes a recording medium on which a program is recorded. This recording medium may be a magnetic disk, a semiconductor memory or another recording medium. Then, this program is read from the recording medium into the information processing device and executes the above processing.
【００３６】[0036]
【発明の効果】以上説明したように、本発明は、バス線
から入力したアドレスに対してアドレスエラーを検出し
た命令処理部と、アドレスエラーを検出しなかった命令
処理部とが発生した場合でも、各命令処理部の間で同期
した命令処理動作を行うことができるという効果を有す
る。As described above, the present invention can be applied to a case where an instruction processing unit that detects an address error for an address input from a bus line and an instruction processing unit that does not detect an address error occur. In addition, there is an effect that synchronized instruction processing operations can be performed between the instruction processing units.
【図１】本発明の一実施形態の情報処理装置の構成を示
したブロック図である。FIG. 1 is a block diagram illustrating a configuration of an information processing apparatus according to an embodiment of the present invention.
【図２】図１の情報処理装置の動作を示したタイミング
チャートである。FIG. 2 is a timing chart illustrating an operation of the information processing apparatus of FIG. 1;
１〜３ 命令処理部 ４ アドレス送出部 ５ アドレス保持部 ６ アドレス受付部 ７ エラー送出部 ８ エラー受付部 ９ アドレスセレクト部 １０ エラーチェック部 １１ アドレスパイプライン部 １２ エラーパイプライン部 １３ オア回路 １４ アドレス生成部 １５ アドレス処理部 １６ エラー伝達線 １７ アドレス伝達線 １８ バス線 1-3 Instruction processing unit 4 Address sending unit 5 Address holding unit 6 Address receiving unit 7 Error sending unit 8 Error receiving unit 9 Address selecting unit 10 Error checking unit 11 Address pipeline unit 12 Error pipeline unit 13 OR circuit 14 Address generation Unit 15 Address processing unit 16 Error transmission line 17 Address transmission line 18 Bus line
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/14 G06F 11/00 G06F 9/38 G06F 15/16 - 15/177 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 7 , DB name) G06F 11/14 G06F 11/00 G06F 9/38 G06F 15/16-15/177
Claims (6)
され、前記各命令処理部が同期して命令処理を行う情報
処理装置において、 前記各命令処理部が、 前記バス線から命令処理を行うために必要なアドレスを
入力するアドレス受付手段と、 前記アドレス受付手段が前記バス線から入力したアドレ
スのエラーチェックを行うエラーチェック手段と、 前記エラーチェック手段のエラーチェックによりエラー
が検出された場合に、前記バス線に接続されている他の
命令処理部からのエラー検出情報が前記バス線に出力さ
れていないことを確認した後に、前記バス線を介して伝
達されたアドレスにエラーが検出されたことを示す情報
であるエラー検出情報を前記バス線に送出するエラー送
出手段と、 前記バス線に接続されている他の命令処理部からのエラ
ー検出情報を前記バス線から入力するエラー受付手段
と、 前記アドレス受付手段からのアドレスを入力して２命令
サイクルの間保持してから出力するアドレスパイプライ
ン手段と、 前記エラーチェック手段からのエラー検出情報を入力し
て２命令サイクルの間保持してから出力するエラーパイ
プライン手段と、 前記エラーパイプライン手段からエラー検出情報が出力
された場合または前記エラー受付手段が他の命令処理部
からのエラー検出情報を入力した場合にエラー検出を報
告するための信号を出力するオア回路と、 前記オア回路からのエラー検出報告がない場合には前記
アドレスパイプライン手段から出力されたアドレスの処
理を行ない、前記オア回路からのエラー検出報告があっ
た場合には前記アドレスパイプライン手段から出力され
たアドレスを廃棄するアドレス処理手段と、 命令処理を行うために必要なアドレスを生成するアドレ
ス生成手段と、 前記オア回路からのエラー検出報告がない場合には前記
アドレス生成手段で生成されたアドレスを選択して出力
し、前記オア回路からのエラー検出報告があった場合に
はアドレス保持手段において保持されていたアドレスを
選択して出力するアドレスセレクト手段と、 前記アドレスセレクト手段で選択されたアドレスを入力
して前記バス線に出力するアドレス送出手段と、 前記アドレス送出手段が前記バス線に出力したアドレス
を保持し、前記アドレスセレクト手段に出力する前記ア
ドレス保持手段とから構成されていることを特徴とする
情報処理装置。1. An information processing apparatus in which a plurality of instruction processing units are connected to a common bus line, and wherein each of the instruction processing units performs instruction processing in synchronization with each other, wherein each of the instruction processing units executes instruction processing from the bus line. Address receiving means for inputting an address necessary for performing the operation, an error checking means for performing an error check on the address input by the address receiving means from the bus line, and an error detected by the error checking means. In this case, after confirming that error detection information from another instruction processing unit connected to the bus line is not output to the bus line, an error is detected in the address transmitted through the bus line. Error sending means for sending error detection information, which is information indicating that the command has been executed, to the bus line; and another instruction processing unit connected to the bus line. Error receiving means for inputting the error detection information from the bus line, address pipeline means for inputting an address from the address receiving means and holding it for two instruction cycles and then outputting it, and Error pipeline means for inputting error detection information and holding it for two instruction cycles and then outputting the error detection information; and when the error detection information is output from the error pipeline means or when the error reception means receives the error detection information from another instruction processing unit. An OR circuit that outputs a signal for reporting error detection when the error detection information is input, and processing an address output from the address pipeline unit when there is no error detection report from the OR circuit. If there is an error detection report from the OR circuit, the address pipeline means Address processing means for discarding the output address; address generation means for generating an address necessary for performing the instruction processing; and an error detection report generated by the address generation means when there is no error detection report from the OR circuit. Address selecting means for selecting and outputting an address and selecting and outputting the address held in the address holding means when there is an error detection report from the OR circuit; Address sending means for inputting an address and outputting the address to the bus line; and address holding means for holding the address output by the address sending means to the bus line and outputting the address to the address selecting means. An information processing apparatus characterized by the above-mentioned.
るためのエラー伝達線と、 アドレスを伝達するためのアドレス伝達線とから構成さ
れている請求項１記載の情報処理装置。2. The information processing apparatus according to claim 1, wherein said bus line comprises an error transmission line for transmitting error detection information and an address transmission line for transmitting an address.
理を行う複数の命令処理部が、前記バス線を介して入力
したアドレスにエラーが検出された場合に該アドレスを
再送出させる処理を行う情報処理装置のリトライ制御方
法において、 前記バス線から命令処理を行うために必要なアドレスを
入力し、 前記バス線から入力した前記アドレスにエラーが検出さ
れない場合には該アドレスの処理を行ない、前記バス線
から入力した前記アドレスにエラーが検出された場合に
は、前記バス線に接続されている他の命令処理部からの
エラー検出情報が前記バス線に出力されていないことを
確認した後に、前記バス線を介して伝達されたアドレス
にエラーが検出されたことを示す情報であるエラー検出
情報を前記バス線に送出するとともに該アドレスを廃棄
し、 前記バス線に接続されている他の命令処理部からのエラ
ー検出情報を前記バス線から入力すると、前記バス線を
介して入力したアドレスにエラーが検出されていない場
合でも該アドレスを廃棄し、 前記バス線に接続されている他の命令処理部からのエラ
ー検出情報を前記バス線から入力するとともに該エラー
検出情報に対応するアドレスを送出していた場合には、
当該アドレスを再度送出することを特徴とする情報処理
装置のリトライ制御方法。3. A process in which a plurality of instruction processing units commonly connected to a bus line and performing instruction processing synchronously retransmit the address when an error is detected in an address input via the bus line. In the retry control method of the information processing apparatus, an address necessary for performing an instruction process is input from the bus line, and if no error is detected in the address input from the bus line, the address is processed. If an error was detected at the address input from the bus line, it was confirmed that error detection information from another instruction processing unit connected to the bus line was not output to the bus line. Later, error detection information, which is information indicating that an error has been detected in the address transmitted via the bus line, is sent to the bus line, and the address is transmitted to the bus line. When error detection information from another instruction processing unit connected to the bus line is input from the bus line, even if no error is detected in the address input via the bus line, Discarding, if error detection information from another instruction processing unit connected to the bus line is input from the bus line and an address corresponding to the error detection information is transmitted,
A retry control method for an information processing apparatus, wherein the address is transmitted again.
達線とから構成され、前記エラー検出情報は前記エラー
伝達線を介して伝達され、前記アドレスは前記アドレス
伝達線を介して伝達される請求項３記載の情報処理装置
のリトライ制御方法。4. The bus line comprises an error transmission line and an address transmission line, the error detection information is transmitted via the error transmission line, and the address is transmitted via the address transmission line. Item 3. A retry control method for an information processing device according to Item 3.
理を行う複数の命令処理部が、前記バス線を介して入力
したアドレスにエラーが検出された場合に該アドレスを
再送出させる処理を行う情報処理装置のリトライ制御方
法を実行するためのプログラムを記録した記録媒体にお
いて、 前記バス線から命令処理を行うために必要なアドレスを
入力し、 前記バス線から入力した前記アドレスにエラーが検出さ
れない場合には該アドレスの処理を行ない、前記バス線
から入力した前記アドレスにエラーが検出された場合に
は、前記バス線に接続されている他の命令処理部からの
エラー検出情報が前記バス線に出力されていないことを
確認した後に、前記バス線を介して伝達されたアドレス
にエラーが検出されたことを示す情報であるエラー検出
情報を前記バス線に送出するとともに該アドレスを廃棄
し、 前記バス線に接続されている他の命令処理部からのエラ
ー検出情報を前記バス線から入力すると、前記バス線を
介して入力したアドレスにエラーが検出されていない場
合でも該アドレスを廃棄し、 前記バス線に接続されている他の命令処理部からのエラ
ー検出情報を前記バス線から入力するとともに該エラー
検出情報に対応するアドレスを送出していた場合には、
当該アドレスを再度送出することを特徴とする情報処理
装置のリトライ制御方法を実行するためのプログラムを
記録した記録媒体。5. A process in which a plurality of instruction processing units commonly connected to a bus line and performing instruction processing synchronously retransmit the address when an error is detected in an address input via the bus line. In a recording medium on which a program for executing a retry control method of an information processing apparatus for performing an instruction is input, an address necessary for performing an instruction process is input from the bus line, and an error occurs in the address input from the bus line. If not detected, the address is processed.If an error is detected at the address input from the bus line, error detection information from another instruction processing unit connected to the bus line is used. After confirming that an error has not been output to the bus line, error detection information, which is information indicating that an error has been detected in the address transmitted via the bus line, is provided. Is sent to the bus line and the address is discarded. When error detection information from another instruction processing unit connected to the bus line is input from the bus line, the address input via the bus line is Even when no error is detected, the address is discarded, error detection information from another instruction processing unit connected to the bus line is input from the bus line, and an address corresponding to the error detection information is transmitted. If you have
A recording medium on which a program for executing a retry control method for an information processing apparatus characterized by transmitting the address again is recorded.
達線とから構成され、前記エラー検出情報は前記エラー
伝達線を介して伝達され、前記アドレスは前記アドレス
伝達線を介して伝達される請求項５記載の情報処理装置
のリトライ制御方法を実行するためのプログラムを記録
した記録媒体。6. The bus line comprises an error transmission line and an address transmission line, the error detection information is transmitted via the error transmission line, and the address is transmitted via the address transmission line. Item 6. A recording medium on which a program for executing the retry control method for an information processing device according to Item 5 is recorded.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359523A JP3068545B2 (en) | 1997-12-26 | 1997-12-26 | INFORMATION PROCESSING APPARATUS, RETRY CONTROL METHOD THEREOF, AND RECORDING MEDIUM CONTAINING PROGRAM FOR EXECUTING THE METHOD |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9359523A JP3068545B2 (en) | 1997-12-26 | 1997-12-26 | INFORMATION PROCESSING APPARATUS, RETRY CONTROL METHOD THEREOF, AND RECORDING MEDIUM CONTAINING PROGRAM FOR EXECUTING THE METHOD |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11191067A JPH11191067A (en) | 1999-07-13 |
| JP3068545B2 true JP3068545B2 (en) | 2000-07-24 |
Family
ID=18464942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9359523A Expired - Lifetime JP3068545B2 (en) | 1997-12-26 | 1997-12-26 | INFORMATION PROCESSING APPARATUS, RETRY CONTROL METHOD THEREOF, AND RECORDING MEDIUM CONTAINING PROGRAM FOR EXECUTING THE METHOD |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3068545B2 (en) |
-
1997
- 1997-12-26 JP JP9359523A patent/JP3068545B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11191067A (en) | 1999-07-13 |
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