JP3064364B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP3064364B2 JP3064364B2 JP2243184A JP24318490A JP3064364B2 JP 3064364 B2 JP3064364 B2 JP 3064364B2 JP 2243184 A JP2243184 A JP 2243184A JP 24318490 A JP24318490 A JP 24318490A JP 3064364 B2 JP3064364 B2 JP 3064364B2
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- JP
- Japan
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- conductivity type
- layer
- integrated circuit
- semiconductor integrated
- well
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特に保護回路素子
を有する半導体集積回路に関する。
を有する半導体集積回路に関する。
近年、相補型MOSトランジスタを有する半導体集積回
路においては、第４図に示すように入力保護回路とし
て、常時オフ型のＰチャネルMOSトランジスタとＮチャ
ネルMOSトランジスタを高電位電源と低電位電源間に直
列接続したドレインに内部回路を接続した保護回路を用
いている。
路においては、第４図に示すように入力保護回路とし
て、常時オフ型のＰチャネルMOSトランジスタとＮチャ
ネルMOSトランジスタを高電位電源と低電位電源間に直
列接続したドレインに内部回路を接続した保護回路を用
いている。
また、最近ではゲート電極及びソース・ドレイン領域
の表面に金属シリサイド層を用いることにより多結晶シ
リコン層の抵抗を下げて高速化を図ろうとする製品があ
る。特にゲートアレイ等の製品では、ソース・ドレイン
領域上に形成されるコンタクト孔の数が、制限されるた
めにソース・ドレイン領域の拡散層抵抗によって回路ス
ピードが制約される場合が多くソース・ドレイン領域の
表面にシリサイド層を設けて抵抗を下げる必要がある。
の表面に金属シリサイド層を用いることにより多結晶シ
リコン層の抵抗を下げて高速化を図ろうとする製品があ
る。特にゲートアレイ等の製品では、ソース・ドレイン
領域上に形成されるコンタクト孔の数が、制限されるた
めにソース・ドレイン領域の拡散層抵抗によって回路ス
ピードが制約される場合が多くソース・ドレイン領域の
表面にシリサイド層を設けて抵抗を下げる必要がある。
さらに、ソース・ドレイン領域の表面に設けたシリサ
イド層を介して不純物イオンをイオン注入し、ソース・
ドレイン領域を形成することで、ショートチャネル化に
必要な非常に浅い拡散層を形成できる利点がある。従っ
てゲートアレイ等においては、ソース・ドレインのシリ
サイド化技術は必須の技術となって来ている。
イド層を介して不純物イオンをイオン注入し、ソース・
ドレイン領域を形成することで、ショートチャネル化に
必要な非常に浅い拡散層を形成できる利点がある。従っ
てゲートアレイ等においては、ソース・ドレインのシリ
サイド化技術は必須の技術となって来ている。
このような製品に対しても前記のごとき入力保護回路
が用いられているが、入力保護回路のMOSトランジスタ
を構成するソース・ドレイン領域の拡散層が浅いと静電
破壊に対しての強度が十分でなくフォトリソグラフィ工
程を追加して入出力保護部のトランジスタのソース・ド
レイン領域にはシリサイド層を設けず、比較的深い拡散
層を設けて静電破壊に対する強度を持たせている。
が用いられているが、入力保護回路のMOSトランジスタ
を構成するソース・ドレイン領域の拡散層が浅いと静電
破壊に対しての強度が十分でなくフォトリソグラフィ工
程を追加して入出力保護部のトランジスタのソース・ド
レイン領域にはシリサイド層を設けず、比較的深い拡散
層を設けて静電破壊に対する強度を持たせている。
この従来の半導体集積回路は、入出力保護部のMOSト
ランジスタのソース・ドレイン領域以外のMOSトランジ
スタにシリサイド層を設けるためのリソグラフィ工程を
必要とし、工程数が増加するという問題点があった。
ランジスタのソース・ドレイン領域以外のMOSトランジ
スタにシリサイド層を設けるためのリソグラフィ工程を
必要とし、工程数が増加するという問題点があった。
本発明の半導体集積回路は、一導電型半導体基板上に
設けた逆導電型ウェルに設けて内部回路と電源間に接続
し且つゲート電極を電源に接続したゲート電極及びソー
ス・ドレイン領域にシリサイド層を有する第１のMOSト
ランジスタと、前記ウェル以外の領域に設けて前記第１
のMOSトランジスタとGND間に接続し且つゲート電極をGN
Dに接続したゲート電極及びソース・ドレイン領域にシ
リサイド層を有する第２のMOSトランジスタと、前記半
導体基板上に設けた逆導電型ウェルを抵抗層として前記
第１及び第２のMOSトランジスタの接続点と入出力信号
端子間に接続して構成され、更に具体的には、抵抗層と
して用いる逆導電型ウェルには、コンタクト用の拡散層
として表面にシリサイド層を有する逆導電型の高濃度拡
散層が設けられている、という構成をなす。
設けた逆導電型ウェルに設けて内部回路と電源間に接続
し且つゲート電極を電源に接続したゲート電極及びソー
ス・ドレイン領域にシリサイド層を有する第１のMOSト
ランジスタと、前記ウェル以外の領域に設けて前記第１
のMOSトランジスタとGND間に接続し且つゲート電極をGN
Dに接続したゲート電極及びソース・ドレイン領域にシ
リサイド層を有する第２のMOSトランジスタと、前記半
導体基板上に設けた逆導電型ウェルを抵抗層として前記
第１及び第２のMOSトランジスタの接続点と入出力信号
端子間に接続して構成され、更に具体的には、抵抗層と
して用いる逆導電型ウェルには、コンタクト用の拡散層
として表面にシリサイド層を有する逆導電型の高濃度拡
散層が設けられている、という構成をなす。
本発明について図面を参照して説明する。
第１図（ａ），（ｂ）は本発明の第１の実施例を示す
平面図及びＡ−Ａ′線断面図、第２図は本発明の第１の
実施例を説明するための回路図である。
平面図及びＡ−Ａ′線断面図、第２図は本発明の第１の
実施例を説明するための回路図である。
第１図（ａ），（ｂ）及び第２図に示すように、Ｐ型
シリコン基板１の一主面にＮ型のウェル２を選択的に設
け、Ｎ型ウェル２の表面に選択的にＮ型不純物を導入し
て設けたN+型拡散層４及びN+型拡散層の表面に設けたシ
リサイド層８からなるコンクト領域を形成してＮ型ウェ
ル２を抵抗層とし、層間絶縁膜５に設けたコンタクト孔
を介してコンタクト領域に接続した配線6,7により電源V
DDとGND間に直列接続したＰチャネルトランジスタQ1と
ＮチャネルトランジスタQ2のドレインと入出力信号用の
ボンディングパッドとの間に抵抗Ｒとして接続する。
シリコン基板１の一主面にＮ型のウェル２を選択的に設
け、Ｎ型ウェル２の表面に選択的にＮ型不純物を導入し
て設けたN+型拡散層４及びN+型拡散層の表面に設けたシ
リサイド層８からなるコンクト領域を形成してＮ型ウェ
ル２を抵抗層とし、層間絶縁膜５に設けたコンタクト孔
を介してコンタクト領域に接続した配線6,7により電源V
DDとGND間に直列接続したＰチャネルトランジスタQ1と
ＮチャネルトランジスタQ2のドレインと入出力信号用の
ボンディングパッドとの間に抵抗Ｒとして接続する。
ここで、シリサイド層８を設けたN+型拡散層４は、静
電破壊に対して弱いが仮にこのN+型拡散層４が破壊され
たとしてもＮ型ウェル２で覆われているため不良にはな
らない、又、トランジスタQ1,Q2に対する保護素子とし
ても働くため従来例のようにトランジスタQ1,Q2が破壊
される可能性は低くなる。従って、トランジスタQ1,Q2
にのみシリサイド層を設けないようにするためのフォト
リソグラフィ工程の増加も必要がなくなる。
電破壊に対して弱いが仮にこのN+型拡散層４が破壊され
たとしてもＮ型ウェル２で覆われているため不良にはな
らない、又、トランジスタQ1,Q2に対する保護素子とし
ても働くため従来例のようにトランジスタQ1,Q2が破壊
される可能性は低くなる。従って、トランジスタQ1,Q2
にのみシリサイド層を設けないようにするためのフォト
リソグラフィ工程の増加も必要がなくなる。
第３図（ａ），（ｂ）は本発明の第２の実施例を示す
平面図及びＢ−Ｂ′線断面図である。
平面図及びＢ−Ｂ′線断面図である。
第３図（ａ），（ｂ）に示すように、Ｎ型ウェル２の
表面とＰ型シリコン基板１の表面が接するPN接合の端部
にＮ型ウェル２の周囲を取囲むように、P+型拡散層９及
びシリサイド層８を設けた以外は第１の実施例と同様の
構成を有している。
表面とＰ型シリコン基板１の表面が接するPN接合の端部
にＮ型ウェル２の周囲を取囲むように、P+型拡散層９及
びシリサイド層８を設けた以外は第１の実施例と同様の
構成を有している。
ここで、負電圧のサージに対しては、トランジスタ
Q1,Q2への印加電圧はＮ型ウェル２の順方向電圧（1V以
下）でクランプされるが、正電圧のサージに対しては、
Ｎ型ウェル２の逆方向ブレークダウン電圧でクランプさ
れることになる。Ｎ型ウェル２とＰ型シリコン基板１で
決まるＮ型ウェル２の耐圧は80V程度であり保護効果が
十分ではない。P+型拡散層９を配置すれば逆方向ブレー
クダウン電圧は、Ｎ型ウェル２とP+型拡散層９で決定さ
れるために15V程度まで低下させることができ保護能力
がさらに高まる。
Q1,Q2への印加電圧はＮ型ウェル２の順方向電圧（1V以
下）でクランプされるが、正電圧のサージに対しては、
Ｎ型ウェル２の逆方向ブレークダウン電圧でクランプさ
れることになる。Ｎ型ウェル２とＰ型シリコン基板１で
決まるＮ型ウェル２の耐圧は80V程度であり保護効果が
十分ではない。P+型拡散層９を配置すれば逆方向ブレー
クダウン電圧は、Ｎ型ウェル２とP+型拡散層９で決定さ
れるために15V程度まで低下させることができ保護能力
がさらに高まる。
以上説明したように本発明は、一導電型半導体基板に
設けた逆導電型ウェルを抵抗層として第１及び第２のMO
Sトランジスタの接続点と入出力信号端子との間に接続
することにより第１及び第２のMOSトランジスタにシリ
サイド層を設けることができ、フォトリソグラフィ工程
を簡略化できるという効果を有する。
設けた逆導電型ウェルを抵抗層として第１及び第２のMO
Sトランジスタの接続点と入出力信号端子との間に接続
することにより第１及び第２のMOSトランジスタにシリ
サイド層を設けることができ、フォトリソグラフィ工程
を簡略化できるという効果を有する。
第１図（ａ），（ｂ）は本発明の第１の実施例を示す平
面図及びＡ−Ａ′線断面図、第２図は本発明の第１の実
施例を説明するための回路図、第３図（ａ），（ｂ）は
本発明の第２の実施例を示す平面図及びＢ−Ｂ′線断面
図、第４図は、従来の半導体集積回路を説明するための
回路図である。 １……Ｐ型シリコン基板、２……Ｎ型ウェル、3,4……N
+型拡散層、５……層間絶縁膜、6,7……配線、８……シ
リサイド層、９……P+型拡散層、Q1……Ｐチャネルトラ
ンジスタ、Q2……Ｎチャネルトランジスタ、Ｒ……抵
抗。
面図及びＡ−Ａ′線断面図、第２図は本発明の第１の実
施例を説明するための回路図、第３図（ａ），（ｂ）は
本発明の第２の実施例を示す平面図及びＢ−Ｂ′線断面
図、第４図は、従来の半導体集積回路を説明するための
回路図である。 １……Ｐ型シリコン基板、２……Ｎ型ウェル、3,4……N
+型拡散層、５……層間絶縁膜、6,7……配線、８……シ
リサイド層、９……P+型拡散層、Q1……Ｐチャネルトラ
ンジスタ、Q2……Ｎチャネルトランジスタ、Ｒ……抵
抗。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 21/822 H01L 21/8234 H01L 27/04 H01L 27/088
Claims (3)
- 【請求項１】一導電型半導体基板上に設けた逆導電型ウ
ェルに設けて内部回路と電源間に接続し、且つ、ゲート
電極を電源に接続したゲート電極及びソース・ドレイン
領域にシリサイド層を有する第１のMOSトランジスタ
と、前記ウェル以外の領域に設けて前記第１のMOSトラ
ンジスタとGND間に接続し、且つ、ゲート電極をGNDに接
続したゲート電極及びソース・ドレイン領域にシリサイ
ド層を有する第２のMOSトランジスタと、前記半導体基
板上に設けた逆導電型ウェルを抵抗層として前記第１及
び第２のMOSトランジスタの接続点と入出力信号端子間
に接続したことを特徴とする半導体集積回路。 - 【請求項２】抵抗層として用いる逆導電型ウェルと半導
体基板とのPN接合の端部の上に一導電型の高濃度拡散層
を前記ウェルの周囲を取囲んで設けた請求項１記載の半
導体集積回路。 - 【請求項３】抵抗層として用いる逆導電型ウェルには、
コンタクト用の拡散層として表面にシリサイド層を有す
る逆導電型の高濃度拡散層が設けられている請求項１又
は２記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243184A JP3064364B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2243184A JP3064364B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04122060A JPH04122060A (ja) | 1992-04-22 |
| JP3064364B2 true JP3064364B2 (ja) | 2000-07-12 |
Family
ID=17100076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2243184A Expired - Lifetime JP3064364B2 (ja) | 1990-09-13 | 1990-09-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064364B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5378560B2 (ja) * | 2000-06-13 | 2013-12-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法並びに抵抗器及び半導体素子 |
-
1990
- 1990-09-13 JP JP2243184A patent/JP3064364B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04122060A (ja) | 1992-04-22 |
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