JP3063676B2 - 半導体装置の回路検証方法 - Google Patents
半導体装置の回路検証方法Info
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- JP3063676B2 JP3063676B2 JP9119766A JP11976697A JP3063676B2 JP 3063676 B2 JP3063676 B2 JP 3063676B2 JP 9119766 A JP9119766 A JP 9119766A JP 11976697 A JP11976697 A JP 11976697A JP 3063676 B2 JP3063676 B2 JP 3063676B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G—PHYSICS
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- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置を設計
する際に、論理的な動作が要求された仕様を満たしてい
るかどうかおよび所定の動作タイミングを満たしている
かどうかを検証する半導体装置の回路検証方法に関す
る。
する際に、論理的な動作が要求された仕様を満たしてい
るかどうかおよび所定の動作タイミングを満たしている
かどうかを検証する半導体装置の回路検証方法に関す
る。
【０００２】
【従来の技術】従来の半導体装置の回路検証方法では、
機能ブロックを単位としてマクロブロックを構成してい
た。
機能ブロックを単位としてマクロブロックを構成してい
た。
【０００３】図２は従来の半導体装置の回路検証方法を
示すためのブロック図である。
示すためのブロック図である。
【０００４】ここで、図２における周辺マクロブロック
３２は、アドレスバス１０により指定されたアドレスが
予め設定されたアドレスと一致すると選択信号１０１1
〜１０１3をそれぞれアクティブとするアドレスデコー
ダ１３1〜１３3と、対応した選択信号１０１1〜１０
１3がアクティブとなると通常の記憶動作を行うレジス
タ１４1〜１４3とから構成される。
３２は、アドレスバス１０により指定されたアドレスが
予め設定されたアドレスと一致すると選択信号１０１1
〜１０１3をそれぞれアクティブとするアドレスデコー
ダ１３1〜１３3と、対応した選択信号１０１1〜１０
１3がアクティブとなると通常の記憶動作を行うレジス
タ１４1〜１４3とから構成される。
【０００５】この従来の周辺マクロブロック３２の動作
について図２を用いて説明する。
について図２を用いて説明する。
【０００６】例えば、アドレスバス１０により指定され
たアドレスが、アドレスデコーダ１３1に予め定められ
たアドレスと一致すると、アドレスデコーダ１３1は選
択信号１０１1をアクティブとする。そして、選択信号
１０１1がアクティブとなったことにより、レジスタ１
４1は通常の記憶動作を行うようになる。ここでは、ア
ドレスバス１０の指定するアドレスと、アドレスデコー
ダ１３1に設定されたアドレスとが一致した場合につい
て説明したが、他のアドレスデコーダに設定されたアド
レスと一致した場合も同様である。
たアドレスが、アドレスデコーダ１３1に予め定められ
たアドレスと一致すると、アドレスデコーダ１３1は選
択信号１０１1をアクティブとする。そして、選択信号
１０１1がアクティブとなったことにより、レジスタ１
４1は通常の記憶動作を行うようになる。ここでは、ア
ドレスバス１０の指定するアドレスと、アドレスデコー
ダ１３1に設定されたアドレスとが一致した場合につい
て説明したが、他のアドレスデコーダに設定されたアド
レスと一致した場合も同様である。
【０００７】次に、半導体装置の論理検証および動作タ
イミング検証方法を図３のフローチャートを用いて説明
する。
イミング検証方法を図３のフローチャートを用いて説明
する。
【０００８】まず、マクロブロックの機能、動作、性能
を規定するシステム仕様設計を行う（ステップ２１）。
そして、ＲＴ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ）
レベルでの回路設計を行う（ステップ２２）。次に、ス
テップ２２において作成されたＲＴ回路図を基にＨＤＬ
（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎ
ｇｕａｇｅ：ハードウェア記述言語）を用いて回路設計
を行う（ステップ２３）。そして、ステップ２３におい
て作成されたＨＤＬ回路の論理的な動作を検証する（ス
テップ２４）。そして、ステップ２３において作成され
たＨＤＬ回路をゲートレベルの回路に変換する（ステッ
プ２５）。そして、ステップ２５において作成されたゲ
ートレベルの回路が所定の動作タイミングを満足するか
どうかの検証を行う（ステップ２６）。そして、ゲート
レベル回路の論理的な動作を検証する（ステップ２
７）。そして、ゲートレベル回路の故障検出率を算定し
（ステップ２８）、ゲートレベル回路を実際のＬＳＩ上
に回路配置し配線を行う（ステップ２９）。
を規定するシステム仕様設計を行う（ステップ２１）。
そして、ＲＴ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ）
レベルでの回路設計を行う（ステップ２２）。次に、ス
テップ２２において作成されたＲＴ回路図を基にＨＤＬ
（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎ
ｇｕａｇｅ：ハードウェア記述言語）を用いて回路設計
を行う（ステップ２３）。そして、ステップ２３におい
て作成されたＨＤＬ回路の論理的な動作を検証する（ス
テップ２４）。そして、ステップ２３において作成され
たＨＤＬ回路をゲートレベルの回路に変換する（ステッ
プ２５）。そして、ステップ２５において作成されたゲ
ートレベルの回路が所定の動作タイミングを満足するか
どうかの検証を行う（ステップ２６）。そして、ゲート
レベル回路の論理的な動作を検証する（ステップ２
７）。そして、ゲートレベル回路の故障検出率を算定し
（ステップ２８）、ゲートレベル回路を実際のＬＳＩ上
に回路配置し配線を行う（ステップ２９）。
【０００９】しかし、マクロブロックのアドレスは搭載
する製品毎に異なるため、上記従来の半導体装置の回路
検証方法では、機能は変更されずアドレスのみが変更と
なる場合でもマクロブロック全体の論理や動作タイミン
グの検証が必要となる。そのため、ステップ２１〜２９
の処理を再度行なわなければならず、検証工数の増大、
開発に着手してからユーザに納入するまでの設計／開発
期間であるＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍ
ｅ）の長期化を招いてしまう。
する製品毎に異なるため、上記従来の半導体装置の回路
検証方法では、機能は変更されずアドレスのみが変更と
なる場合でもマクロブロック全体の論理や動作タイミン
グの検証が必要となる。そのため、ステップ２１〜２９
の処理を再度行なわなければならず、検証工数の増大、
開発に着手してからユーザに納入するまでの設計／開発
期間であるＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍ
ｅ）の長期化を招いてしまう。
【００１０】
【発明が解決しようとする課題】上述した従来の半導体
装置の回路検証方法では、機能ブロックを単位としてマ
クロブロックを構成していたため、アドレスのみが変更
になった場合でもマクロブロック全体の論理や動作タイ
ミングの検証が必要となり、検証工数の増大、ＴＡＴの
長期化を招くという問題点があった。
装置の回路検証方法では、機能ブロックを単位としてマ
クロブロックを構成していたため、アドレスのみが変更
になった場合でもマクロブロック全体の論理や動作タイ
ミングの検証が必要となり、検証工数の増大、ＴＡＴの
長期化を招くという問題点があった。
【００１１】本発明の目的は、検証工数を削減するとと
もにＴＡＴを短くすることができる半導体装置の回路検
証方法を提供することである。
もにＴＡＴを短くすることができる半導体装置の回路検
証方法を提供することである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の回路検証方法は、半導体装置
を設計する際に、論理的な動作が要求された仕様を満た
しているかどうかおよび所定の動作タイミングを満たし
ているかどうかを検証する半導体装置の回路検証方法に
おいて、検査対象となる回路の中で搭載される製品毎に
回路変更されてアドレスバスにより指定されたアドレス
が予め設定されたアドレスと一致すると選択信号を出力
するアドレスデコーダと、回路変更されずに製品搭載さ
れて前記選択信号によって選択されると所望の動作を行
う回路とを分けて各々マクロブロック化し、前記回路変
更されずに製品搭載されて前記選択信号によって選択さ
れると所望の動作を行う回路のみをライブラリに登録
し、前記アドレスデコーダが変更になった場合に当該ア
ドレスデコーダのマクロブロックのみを再設計し、前記
回路変更されずに製品搭載されて前記選択信号によって
選択されると所望の動作を行う回路のマクロブロックは
検証を行わずに用いることを特徴とする。
に、本発明の半導体装置の回路検証方法は、半導体装置
を設計する際に、論理的な動作が要求された仕様を満た
しているかどうかおよび所定の動作タイミングを満たし
ているかどうかを検証する半導体装置の回路検証方法に
おいて、検査対象となる回路の中で搭載される製品毎に
回路変更されてアドレスバスにより指定されたアドレス
が予め設定されたアドレスと一致すると選択信号を出力
するアドレスデコーダと、回路変更されずに製品搭載さ
れて前記選択信号によって選択されると所望の動作を行
う回路とを分けて各々マクロブロック化し、前記回路変
更されずに製品搭載されて前記選択信号によって選択さ
れると所望の動作を行う回路のみをライブラリに登録
し、前記アドレスデコーダが変更になった場合に当該ア
ドレスデコーダのマクロブロックのみを再設計し、前記
回路変更されずに製品搭載されて前記選択信号によって
選択されると所望の動作を行う回路のマクロブロックは
検証を行わずに用いることを特徴とする。
【００１３】本発明は、搭載される製品毎に回路変更さ
れる機能と回路変更されずに製品搭載される機能とを異
なるマクロブロックとして構成し、回路変更されずに製
品搭載される機能のみをライブラリに登録し、搭載され
る製品毎に回路変更される機能が変更になった場合にそ
のマクロブロックのみを再設計し、回路変更されずに製
品搭載される機能のマクロブロックは検証を行わずに用
いるようにしたものである。
れる機能と回路変更されずに製品搭載される機能とを異
なるマクロブロックとして構成し、回路変更されずに製
品搭載される機能のみをライブラリに登録し、搭載され
る製品毎に回路変更される機能が変更になった場合にそ
のマクロブロックのみを再設計し、回路変更されずに製
品搭載される機能のマクロブロックは検証を行わずに用
いるようにしたものである。
【００１４】したがって、全ての機能を再設計して検証
を再度行った場合と比較すると、検証工数を削減すると
ともにＴＡＴを短くすることができる。
を再度行った場合と比較すると、検証工数を削減すると
ともにＴＡＴを短くすることができる。
【００１５】本発明の実施態様によれば、前記回路変更
される機能が、アドレスバスにより指定されたアドレス
が予め設定されたアドレスと一致すると選択信号をアク
ティブとするアドレスデコーダである。
される機能が、アドレスバスにより指定されたアドレス
が予め設定されたアドレスと一致すると選択信号をアク
ティブとするアドレスデコーダである。
【００１６】本発明は、アドレスデコーダを回路変更さ
れる機能として独立したマクロブロックにより構成する
ようにしたものである。したがって、アドレスのみが変
更になった場合には、アドレスデコーダのみを再設計す
ればよく全ての機能を再設計して検証を再度行った場合
と比較すると、検証工数を削減するとともにＴＡＴを短
くすることができる。
れる機能として独立したマクロブロックにより構成する
ようにしたものである。したがって、アドレスのみが変
更になった場合には、アドレスデコーダのみを再設計す
ればよく全ての機能を再設計して検証を再度行った場合
と比較すると、検証工数を削減するとともにＴＡＴを短
くすることができる。
【００１７】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１８】図１は本発明の一実施形態の半導体装置の
回路検証方法を示すためのブロック図である。図２中と
同番号は同じ構成要素を示す。
回路検証方法を示すためのブロック図である。図２中と
同番号は同じ構成要素を示す。
【００１９】本実施形態は、図２の従来例に対し、アド
レスデコーダ１３1〜１３3をアドレスデコーダマクロブ
ロック１１として独立して構成し、レジスタ１４1〜１
４3を周辺機能マクロブロック１２として構成するよう
にしたものである。
レスデコーダ１３1〜１３3をアドレスデコーダマクロブ
ロック１１として独立して構成し、レジスタ１４1〜１
４3を周辺機能マクロブロック１２として構成するよう
にしたものである。
【００２０】従来例では、機能単位でマクロブロックを
構成していたが、本実施形態では変更が多いと予想され
る機能と汎用的な機能とに分けてマクロブロックを構成
するようにしたものである。
構成していたが、本実施形態では変更が多いと予想され
る機能と汎用的な機能とに分けてマクロブロックを構成
するようにしたものである。
【００２１】そして、周辺機能マクロブロック１２は図
３において示した論理検証および動作タイミング検証を
終えた後にライブラリに登録しておく。
３において示した論理検証および動作タイミング検証を
終えた後にライブラリに登録しておく。
【００２２】本実施形態の動作は、図２の従来例と同じ
であるが、アドレスを変更する必要が発生した場合に、
アドレスデコーダブロック１１のみの再設計を行うだけ
ですむ。この場合、周辺機能マクロブロック１２は検証
されたものがライブラリに既に登録されているためそれ
をそのまま使用することができ、再検証する必要が無
い。
であるが、アドレスを変更する必要が発生した場合に、
アドレスデコーダブロック１１のみの再設計を行うだけ
ですむ。この場合、周辺機能マクロブロック１２は検証
されたものがライブラリに既に登録されているためそれ
をそのまま使用することができ、再検証する必要が無
い。
【００２３】そのため、 図２における周辺機能マクロ
ブロック３２を再設計し検証を再度行った場合と比較す
ると、検証工数を削減するとともにＴＡＴを短くするこ
とができる。
ブロック３２を再設計し検証を再度行った場合と比較す
ると、検証工数を削減するとともにＴＡＴを短くするこ
とができる。
【００２４】本実施形態では、変更が多いと予想される
機能としてアドレスデコーダを用い、汎用的な機能とし
てレジスタを用いたが、この組み合わせに限定されるも
のではなく他の機能を用いた場合にも同様に適用するこ
とができる。
機能としてアドレスデコーダを用い、汎用的な機能とし
てレジスタを用いたが、この組み合わせに限定されるも
のではなく他の機能を用いた場合にも同様に適用するこ
とができる。
【００２５】
【発明の効果】以上説明したように、本発明は、検証工
数を削減するとともにＴＡＴを短くすることができると
いう効果を有する。
数を削減するとともにＴＡＴを短くすることができると
いう効果を有する。
【図１】本発明の一実施形態の半導体装置の回路検証方
法を示すためのブロック図である。
法を示すためのブロック図である。
【図２】従来の半導体装置の回路検証方法を示すための
ブロック図である。
ブロック図である。
【図３】半導体装置の論理検証および動作タイミング検
証方法を示したフローチャートである。
証方法を示したフローチャートである。
１０ アドレスバス １１ アドレスデコーダマクロブロック １２ 周辺機能マクロブロック １３1〜１３3 アドレスデコーダ １４1〜１４3 レジスタ ２１〜２９ ステップ ３２ 周辺機能マクロブロック １０１1〜１０１3 選択信号
Claims (1)
- 【請求項１】 半導体装置を設計する際に、論理的な動
作が要求された仕様を満たしているかどうかおよび所定
の動作タイミングを満たしているかどうかを検証する半
導体装置の回路検証方法において、検査対象となる回路
の中で搭載される製品毎に回路変更されてアドレスバス
により指定されたアドレスが予め設定されたアドレスと
一致すると選択信号を出力するアドレスデコーダと、回
路変更されずに製品搭載されて前記選択信号によって選
択されると所望の動作を行う回路とを分けて各々マクロ
ブロック化し、前記回路変更されずに製品搭載されて前
記選択信号によって選択されると所望の動作を行う回路
のみをライブラリに登録し、前記アドレスデコーダが変
更になった場合に当該アドレスデコーダのマクロブロッ
クのみを再設計して検証し、前記回路変更されずに製品
搭載されて前記選択信号によって選択されると所望の動
作を行う回路のマクロブロックは検証を行わずに用いる
ことを特徴とする半導体装置の回路検証方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9119766A JP3063676B2 (ja) | 1997-05-09 | 1997-05-09 | 半導体装置の回路検証方法 |
| EP98107929A EP0877330A3 (en) | 1997-05-09 | 1998-04-30 | Circuit verification process for semiconductor devices |
| CN98101460A CN1201908A (zh) | 1997-05-09 | 1998-05-05 | 半导体器件的电路校验方法 |
| KR1019980016469A KR19980086876A (ko) | 1997-05-09 | 1998-05-08 | 반도체 장치 회로 검증 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9119766A JP3063676B2 (ja) | 1997-05-09 | 1997-05-09 | 半導体装置の回路検証方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10307858A JPH10307858A (ja) | 1998-11-17 |
| JP3063676B2 true JP3063676B2 (ja) | 2000-07-12 |
Family
ID=14769667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9119766A Expired - Fee Related JP3063676B2 (ja) | 1997-05-09 | 1997-05-09 | 半導体装置の回路検証方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0877330A3 (ja) |
| JP (1) | JP3063676B2 (ja) |
| KR (1) | KR19980086876A (ja) |
| CN (1) | CN1201908A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7290192B2 (en) * | 2003-03-31 | 2007-10-30 | Advantest Corporation | Test apparatus and test method for testing plurality of devices in parallel |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5544067A (en) * | 1990-04-06 | 1996-08-06 | Lsi Logic Corporation | Method and system for creating, deriving and validating structural description of electronic system from higher level, behavior-oriented description, including interactive schematic design and simulation |
| US5436849A (en) * | 1993-02-09 | 1995-07-25 | International Business Machines Corporation | Incremental logic synthesis system for efficient revision of logic circuit designs |
-
1997
- 1997-05-09 JP JP9119766A patent/JP3063676B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-30 EP EP98107929A patent/EP0877330A3/en not_active Withdrawn
- 1998-05-05 CN CN98101460A patent/CN1201908A/zh active Pending
- 1998-05-08 KR KR1019980016469A patent/KR19980086876A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980086876A (ko) | 1998-12-05 |
| CN1201908A (zh) | 1998-12-16 |
| EP0877330A2 (en) | 1998-11-11 |
| JPH10307858A (ja) | 1998-11-17 |
| EP0877330A3 (en) | 2002-12-11 |
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