JP3062900B2 - インバータ制御装置 - Google Patents
インバータ制御装置Info
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- JP3062900B2 JP3062900B2 JP4109292A JP10929292A JP3062900B2 JP 3062900 B2 JP3062900 B2 JP 3062900B2 JP 4109292 A JP4109292 A JP 4109292A JP 10929292 A JP10929292 A JP 10929292A JP 3062900 B2 JP3062900 B2 JP 3062900B2
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- JP
- Japan
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- dead time
- circuit
- control device
- current
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- Control Of Ac Motors In General (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はモータ駆動に使用するイ
ンバータ制御装置に関し、特に、誘導モータを高いＰＷ
Ｍ周波数で駆動する用途に適する。
ンバータ制御装置に関し、特に、誘導モータを高いＰＷ
Ｍ周波数で駆動する用途に適する。
【０００２】
【従来の技術】図３は従来のインバータ制御装置の一例
を示すブロック図であり、電流制御回路１７は、上位制
御回路からの電流指令ｉｕ＊，ｉｖ＊，ｉｗ＊と、電流
検出器１４，１５によって検出されるモータ１６の相電
流ｉｕ，ｉｖに基づいてモータ各相の電流偏差を求め、
これを比例及び積分増幅することで、モータ各相に印加
すべき電圧指令ｖｕ＊，ｖｖ＊，ｖｗ＊を作成してＰＷ
Ｍ信号発生回路１８へ送出する。電圧指令ｖｕ＊，ｖｖ
＊，ｖｗ＊はＰＷＭ信号発生回路１８によって、指令値
に比例したｏｎ／ｏｆｆデューティを持つＰＷＭ信号Ｓ
ＩＧＵ，ＳＩＧＶ，ＳＩＧＷに変換され、デッドタイム
発生回路ｂ２０へ送出される。
を示すブロック図であり、電流制御回路１７は、上位制
御回路からの電流指令ｉｕ＊，ｉｖ＊，ｉｗ＊と、電流
検出器１４，１５によって検出されるモータ１６の相電
流ｉｕ，ｉｖに基づいてモータ各相の電流偏差を求め、
これを比例及び積分増幅することで、モータ各相に印加
すべき電圧指令ｖｕ＊，ｖｖ＊，ｖｗ＊を作成してＰＷ
Ｍ信号発生回路１８へ送出する。電圧指令ｖｕ＊，ｖｖ
＊，ｖｗ＊はＰＷＭ信号発生回路１８によって、指令値
に比例したｏｎ／ｏｆｆデューティを持つＰＷＭ信号Ｓ
ＩＧＵ，ＳＩＧＶ，ＳＩＧＷに変換され、デッドタイム
発生回路ｂ２０へ送出される。
【０００３】デッドタイム発生回路ｂ２０はＰＷＭ信号
ＳＩＧＵ，ＳＩＧＶ，ＳＩＧＷを後述する方法を用い
て、インバータのパワー素子２〜７に対するｏｎ／ｏｆ
ｆ指令信号Ｇ１〜Ｇ６に変換し、各パワー素子２〜７の
ゲート回路８〜１３に入力する。ゲート回路８〜１３は
ｏｎ／ｏｆｆ指令信号Ｇ１〜Ｇ６に従い各パワー素子２
〜７をｏｎ／ｏｆｆすることにより、コンバータ１によ
って整流された直流電圧を、電圧指令ｖｕ＊，ｖｖ＊，
ｖｗ＊に比例したデューティでモータ１６の各相に印加
する。このようにしてモータ各相の相電流は、電流指令
に一致するように制御される。
ＳＩＧＵ，ＳＩＧＶ，ＳＩＧＷを後述する方法を用い
て、インバータのパワー素子２〜７に対するｏｎ／ｏｆ
ｆ指令信号Ｇ１〜Ｇ６に変換し、各パワー素子２〜７の
ゲート回路８〜１３に入力する。ゲート回路８〜１３は
ｏｎ／ｏｆｆ指令信号Ｇ１〜Ｇ６に従い各パワー素子２
〜７をｏｎ／ｏｆｆすることにより、コンバータ１によ
って整流された直流電圧を、電圧指令ｖｕ＊，ｖｖ＊，
ｖｗ＊に比例したデューティでモータ１６の各相に印加
する。このようにしてモータ各相の相電流は、電流指令
に一致するように制御される。
【０００４】以下にデッドタイム発生回路の動作例につ
いて説明する。図４は図３のデッドタイム発生回路ｂ２
０の構成のうちＵ相に関する部分のみを示すブロック図
であり、Ｖ相についても同様のブロックが含まれる。こ
こでは、各相のブロックは対象なためＵ相のみを取り上
げて説明する。図６（ａ）に示すようなＰＷＭ信号ＳＩ
ＧＵの変化は、エッジ検出回路２１によって検出され、
図６（ｂ）のようなワンショット回路２５のトリガ信号
ＴＲＵとなる。ワンショット回路２５は、トリガ信号Ｔ
ＲＵの立ち上がりエッジごとに、時間幅ｔｄの図６
（ｃ）のようなパルス信号ＤＴＵを発生して論理回路ｂ
２６へ送出する。論理回路ｂ２６は、パルス信号ＤＴＵ
とＰＷＭ信号ＳＩＧＵとから、数１，数２の論理式を使
用して、デッドタイム幅ｔｄの図６（ｄ），（ｅ）に示
すようなゲート信号Ｇ１，Ｇ２を発生する。
いて説明する。図４は図３のデッドタイム発生回路ｂ２
０の構成のうちＵ相に関する部分のみを示すブロック図
であり、Ｖ相についても同様のブロックが含まれる。こ
こでは、各相のブロックは対象なためＵ相のみを取り上
げて説明する。図６（ａ）に示すようなＰＷＭ信号ＳＩ
ＧＵの変化は、エッジ検出回路２１によって検出され、
図６（ｂ）のようなワンショット回路２５のトリガ信号
ＴＲＵとなる。ワンショット回路２５は、トリガ信号Ｔ
ＲＵの立ち上がりエッジごとに、時間幅ｔｄの図６
（ｃ）のようなパルス信号ＤＴＵを発生して論理回路ｂ
２６へ送出する。論理回路ｂ２６は、パルス信号ＤＴＵ
とＰＷＭ信号ＳＩＧＵとから、数１，数２の論理式を使
用して、デッドタイム幅ｔｄの図６（ｄ），（ｅ）に示
すようなゲート信号Ｇ１，Ｇ２を発生する。
【数１】
【数２】
【０００５】
【発明が解決しようとする課題】従来のインバータ制御
装置の各部の信号波形を図５の（ａ）〜（ｆ）に示す。
（ａ）は三角波比較方式を用いたＰＷＭ信号発生回路１
８における三角波ＶＴと指令電圧Ｖｕ＊の関係を示した
図であり、両信号を大小比較して、（ｂ）のＰＷＭ信号
ＳＩＧＵが得られる。この際の信号のオフ幅はＴ＊とな
る。一方、ゲート信号Ｇ１，Ｇ２は、上下のパワー素子
が同時にオンするのを防ぐためデッドタイムｔｄが付加
されて（ｃ），（ｄ）の波形となり、実際のＵ相印加電
圧は、（ｅ），（ｆ）のようになる（Ｕ相電流の極性で
異なる）。ここで、Ｕ相電圧がロ一側になる時間幅Ｔ
ｎ＋，Ｔｎ−は、パワー素子のオン時間オフ時間をそれ
ぞれｔｏｎ，ｔｏｆｆとすれば、以下の数３，数４のよ
うになる。
装置の各部の信号波形を図５の（ａ）〜（ｆ）に示す。
（ａ）は三角波比較方式を用いたＰＷＭ信号発生回路１
８における三角波ＶＴと指令電圧Ｖｕ＊の関係を示した
図であり、両信号を大小比較して、（ｂ）のＰＷＭ信号
ＳＩＧＵが得られる。この際の信号のオフ幅はＴ＊とな
る。一方、ゲート信号Ｇ１，Ｇ２は、上下のパワー素子
が同時にオンするのを防ぐためデッドタイムｔｄが付加
されて（ｃ），（ｄ）の波形となり、実際のＵ相印加電
圧は、（ｅ），（ｆ）のようになる（Ｕ相電流の極性で
異なる）。ここで、Ｕ相電圧がロ一側になる時間幅Ｔ
ｎ＋，Ｔｎ−は、パワー素子のオン時間オフ時間をそれ
ぞれｔｏｎ，ｔｏｆｆとすれば、以下の数３，数４のよ
うになる。
【数３】Ｔｎ＋＝Ｔ＊＋ｔｄ＋（ｔｏｎ−ｔｏｆｆ）
【数４】Ｔｎ−＝Ｔ＊−ｔｄ＋（ｔｏｎ−ｔｏｆｆ）
【０００６】したがって、電流の極性が変化する前後に
おいて、Ｕ相の印加電圧は２・ｔｄだけ変化してしま
い、この影響でＵ相電流波形が０付近で歪んでしまう。
このように従来のインバータ制御装置では、デッドタイ
ムによって実際の印加電圧が指令と異なり電流波形が０
付近で歪んでしまうという問題があった。本発明は、上
記の問題に鑑みて成されたものであり、本発明の目的
は、ＣＰＵでの演算を行なうことなく、デッドタイムに
よる電流の歪みを防止できるインバータ制御装置を提供
することにある。
おいて、Ｕ相の印加電圧は２・ｔｄだけ変化してしま
い、この影響でＵ相電流波形が０付近で歪んでしまう。
このように従来のインバータ制御装置では、デッドタイ
ムによって実際の印加電圧が指令と異なり電流波形が０
付近で歪んでしまうという問題があった。本発明は、上
記の問題に鑑みて成されたものであり、本発明の目的
は、ＣＰＵでの演算を行なうことなく、デッドタイムに
よる電流の歪みを防止できるインバータ制御装置を提供
することにある。
【０００７】
【課題を解決するための手段】本発明は、インバータの
出力電圧指令に比例したデューティ比のＰＷＭ信号を発
生するＰＷＭ信号発生回路と、前記ＰＷＭ信号に対し短
絡防止のデッドタイムを設けてインバータアームの上下
のパワー素子へのオンオフ指令信号とするデッドタイム
発生回路とを有する、モータの相電流を制御するインバ
ータ制御装置に関するものであり、本発明の上記目的
は、前記デッドタイム発生回路に、前記上下のパワー素
子へのそれぞれのオンオフ指令信号に付加するデッドタ
イム時間及びタイミングを、上位の制御回路からの電流
指令の極性に応じて切替える切替手段を備えることによ
り達成される。
出力電圧指令に比例したデューティ比のＰＷＭ信号を発
生するＰＷＭ信号発生回路と、前記ＰＷＭ信号に対し短
絡防止のデッドタイムを設けてインバータアームの上下
のパワー素子へのオンオフ指令信号とするデッドタイム
発生回路とを有する、モータの相電流を制御するインバ
ータ制御装置に関するものであり、本発明の上記目的
は、前記デッドタイム発生回路に、前記上下のパワー素
子へのそれぞれのオンオフ指令信号に付加するデッドタ
イム時間及びタイミングを、上位の制御回路からの電流
指令の極性に応じて切替える切替手段を備えることによ
り達成される。
【０００８】
【作用】本発明のインバータ制御装置にあっては、電流
の極性に関係なく、実際に印加される電圧が指令電圧に
一致するように制御するので、電流波形が０付近で歪む
ことを防止できる。したがって、駆動するモータにトル
クリップルが発生しない。
の極性に関係なく、実際に印加される電圧が指令電圧に
一致するように制御するので、電流波形が０付近で歪む
ことを防止できる。したがって、駆動するモータにトル
クリップルが発生しない。
【０００９】
【実施例】図１は、本発明のインバータ制御装置の一例
を図３に対応させて示すブロック図であり、同一機能の
箇所は同符号を付して説明を省略する。本実施例では従
来のインバータ制御装置に対して、電流制御回路１７か
らデッドタイム発生回路ａ１９に送られる電流指令極性
信号ｐｕ，ｐｖ，ｐｗが付加されている。また、デッド
タイム発生回路ａ１９の内部ブロックは、図２のデッド
タイム発生回路の一例に示すようにワンショット回路が
２組（ワンショット回路Ａ２２，ワンショット回路Ｂ２
３）に増加するとともに、論理回路ａ２４の論理式が従
来と異なっている。
を図３に対応させて示すブロック図であり、同一機能の
箇所は同符号を付して説明を省略する。本実施例では従
来のインバータ制御装置に対して、電流制御回路１７か
らデッドタイム発生回路ａ１９に送られる電流指令極性
信号ｐｕ，ｐｖ，ｐｗが付加されている。また、デッド
タイム発生回路ａ１９の内部ブロックは、図２のデッド
タイム発生回路の一例に示すようにワンショット回路が
２組（ワンショット回路Ａ２２，ワンショット回路Ｂ２
３）に増加するとともに、論理回路ａ２４の論理式が従
来と異なっている。
【００１０】以下に、図２と図６を用いてデッドタイム
発生回路の動作例を説明する。図６（ａ）に示すような
ＰＷＭ信号ＳＩＧＵの変化は、エッジ検出回路２１によ
って検出され、図６（ｂ）のようなワンショット回路Ａ
２２，Ｂ２３のトリガ信号ＴＲＵとなる。ワンショット
回路Ａ２２及びワンショット回路Ｂ２３は、それぞれト
リガ信号ＴＲＵの立ち上がりエッジごとに時間幅ｔｄ及
びｔｃｌ（２・ｔｄ）の図６（ｆ）及び（ｇ）のような
パルス信号ＤＴＡＵ，ＤＴＢＵを発生して論理回路ａ２
４へ送出する。倫理回路ａ２４は、パルス信号ＤＴＡ
Ｕ，ＤＴＢＵ，ＰＷＭ信号ＳＩＧＵ及び図６（ｈ）のよ
うな電流指令極性ｐｕとから、数５，数６の論理式を使
用して、図６の（ｉ）及び（ｊ）のようなゲート信号Ｇ
１，Ｇ２を発生する。ここで、従来のゲート信号Ｇ１，
Ｇ２（図５（ｃ），（ｄ））と比較すると相電流ｉｕ＞
０のときはゲート信号Ｇ１，Ｇ２が図５（ｇ），（ｈ）
のようになり、相電流ｉｕ＜０のときはそれぞれ図５
（ｊ），（ｋ）のようになる。
発生回路の動作例を説明する。図６（ａ）に示すような
ＰＷＭ信号ＳＩＧＵの変化は、エッジ検出回路２１によ
って検出され、図６（ｂ）のようなワンショット回路Ａ
２２，Ｂ２３のトリガ信号ＴＲＵとなる。ワンショット
回路Ａ２２及びワンショット回路Ｂ２３は、それぞれト
リガ信号ＴＲＵの立ち上がりエッジごとに時間幅ｔｄ及
びｔｃｌ（２・ｔｄ）の図６（ｆ）及び（ｇ）のような
パルス信号ＤＴＡＵ，ＤＴＢＵを発生して論理回路ａ２
４へ送出する。倫理回路ａ２４は、パルス信号ＤＴＡ
Ｕ，ＤＴＢＵ，ＰＷＭ信号ＳＩＧＵ及び図６（ｈ）のよ
うな電流指令極性ｐｕとから、数５，数６の論理式を使
用して、図６の（ｉ）及び（ｊ）のようなゲート信号Ｇ
１，Ｇ２を発生する。ここで、従来のゲート信号Ｇ１，
Ｇ２（図５（ｃ），（ｄ））と比較すると相電流ｉｕ＞
０のときはゲート信号Ｇ１，Ｇ２が図５（ｇ），（ｈ）
のようになり、相電流ｉｕ＜０のときはそれぞれ図５
（ｊ），（ｋ）のようになる。
【００１１】
【数５】
【数６】 これにより実際に印加されるＵ相電圧は、図５の（ｉ）
及び（ｌ）のようになり、電流が“＋”の際のロ一側電
圧の時間幅Ｔｃ＋および電流が“−”の際のロ一側電圧
の時間幅Ｔｃ−は、それぞれ以下の数７，数８で示され
る。
及び（ｌ）のようになり、電流が“＋”の際のロ一側電
圧の時間幅Ｔｃ＋および電流が“−”の際のロ一側電圧
の時間幅Ｔｃ−は、それぞれ以下の数７，数８で示され
る。
【数７】Ｔｃ＋＝Ｔ＊＋ｔｄ＋（ｔｏｎ−ｔｏｆｆ）
【数８】 Ｔｃ−＝Ｔ＊＋ｔｄ＋（ｔｏｎ−ｔｏｆｆ）＝Ｔｃ＋ 即ち、電流の極性にかかわらず同一時間幅となる。
【００１２】
【発明の効果】本発明のインバータ制御装置によれば、
インバータの各相の出力電圧は相電流の極性にかかわら
ずＰＷＭ信号の幅に一致するため、歪みの少ない良好な
出力電流波形が得られる。また補正に伴う演算が不要と
いうメリットがあるため、本発明は、電流制御をアナロ
グ回路で高速に演算する制御装置に対しても適用するこ
とができる。さらに、従来考えられている瞬時ベクトル
選択法を用いたデッドタイムの補正方式に対して、補正
に伴う演算が不要というメリットがある他に、ＰＷＭ信
号発生回路とデッドタイム発生回路間をＰＷＭ信号と電
流極性信号のみで接続できるため、インバータブリッジ
と制御回路が離れた場所にあってもインバータブリッジ
側にデッドタイム発生回路を実装することで、ゲート信
号に対するノイズの影響や、信号線間の遅延時間のばら
つきによるアーム短絡を防ぐことが可能となる。
インバータの各相の出力電圧は相電流の極性にかかわら
ずＰＷＭ信号の幅に一致するため、歪みの少ない良好な
出力電流波形が得られる。また補正に伴う演算が不要と
いうメリットがあるため、本発明は、電流制御をアナロ
グ回路で高速に演算する制御装置に対しても適用するこ
とができる。さらに、従来考えられている瞬時ベクトル
選択法を用いたデッドタイムの補正方式に対して、補正
に伴う演算が不要というメリットがある他に、ＰＷＭ信
号発生回路とデッドタイム発生回路間をＰＷＭ信号と電
流極性信号のみで接続できるため、インバータブリッジ
と制御回路が離れた場所にあってもインバータブリッジ
側にデッドタイム発生回路を実装することで、ゲート信
号に対するノイズの影響や、信号線間の遅延時間のばら
つきによるアーム短絡を防ぐことが可能となる。
【図１】本発明のインバータ制御装置の一例を示すブロ
ック図である。
ック図である。
【図２】図１のデッドタイム発生回路の一例を示すブロ
ック図である。
ック図である。
【図３】従来のインバータ制御装置の一例を示すブロッ
ク図である。
ク図である。
【図４】図３のデッドタイム発生回路の一例を示すブロ
ック図である。
ック図である。
【図５】本発明装置及び従来装置の各部信号波形の一例
を示す図である。
を示す図である。
【図６】図２及び図４のデッドタイム発生回路の各部信
号波形の一例を示す図である。
号波形の一例を示す図である。
１９ デッドタイム発生回路 ２２，２３ ワンショット回路 ２４ 論理回路
Claims (1)
- 【請求項１】 インバータの出力電圧指令に比例したデ
ューティ比のＰＷＭ信号を発生するＰＷＭ信号発生回路
と、前記ＰＷＭ信号に対し短絡防止のデッドタイムを設
けてインバータアームの上下のパワー素子へのオンオフ
指令信号とするデッドタイム発生回路とを有する、モー
タの相電流を制御するインバータ制御装置において、前
記デッドタイム発生回路に、前記上下のパワー素子への
それぞれのオンオフ指令信号に付加するデッドタイム時
間及びタイミングを、上位の制御回路からの電流指令の
極性に応じて切替える切替手段を備えたことを特徴とす
るインバータ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109292A JP3062900B2 (ja) | 1992-04-02 | 1992-04-02 | インバータ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4109292A JP3062900B2 (ja) | 1992-04-02 | 1992-04-02 | インバータ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05292758A JPH05292758A (ja) | 1993-11-05 |
| JP3062900B2 true JP3062900B2 (ja) | 2000-07-12 |
Family
ID=14506482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4109292A Expired - Fee Related JP3062900B2 (ja) | 1992-04-02 | 1992-04-02 | インバータ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3062900B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6117744B2 (ja) * | 2014-07-11 | 2017-04-19 | ファナック株式会社 | 出力段の不感帯幅推定機能を有するモータ駆動装置 |
-
1992
- 1992-04-02 JP JP4109292A patent/JP3062900B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05292758A (ja) | 1993-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |