JPH10161625A - Image mute signal generating device - Google Patents
Image mute signal generating deviceInfo
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- JPH10161625A JPH10161625A JP8323696A JP32369696A JPH10161625A JP H10161625 A JPH10161625 A JP H10161625A JP 8323696 A JP8323696 A JP 8323696A JP 32369696 A JP32369696 A JP 32369696A JP H10161625 A JPH10161625 A JP H10161625A
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- counter
- mute
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- video
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- Details Of Television Scanning (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、パーソナルコン
ピュータやエンジニアリングワークステーション等のV
GA、XGA等と称される映像信号を、液晶やブラウン
管等の表示装置に表示する際に、垂直帰線期間に不要な
信号が表示されないようにするためのミュート信号を発
生する場合等に用いて好適な映像ミュート信号発生回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a personal computer and an engineering workstation.
Used to generate a mute signal for preventing unnecessary signals from being displayed during a vertical blanking period when displaying a video signal called GA, XGA, or the like on a display device such as a liquid crystal display or a cathode ray tube. And a video mute signal generation circuit that is suitable.
【0002】[0002]
【従来の技術】従来の映像信号処理では、垂直帰線期間
に不要信号が表示されないようにするために、一般に垂
直同期信号を利用して映像信号にミュート処理を施して
いる。これにより例えば表示画面上の上部や下部を黒色
表示としたりして、不要信号の表示を避けて使用者へ与
える違和感を回避するようにしている。2. Description of the Related Art In conventional video signal processing, in order to prevent unnecessary signals from being displayed during a vertical blanking period, a video signal is generally subjected to mute processing using a vertical synchronization signal. In this way, for example, the upper and lower portions of the display screen are displayed in black, so that unnecessary signals are not displayed and a sense of discomfort given to the user is avoided.
【0003】このようなミュート処理は、パーソナルコ
ンピュータやエンジニアリングワークステーション等の
VGA、XGA等と称される映像信号は通常のテレビジ
ョン信号のように統一規格化されておらず、例えば表示
ドット数が640×480、800×600、1024
×768、1280×1024等のように種々の方式が
存在しており、水平走査線数や水平及び垂直の同期周波
数、表示画像の縦横比等も各方式間で異なるために必要
となっている。In such a mute process, video signals such as VGA and XGA of a personal computer and an engineering workstation are not standardized as a normal television signal. 640 × 480, 800 × 600, 1024
There are various schemes such as x768, 1280x1024, etc., and the number of horizontal scanning lines, the horizontal and vertical synchronization frequencies, the aspect ratio of the displayed image, and the like are also different between the schemes, which are necessary. .
【0004】また、映像ミュート信号の発生方法として
は種々の方法が提案されており、例えば、特開昭63−
9384号公報、特開昭63−9383号公報、特開昭
62−200881号公報に開示される技術があるが、
いずれも画像蓄積媒体の未記録時や記録媒体の回転数不
安定期間に映像ミュートを行うというものであり、垂直
同期信号が伝送路上で遅延した場合に垂直帰線期間の映
像ミュート処理を良好に行う提案はなされていない。Various methods have been proposed for generating a video mute signal.
No. 9384, JP-A-63-9383, and JP-A-62-200881,
In both cases, video muting is performed when the image storage medium is not recorded or during the period when the rotation speed of the recording medium is unstable.If the vertical synchronization signal is delayed on the transmission path, the video muting process during the vertical blanking period is improved. No suggestions have been made.
【0005】次に従来の垂直帰線期間の映像ミュート信
号発生回路の一例を図面を用いて説明する。図4は従来
の垂直帰線期間の映像ミュート信号発生回路の回路構成
図、図5は上記映像ミュート信号発生回路の動作タイミ
ング図である。Next, an example of a conventional video mute signal generation circuit during a vertical blanking period will be described with reference to the drawings. FIG. 4 is a circuit configuration diagram of a conventional video mute signal generation circuit during a vertical blanking period, and FIG. 5 is an operation timing diagram of the video mute signal generation circuit.
【0006】図4において、VD信号9と表示している
のが垂直同期信号、HD信号10と表示しているのが水
平同期信号(以下、同様)である。VD信号9は判別回
路21により電圧レベルの高低を判定することにより信
号の有無を認識し、判別後VD信号24として出力す
る。In FIG. 4, VD signal 9 is a vertical synchronizing signal, and HD signal 10 is a horizontal synchronizing signal (hereinafter the same). The VD signal 9 is recognized as the presence or absence of the signal by determining the level of the voltage level by the determination circuit 21, and is output as the VD signal 24 after the determination.
【0007】この判別後VD信号24は、遅延回路22
とHD信号10とによって1水平同期期間または1水平
同期期間以上に遅延させ、遅延VD信号25として次段
のOR回路23へ出力する。OR回路23は判別後VD
信号24と遅延VD信号25とのORをとり、映像ミュ
ート信号26として出力する。このように構成する理由
は、映像ミュート信号26が判別後VD信号24の終了
後もしばらく継続するようにして映像ミュート動作に余
裕を持たせ、不要信号の表示を充分に抑圧するためであ
る。After the determination, the VD signal 24 is supplied to the delay circuit 22
And the HD signal 10 to delay the signal by one horizontal synchronization period or one horizontal synchronization period or more, and output the delayed VD signal 25 to the OR circuit 23 in the next stage. The OR circuit 23 determines VD
The signal 24 is ORed with the delayed VD signal 25 and output as a video mute signal 26. The reason for this configuration is to allow the video mute signal 26 to continue for a while after the end of the VD signal 24 after the determination, so that the video mute operation has a margin and the display of unnecessary signals is sufficiently suppressed.
【0008】次に上記のように構成された映像ミュート
信号発生回路の動作タイミングを図5を用いて説明す
る。図5において、(a)はHD信号10、(b)はV
D信号9であり、このVD信号9は図示のように、判別
回路21により電圧レベルの高低を判定するしきい値V
thで判別して(c)の判別後VD信号24を生成す
る。Next, the operation timing of the video mute signal generating circuit configured as described above will be described with reference to FIG. In FIG. 5, (a) shows the HD signal 10 and (b) shows the V signal.
The VD signal 9 is a threshold voltage V for judging the level of the voltage level by the discrimination circuit 21 as shown in FIG.
The VD signal 24 is generated after the determination of (c) by the determination of th.
【0009】この図5では遅延回路22の遅延時間量が
1水平同期期間の場合を例示しているが、遅延回路22
とHD信号10とにより遅延VD信号25を(d)のご
とく生成する。次に、OR回路23によって、判別後V
D信号24と遅延VD信号25とのORがとられ、図5
(e)に示すように映像ミュート信号26を得ている。FIG. 5 illustrates a case where the delay time of the delay circuit 22 is one horizontal synchronization period.
And the HD signal 10 to generate a delayed VD signal 25 as shown in FIG. Next, after the determination, the V
The OR of the D signal 24 and the delayed VD signal 25 is obtained, and FIG.
As shown in (e), a video mute signal 26 is obtained.
【0010】このように従来の方法では、VD信号9と
HD信号10とから生成した映像ミュート信号26は、
図5に示すようにVD信号9の終了後もtd2の期間は
継続するようにして、映像ミュート動作に余裕を持た
せ、不要信号の表示を充分に抑圧するように構成してい
る。As described above, in the conventional method, the video mute signal 26 generated from the VD signal 9 and the HD signal 10
As shown in FIG. 5, the period of td2 is continued even after the end of the VD signal 9, so that the video mute operation has a margin and the display of unnecessary signals is sufficiently suppressed.
【0011】[0011]
【発明が解決しようとする課題】しかしながら、上述し
た従来の垂直帰線期間の映像ミュート信号発生回路で
は、垂直同期信号の終了時に映像ミュート動作に余裕を
持たせ不要信号の表示を充分に抑圧するように構成して
いるが、以下に述べる問題点があった。However, in the above-described conventional video mute signal generation circuit for the vertical blanking period, a margin is provided for the video mute operation at the end of the vertical synchronizing signal, and the display of unnecessary signals is sufficiently suppressed. However, there are the following problems.
【0012】その問題点とは、一般に液晶やブラウン管
等の映像表示装置とパーソナルコンピュータやエンジニ
アリングワークステーション等のVGA、XGA等の映
像信号源は接続ケーブル等に代表される伝送路によって
接続されるが、この伝送路上での信号の時間遅延劣化に
対して、良好な映像ミュート特性が得られないというこ
とである。The problem is that a video display device such as a liquid crystal or a cathode ray tube is generally connected to a video signal source such as a VGA or an XGA such as a personal computer or an engineering workstation by a transmission path represented by a connection cable. In other words, a good image mute characteristic cannot be obtained with respect to the time delay deterioration of the signal on the transmission path.
【0013】VGA、XGA等の映像信号源は、一般に
映像情報であるRGB信号と水平同期信号、垂直同期信
号で構成され、RGB信号は比較的ランダムな信号、水
平同期信号は約15KHzから40KHz程度の比較的
くり返し周期が短い信号であるが、垂直同期信号はくり
返し周期が約60Hzから150Hz程度と長く、しか
も垂直帰線期間のみに現れる休み期間の長いパルス信号
であるため、伝送路上での時間遅延劣化の影響を最も大
きく受ける。Video signal sources such as VGA and XGA are generally composed of RGB signals, which are video information, a horizontal synchronizing signal and a vertical synchronizing signal. The RGB signal is a relatively random signal, and the horizontal synchronizing signal is about 15 to 40 KHz. However, the vertical synchronization signal is a pulse signal having a long repetition period of about 60 Hz to 150 Hz and a long rest period appearing only in the vertical retrace period. Most affected by delay degradation.
【0014】伝送路上での時間遅延劣化は、例えば接続
ケーブル等の接続距離が長くなった場合等に、浮遊容量
や信号線の抵抗値および誘導成分の影響が増加していき
時間遅延劣化も増加する。次に、この劣化に対して従来
では良好な映像ミュート特性が得られないということを
図5を用いて説明する。[0014] The time delay deterioration on the transmission path is caused by the effect of the stray capacitance, the resistance value of the signal line, and the inductive component, for example, when the connection distance of the connection cable or the like becomes long, and the time delay deterioration also increases. I do. Next, the fact that good video mute characteristics cannot be obtained conventionally with respect to this deterioration will be described with reference to FIG.
【0015】伝送路上での時間遅延劣化を受けたVD信
号9は図5(b)に示すように立上がりと立ち下がりが
なまったパルス波形となり、この信号を判別回路21に
より電圧レベルの高低を判定するしきい値Vthで判別
して(c)の判別後VD信号24を生成する。The VD signal 9 which has undergone the time delay deterioration on the transmission path has a pulse waveform with rising and falling edges as shown in FIG. 5 (b). The VD signal 24 is generated after the discrimination at the threshold value Vth.
【0016】この判別結果である判別後VD信号24は
図5(c)のような波形となり、図示から明らかなよう
に、VD信号9終了後はtd2の期間の映像ミュート動
作余裕を持っているが、VD信号9の開始時点ではt6
からt7の期間、すなわちtd1の遅延を生じてしま
い、このtd1の期間は映像ミュート処理が行われず、
不要信号の表示を充分に抑圧することができない。The determined VD signal 24, which is the result of this determination, has a waveform as shown in FIG. 5C. As is apparent from the drawing, after the VD signal 9 ends, there is a margin for the video mute operation during the period of td2. However, at the start of the VD signal 9, t6
To t7, that is, a delay of td1 occurs. During this period of td1, the video mute process is not performed.
The display of the unnecessary signal cannot be sufficiently suppressed.
【0017】ここで、しきい値Vthの判定電圧レベル
を低く設定して判別回路21の動作速度を早くすること
も考えられるが、原理的に時間遅延劣化の影響を皆無と
することはできず、従来の映像ミュート信号発生回路で
は、この問題の根本的な解決策を得ることは困難であ
る。Here, it is conceivable to increase the operation speed of the determination circuit 21 by setting the determination voltage level of the threshold value Vth low, but in principle, it is impossible to eliminate the influence of the time delay deterioration. With a conventional video mute signal generation circuit, it is difficult to obtain a fundamental solution to this problem.
【0018】また、VD信号9とHD信号10から固定
長のパルス信号を生成して、VD信号9の開始時と終了
時の両方に時間余裕を持たせた映像ミュート信号を得る
ことも可能ではあるが、前に述べたようにVGA、XG
A等の映像信号は通常のテレビジョン信号のように統一
規格化されておらず、種々の方式が存在しており、水平
走査線数も各方式間で異なるために、上記の方法では全
てのVGA、XGA信号に対応することは困難である。It is not possible to generate a fixed-length pulse signal from the VD signal 9 and the HD signal 10 to obtain a video mute signal having a time margin at both the start and end of the VD signal 9. However, as mentioned earlier, VGA, XG
Video signals such as A are not standardized as in the case of ordinary television signals, and there are various systems, and the number of horizontal scanning lines differs between each system. It is difficult to support VGA and XGA signals.
【0019】そこで本発明の目的は、垂直同期信号終了
時点において映像ミュート信号を継続してミュート余裕
を持つのみでなく、垂直同期信号開始時点以前にも映像
ミュート信号を発生させて垂直同期信号の時間遅延劣化
に対して常に良好な映像ミュート動作が可能で、なおか
つ映像信号の水平走査線数に依存せず全てのVGA、X
GA信号に対応することが可能な映像信号垂直帰線期間
の映像ミュート信号発生回路を提供することにある。Therefore, an object of the present invention is to not only have a video mute signal continued at the end of the vertical synchronizing signal but also have a mute margin, and also generate a video mute signal before the start of the vertical synchronizing signal to generate the Good video mute operation is always possible against time delay deterioration, and all VGA and X are independent of the number of horizontal scanning lines of video signals.
An object of the present invention is to provide a video mute signal generation circuit for a video signal vertical blanking period that can respond to a GA signal.
【0020】[0020]
【課題を解決するための手段】本発明においては、上記
目的を達成するために、映像信号における垂直同期信号
と水平同期信号とが入力され、上記垂直同期信号を少な
くとも1水平同期期間遅延させた第1のミュート信号と
垂直同期信号期間内でのクリアタイミング信号とを発生
する遅延論理手段と、上記水平同期信号をカウントし、
上記クリアタイミング信号でクリアされる第1のカウン
タ手段と、上記第1のカウンタ手段のカウント値を反転
させる反転手段と、上記水平同期信号をカウントし、上
記反転手段の出力値がプリセットされる第2のカウンタ
手段と、上記第2のカウンタ手段のカウント値に基づい
て上記垂直同期信号期間の開始点より以前の任意の時点
で第2のミュート信号を発生する論理手段と、上記第
1、第2のミュート信号と上記論理手段の出力とを合成
して映像ミュート信号を発生する合成手段とを設けてい
る。According to the present invention, in order to achieve the above object, a vertical synchronizing signal and a horizontal synchronizing signal in a video signal are inputted, and the vertical synchronizing signal is delayed by at least one horizontal synchronizing period. Delay logic means for generating a first mute signal and a clear timing signal within a vertical synchronization signal period, counting the horizontal synchronization signal,
First counter means cleared by the clear timing signal, inverting means for inverting the count value of the first counter means, and a second counter for counting the horizontal synchronizing signal and presetting an output value of the inverting means. (2) counter means, logic means for generating a second mute signal at an arbitrary time before a start point of the vertical synchronizing signal period based on a count value of the second counter means, And a synthesizing means for synthesizing the mute signal and the output of the logic means to generate a video mute signal.
【0021】また、上記遅延論理手段が、上記クリアタ
イミング信号より1水平同期期間だけ早いラッチタイミ
ング信号を発生し、上記反転手段は上記ラッチタイミン
グ信号により上記第1のカウンタ手段のカウント値をラ
ッチして反転するようにしてもよい。Further, the delay logic means generates a latch timing signal earlier by one horizontal synchronization period than the clear timing signal, and the inverting means latches the count value of the first counter means in accordance with the latch timing signal. May be reversed.
【0022】また、上記第1のカウンタ手段がクリアさ
れたときのカウンタ値に基づいて上記第2のカウンタ手
段がプリセットするためのロード信号を発生するロード
信号発生手段を設けてもよい。Further, a load signal generating means for generating a load signal for presetting by the second counter means based on the counter value when the first counter means is cleared may be provided.
【0023】さらに、上記ラッチタイミング信号が、上
記垂直同期信号期間内の最終水平同期期間で発生される
ようにしてもよい。Further, the latch timing signal may be generated in a final horizontal synchronization period within the vertical synchronization signal period.
【0024】[0024]
【発明の実施の形態】以下、本発明の実施の形態を図面
を用いて説明する。図1は本発明による映像ミュート信
号発生回路の回路構成図、図2は動作タイミング図、図
3は部分的動作タイミング図である。Embodiments of the present invention will be described below with reference to the drawings. 1 is a circuit configuration diagram of a video mute signal generation circuit according to the present invention, FIG. 2 is an operation timing diagram, and FIG. 3 is a partial operation timing diagram.
【0025】図1において、VD信号9とHD信号10
とを遅延論理回路1に入力し、この遅延論理回路1の出
力として図2の(c)ラッチタイミング信号11、
(d)クリアタイミング信号12、(k)第1ミュート
信号20を得るが、遅延論理回路1がこれらの信号を得
る過程を、以下に図3を用いて説明する。In FIG. 1, the VD signal 9 and the HD signal 10
Are input to the delay logic circuit 1, and as the output of the delay logic circuit 1, the latch timing signal 11, (c) in FIG.
(D) The clear timing signal 12 and (k) the first mute signal 20 are obtained. The process by which the delay logic circuit 1 obtains these signals will be described below with reference to FIG.
【0026】図3において(b)VD信号9を(a)H
D信号10の立上がりで1水平同期期間遅延させた波形
が、図3のt0で立上がる(c)第1ミュート信号20
である。この(c)第1ミュート信号20をさらに
(a)HD信号10の立ち下がりで遅延させた波形がt
1で立上がる(d)である。また、(e)はt1で立ち
下がる(d)を反転した波形であり、この(e)と
(c)第1ミュート信号20とのNAND論理をとるこ
とによって、(f)ラッチタイミング信号11を得る。In FIG. 3, (b) the VD signal 9 is changed to (a) H
The waveform delayed by one horizontal synchronization period at the rise of the D signal 10 rises at t0 in FIG. 3 (c) The first mute signal 20
It is. The waveform obtained by further delaying the (c) first mute signal 20 at the falling edge of the (a) HD signal 10 is represented by t
It is (d) which rises at 1 (one). (E) is a waveform obtained by inverting (d) falling at t1. By taking NAND logic of (e) and (c) the first mute signal 20, (f) the latch timing signal 11 is obtain.
【0027】次に、t2で立上がる(g)は、(d)を
(a)HD信号10の立上がりで遅延させた波形であ
り、t3で立上がる(h)は(a)HD信号10の立下
がりで遅延させた波形、t3で立ち下がる(i)は
(h)を反転した波形である。Next, (g) rising at t2 is a waveform obtained by delaying (d) by the rising of (a) HD signal 10, and (h) rising at t3 is (a) the waveform of (a) HD signal 10. The waveform delayed at the falling edge and the waveform (i) falling at t3 are the inverted waveforms of (h).
【0028】ここで(i)と(g)のAND論理をとる
ことにより、(j)クリアタイミング信号12を得る。
以上の論理で(f)ラッチタイミング信号11は(j)
クリアタイミング信号12よりもVD信号9内で時間的
に1水平同期期間分早く出力するように構成している。Here, by taking the AND logic of (i) and (g), (j) a clear timing signal 12 is obtained.
With the above logic, (f) the latch timing signal 11 becomes (j)
It is configured to output one horizontal synchronization period earlier in the VD signal 9 than the clear timing signal 12.
【0029】次に、図1と図2により本発明の動作説明
を続ける。クリア機能付カウンタ2は、クリアタイミン
グ信号12が0(0=ローレベル、以下同様)の間はH
D信号10の立上がりで通常通りカウンタを進め、クリ
アタイミング信号12が1(1=ハイレベル、以下同
様)になるとクリアタイミング信号12の立上がりでカ
ウント値を全て0にクリアする構成になっている。Next, the operation of the present invention will be described with reference to FIGS. The counter 2 with the clear function keeps the H level while the clear timing signal 12 is 0 (0 = low level, the same applies hereinafter).
The counter advances as usual at the rise of the D signal 10, and when the clear timing signal 12 becomes 1 (1 = high level, the same applies hereinafter), the count value is all cleared to 0 at the rise of the clear timing signal 12.
【0030】一方、プリセット型カウンタ6は、ロード
信号16が1の間はHD信号10の立下がりで通常通り
カウンタを進めるが、ロード信号16が0になると、ロ
ード信号16が0である期間中のHD信号10の立下が
りでプリセット値15のデータをカウント値としてプリ
セットする構成になっている。On the other hand, the preset type counter 6 advances the counter as usual at the fall of the HD signal 10 while the load signal 16 is 1, but when the load signal 16 becomes 0, during the period when the load signal 16 is 0. , The data of the preset value 15 is preset as the count value at the falling edge of the HD signal 10.
【0031】クリア機能付カウンタ2とプリセット型カ
ウンタ6とはいずれもnビットの2進アップカウンタで
あり、クリア機能付カウンタ出力13およびプリセット
型カウンタ出力17とプリセット値15、そしてラッチ
回路3の出力であるラッチ回路出力14はいずれもn本
の信号線数である。Each of the counter 2 with a clear function and the preset type counter 6 is an n-bit binary up counter. The counter output 13 with a clear function, the preset type counter output 17, the preset value 15, and the output of the latch circuit 3 are provided. Are the number of n signal lines.
【0032】nビットのnの具体的数値は、2の(n−
1)乗の10進数値が種々のVGA、XGA信号の最大
水平走査線数よりも大きければいくつでも良いが、ここ
では説明を容易にするために仮に11ビットとする。ま
た現在入力されている映像信号の水平走査線数が525
本であると仮定し、図2における(e)クリア機能付カ
ウンタ出力13と(i)プリセット型カウンタ出力17
のカウント値と(f)ラッチ回路出力14および(g)
プリセット値15の値(10進数変換値)に関する各記
載もこの仮定に基づき記している。The specific numerical value of n of n bits is 2 (n-
1) Any number may be used as long as the decimal value of the power is larger than the maximum number of horizontal scanning lines of various VGA and XGA signals, but here, it is assumed to be 11 bits for ease of explanation. The number of horizontal scanning lines of the currently input video signal is 525.
As shown in FIG. 2, (e) the counter output 13 with a clear function and (i) the preset type counter output 17 in FIG.
And (f) latch circuit output 14 and (g)
Each description regarding the value of the preset value 15 (decimal number conversion value) is also described based on this assumption.
【0033】ここで、図1の回路にVD信号9とHD信
号10とを入力すると、前に説明したタイミング動作に
より、まず、図2の(d)クリアタイミング信号12が
時刻t2の時点でクリア機能付カウンタ2をクリアする
ことにより、クリア機能付カウンタ出力13は11本の
データ全てが0にクリアされ、時刻t4の時点から新た
にHD信号10の立上がりによってクリア機能付カウン
タ2はカウント動作を行う。Here, when the VD signal 9 and the HD signal 10 are input to the circuit of FIG. 1, the (d) clear timing signal 12 of FIG. 2 is first cleared at the time t2 by the above-described timing operation. By clearing the counter 2 with the function, the counter output 13 with the clear function clears all 11 data to 0, and the counter 2 with the clear function starts the counting operation by the rising of the HD signal 10 from time t4. Do.
【0034】クリア機能付カウンタ2のカウント動作が
1巡して再びt0の時点に至ると、入力されている映像
信号の水平走査線数が525本であると仮定しているの
でクリア機能付カウンタ出力13の2進数のデータ値は
LSBから順に0、0、1、1、0、0、0、0、0、
1、0となり、この値を10進数に換算すると524と
なる。When the counting operation of the counter 2 with a clear function completes one cycle and reaches the time point t0 again, it is assumed that the number of horizontal scanning lines of the input video signal is 525. The binary data values of the output 13 are 0, 0, 1, 1, 0, 0, 0, 0, 0,
It becomes 1, 0, and when this value is converted into a decimal number, it becomes 524.
【0035】このクリア機能付カウンタ出力13の2進
数の値は図2の時刻t1の時点のラッチタイミング信号
11の立上がりによってラッチ回路3にラッチされラッ
チ回路出力14は次にラッチタイミング信号11の立上
がりが来るまで上記0、0、1、1、0、0、0、0、
0、1、0の値が固定される。The binary value of the counter output 13 with a clear function is latched by the latch circuit 3 at the rise of the latch timing signal 11 at the time t1 in FIG. 0, 0, 1, 1, 0, 0, 0, 0,
The values 0, 1, 0 are fixed.
【0036】このラッチ回路出力14を反転回路4によ
って反転しプリセット値15となるが、ここでプリセッ
ト値15の2進数のデータ値はLSBから順に1、1、
0、0、1、1、1、1、1、0、1となり、この値を
10進数に換算すると1523となる。The latch circuit output 14 is inverted by the inverting circuit 4 to become a preset value 15. Here, the binary data value of the preset value 15 is 1, 1,.
0, 0, 1, 1, 1, 1, 1, 0, 1 and 1523 when this value is converted into a decimal number.
【0037】次に図2の時刻t2の時点で(d)クリア
タイミング信号12がクリア機能付カウンタ2をクリア
してクリア機能付カウンタ出力13は11本のデータ全
てが再び0にクリアされるが、クリア機能付カウンタ出
力13は図1のOR回路A5にも入力しており、11本
のデータ全てが再び0にクリアされるのでOR回路出力
であるロード信号16は図2の時刻t2からt4の期間
0(ローレベル)となる。Next, at time t2 in FIG. 2, (d) the clear timing signal 12 clears the counter 2 with clear function, and the counter output 13 with clear function clears all 11 data to 0 again. The counter output 13 with a clear function is also input to the OR circuit A5 in FIG. 1, and since all the eleven data are cleared to 0 again, the load signal 16 which is the output of the OR circuit is output from the time t2 to t4 in FIG. During period 0 (low level).
【0038】従って、ロード信号16が0である図2の
時刻t2からt4の期間の間の時刻t3の時点のHD信
号10の立ち下がりによって、プリセット型カウンタ6
はそのカウント値、即ちプリセット型カウンタ出力17
に、10進数換算の値が1523であるプリセット値1
5がプリセットされる。そしてプリセット型カウンタ6
は、時刻t5以後に到来するHD信号10の立ち下がり
によって10進数換算値の1523に順次1を加算して
いく形でカウント動作を行う。Accordingly, the falling of the HD signal 10 at the time t3 during the period from the time t2 to the time t4 in FIG.
Is the count value, that is, the preset type counter output 17
Preset value 1 whose decimal value is 1523
5 is preset. And preset type counter 6
Performs a counting operation in such a manner that 1 is sequentially added to the decimal converted value 1523 at the fall of the HD signal 10 arriving after the time t5.
【0039】さらにカウント動作が一巡して、図2のt
1の時点でのプリセット型カウンタ出力17は、入力さ
れている映像信号の水平走査線数が525本であると仮
定しているので、1523+524=2047となり、
これを2進数表示にすれば11ビットのデータが全て1
(ハイレベル)である。Further, the counting operation completes one cycle, and t in FIG.
The preset type counter output 17 at the time of 1 is 1523 + 524 = 2047 because it is assumed that the number of horizontal scanning lines of the input video signal is 525.
If this is expressed in binary, all 11-bit data is 1
(High level).
【0040】ここで通常であれば、図2のt3時点でプ
リセット型カウンタ出力17はクリアされて全て0(ロ
ーレベル)となるところであるが、前の説明と同じよう
に、この時点ではクリア機能付カウンタ出力13は11
本のデータ全てが再び0にクリアされ、ロード信号16
が0である図2の時刻t2からt4の期間の間の時刻t
3の時点のHD信号10の立ち下がりによって、再びプ
リセット型カウンタ出力17に10進数換算の値が15
23であるプリセット値15がプリセットされる。Normally, the preset counter output 17 is cleared at time t3 in FIG. 2 and becomes all 0 (low level). However, as described above, the clear function is performed at this time. Counter output 13 is 11
All the data of the book is cleared to 0 again, and the load signal 16
Is 0 during the period from time t2 to t4 in FIG.
Due to the falling edge of the HD signal 10 at the time point 3, the decimal-converted value is again output to the preset-type counter output 17.
The preset value 15 which is 23 is preset.
【0041】この結果、プリセット型カウンタ6は時刻
t5以後に到来するHD信号10の立ち下がりによって
10進数換算値の1523に順次1を加算していく形で
カウント動作を再び繰り返し、以後この動作を順次巡回
的に繰り返す。As a result, the preset type counter 6 repeats the counting operation again by sequentially adding 1 to the decimal converted value 1523 by the falling edge of the HD signal 10 arriving after time t5, and thereafter repeats this operation. Iteratively repeats sequentially.
【0042】次に、プリセット型カウンタ出力17は論
理回路7を介して第2ミュート信号18を発生させる。
この論理回路7はAND、OR、NAND等の論理の組
合わせによるが、これによってVD信号9の開始以前の
任意の時点から第2ミュート信号18を発生させること
が可能である。例えば、プリセット型カウンタ出力17
のLSBから3ビット目から11ビット目までのAND
論理をとれば、図2(j)に示すように時刻t−3から
時刻t3までの期間ハイレベルを出力する第2ミュート
信号18を得ることができる。Next, the preset type counter output 17 generates a second mute signal 18 via the logic circuit 7.
Although the logic circuit 7 is based on a combination of logics such as AND, OR, and NAND, it is possible to generate the second mute signal 18 at any time before the start of the VD signal 9. For example, the preset type counter output 17
AND from 3rd bit to 11th bit from LSB of
According to the logic, the second mute signal 18 that outputs a high level during the period from time t-3 to time t3 can be obtained as shown in FIG. 2 (j).
【0043】そして、次段のOR回路B8によって、図
2の(b)VD信号9と(k)第1ミュート信号20と
(j)第2ミュート信号18とのOR論理をとることに
より、図2の(l)映像ミュート信号19が得られる。
図2から判るように(l)映像ミュート信号19は
(b)VD信号9の開始以前の時刻t−3に立上がり、
(b)VD信号9の終了以後も継続した後に時刻t4で
終了する。Then, the OR logic of (b) VD signal 9, (k) first mute signal 20 and (j) second mute signal 18 in FIG. 2 (l) video mute signal 19 is obtained.
As can be seen from FIG. 2, (l) the video mute signal 19 rises at time t-3 before (b) the start of the VD signal 9,
(B) The processing is continued at time t4 after continuing even after the end of the VD signal 9.
【0044】従って、この(l)映像ミュート出力19
を映像ミュートに使用すれば垂直同期信号終了以後、開
始以前いずれにおいても映像ミュート信号を継続してミ
ュート余裕を持ち、垂直同期信号の時間遅延劣化に対し
て常に良好な映像ミュート動作が可能であり、なおかつ
水平走査線数に依存せず全てのVGA、XGA信号に対
応することが可能な映像信号垂直帰線期間の映像ミュー
ト処理が可能となる。Therefore, this (l) video mute output 19
If the is used for video mute, after the end of the vertical sync signal and before the start, the video mute signal is continued and there is a mute margin, and a good video mute operation can always be performed against the time delay deterioration of the vertical sync signal. In addition, video mute processing can be performed in a video signal vertical blanking period that can support all VGA and XGA signals without depending on the number of horizontal scanning lines.
【0045】以上の動作説明は説明を容易にするため
に、クリア機能付カウンタ2とプリセット型カウンタ6
はいずれも11ビット、入力されている映像信号の水平
走査線数が525本であると仮定したが、本発明は原理
的には、プリセット型カウンタ6にクリア機能付カウン
タ2のカウント値の反転値をプリセットする構成なの
で、入力映像信号の水平走査線数2の10乗=2048
本以下であればどのようなVGA、XGA信号にも対応
可能である。In order to facilitate the explanation, the counter 2 with the clear function and the preset type counter 6 are described.
Are assumed to be 11 bits and the number of horizontal scanning lines of the input video signal is 525. However, in principle, in the present invention, the preset type counter 6 inverts the count value of the counter 2 with the clear function. Since the value is preset, the number of horizontal scanning lines of the input video signal is 2 to the 10th power = 2048.
Any number of VGA and XGA signals can be used as long as the number is less than this.
【0046】言い換えれば本発明では、入力映像信号の
水平同期信号と垂直同期信号に一定の巡回的な時間関係
がある水平走査線数2048本以下の信号であれば、ど
のようなVGA、XGA信号であっても、クリア機能付
カウンタ2とプリセット型カウンタ6が11ビットの場
合は、プリセット型カウンタ6のカウント値は必ず図2
の時刻t−3において2044、t1の時刻において2
047となり、垂直同期信号以前の時間関係がこれによ
って特定されるので、垂直同期信号開始時点以前に映像
ミュート信号を発生させることが可能になる。In other words, according to the present invention, any VGA or XGA signal can be used as long as the horizontal synchronization signal and the vertical synchronization signal of the input video signal have a fixed cyclical time relationship and the number of horizontal scanning lines is 2048 or less. However, when the counter 2 with the clear function and the preset type counter 6 are 11 bits, the count value of the preset type counter 6 must be as shown in FIG.
2044 at time t-3, 2 at time t1
047, the time relationship before the vertical synchronizing signal is specified by this, so that the video mute signal can be generated before the vertical synchronizing signal starts.
【0047】また、水平走査線数2048本以上の信号
に対しては、単純にクリア機能付カウンタ2とプリセッ
ト型カウンタ6を11ビット以上にすれば、簡単に対応
可能なことは今までの説明から明白である。Further, it is possible to easily cope with signals having more than 2048 horizontal scanning lines by simply setting the counter 2 with a clear function and the preset type counter 6 to 11 bits or more. Is obvious from.
【0048】さらに今までの説明では、各信号論理のハ
イレベル、ローレベル、1、0そして信号の立上がり、
立ち下がりを特定して説明したが、これらは説明を容易
にするためであって、各々の信号の一部または全てが逆
の論理であっても本発明の動作としては何ら支障なく動
作させることが可能である。Furthermore, in the description so far, the high level, low level, 1, 0 of each signal logic and the rise of the signal,
Although the falling is specified and described, these are for the sake of simplicity, and even if some or all of the signals have the opposite logic, the operation of the present invention can be performed without any problem. Is possible.
【0049】[0049]
【発明の効果】以上説明したように本発明は、水平同期
信号をカウントする第1、第2のカウンタ手段を設け、
第1のカウンタ手段を垂直同期信号期間に発生させたク
リアタイミング信号でクリアさせると共に、この第1の
カウンタ手段のカウント値の反転値で第2のカウンタ手
段をプリセットし、垂直同期信号を水平同期期間以上遅
延させた第1のミュート信号と、上記第2のカウンタ手
段のカウント値に基づいて発生させた垂直同期期間の開
始点以前の第2のミュート信号と、垂直同期信号とを合
成して映像ミュート信号を得るように構成した。As described above, according to the present invention, the first and second counter means for counting the horizontal synchronizing signal are provided.
The first counter means is cleared by the clear timing signal generated during the vertical synchronizing signal period, and the second counter means is preset by an inverted value of the count value of the first counter means, thereby synchronizing the vertical synchronizing signal with the horizontal synchronizing signal. The first mute signal delayed by a period or more, the second mute signal before the start of the vertical synchronization period generated based on the count value of the second counter means, and the vertical synchronization signal are synthesized. It was configured to obtain a video mute signal.
【0050】上記のように構成された本発明によれば、
垂直同期信号終了時点において映像ミュート信号を継続
してミュート余裕を持つのみでなく、垂直同期信号開始
時点以前にも映像ミュート信号を発生させているので、
従来方式では困難であった垂直同期信号の時間遅延劣化
に対して常に良好な映像ミュート動作を得ることができ
る効果が得られる。According to the present invention configured as described above,
Since the video mute signal is not only continued at the end of the vertical synchronization signal but also has a mute margin, the video mute signal is generated even before the start of the vertical synchronization signal.
There is obtained an effect that a good video mute operation can always be obtained with respect to the time delay deterioration of the vertical synchronization signal, which is difficult in the conventional method.
【0051】また、水平走査線数に依存せず動作できる
ので、水平同期信号と垂直同期信号に一定の巡回的な時
間関係がある全てのVGA、XGA信号に対応すること
ができる。Further, since the operation can be performed irrespective of the number of horizontal scanning lines, it is possible to cope with all VGA and XGA signals having a fixed cyclic time relationship between the horizontal synchronizing signal and the vertical synchronizing signal.
【0052】また、第2のカウンタ手段の出力値をデコ
ードする論理手段の構成を変えることにより、垂直同期
信号の開始以前の任意の時点から映像ミュート信号を発
生することができる効果が得られる。Further, by changing the configuration of the logic means for decoding the output value of the second counter means, it is possible to obtain an effect that a video mute signal can be generated from an arbitrary time point before the start of the vertical synchronizing signal.
【0053】第1、第2のカウンタ手段のビット数を増
加させることのみで、非常に多くの水平走査線数を持つ
映像信号にも対応できる効果が得られる。By merely increasing the number of bits of the first and second counter means, it is possible to obtain an effect capable of coping with a video signal having a very large number of horizontal scanning lines.
【図1】本発明の実施の形態による映像ミュート発生回
路のブロック図である。FIG. 1 is a block diagram of a video mute generation circuit according to an embodiment of the present invention.
【図2】本発明の実施の形態による動作タイミング図で
ある。FIG. 2 is an operation timing chart according to the embodiment of the present invention.
【図3】本発明の実施の形態の部分的動作タイミング図
である。FIG. 3 is a partial operation timing chart according to the embodiment of the present invention.
【図4】従来の垂直帰線期間の映像ミュート信号発生回
路の一例を示すブロック図である。FIG. 4 is a block diagram showing an example of a conventional video mute signal generation circuit during a vertical blanking period.
【図5】従来の垂直帰線期間の映像ミュート信号発生回
路の動作タイミング図である。FIG. 5 is an operation timing diagram of a conventional video mute signal generation circuit during a vertical blanking period.
1 遅延論理回路 2 クリア機能付カウンタ 3 ラッチ回路 4 反転回路 5 OR回路A 6 プリセット型カウンタ 7 論理回路 8 OR回路B 9 VD信号 10 HD信号 11 ラッチタイミング信号 12 クリアタイミング信号 13 クリア機能付カウンタ出力 14 ラッチ回路出力 15 プリセット値 16 ロード信号 17 プリセット型カウンタ出力 18 第2ミュート信号 19 映像ミュート信号 20 第1ミュート信号 DESCRIPTION OF SYMBOLS 1 Delay logic circuit 2 Counter with clear function 3 Latch circuit 4 Inverter circuit 5 OR circuit A 6 Preset type counter 7 Logic circuit 8 OR circuit B 9 VD signal 10 HD signal 11 Latch timing signal 12 Clear timing signal 13 Counter output with clear function 14 Latch circuit output 15 Preset value 16 Load signal 17 Preset type counter output 18 Second mute signal 19 Video mute signal 20 First mute signal
Claims (4)
期信号とが入力され、上記垂直同期信号を少なくとも1
水平同期期間遅延させた第1のミュート信号と垂直同期
信号期間内でのクリアタイミング信号とを発生する遅延
論理手段と、 上記水平同期信号をカウントし、上記クリアタイミング
信号でクリアされる第1のカウンタ手段と、 上記第1のカウンタ手段のカウント値を反転させる反転
手段と、 上記水平同期信号をカウントし、上記反転手段の出力値
がプリセットされる第2のカウンタ手段と、 上記第2のカウンタ手段のカウント値に基づいて上記垂
直同期信号期間の開始点より以前の時点で第2のミュー
ト信号を発生する論理手段と、 上記第1、第2のミュート信号と上記論理手段の出力と
を合成して映像ミュート信号を発生する合成手段とを備
えた映像ミュート信号発生回路。1. A vertical synchronizing signal and a horizontal synchronizing signal in a video signal are input, and at least one of the vertical synchronizing signals is
Delay logic means for generating a first mute signal delayed by a horizontal synchronization period and a clear timing signal within a vertical synchronization signal period; a first logic which counts the horizontal synchronization signal and is cleared by the clear timing signal Counter means; inverting means for inverting the count value of the first counter means; second counter means for counting the horizontal synchronization signal and presetting an output value of the inverting means; Logic means for generating a second mute signal before the start of the vertical synchronizing signal period based on the count value of the means; and synthesizing the first and second mute signals with the output of the logic means. A video mute signal generating circuit comprising:
ング信号より1水平同期期間だけ早いラッチタイミング
信号を発生し、上記反転手段は上記ラッチタイミング信
号により上記第1のカウンタ手段のカウント値をラッチ
して反転することを特徴とする請求項1記載の映像ミュ
ート信号発生回路。2. The delay logic means generates a latch timing signal earlier by one horizontal synchronization period than the clear timing signal, and the inverting means latches the count value of the first counter means in accordance with the latch timing signal. 2. The video mute signal generation circuit according to claim 1, wherein the video mute signal is inverted.
ときのカウンタ値に基づいて上記第2のカウンタ手段が
プリセットするためのロード信号を発生するロード信号
発生手段を設けたことを特徴とする請求項1記載の映像
ミュート信号発生回路。3. A load signal generating means for generating a load signal for presetting the second counter means based on a counter value when the first counter means is cleared. The video mute signal generation circuit according to claim 1.
同期信号期間内の最終水平同期期間で発生されることを
特徴とする請求項1記載の映像ミュート信号発生回路。4. The video mute signal generation circuit according to claim 1, wherein said latch timing signal is generated in a final horizontal synchronization period within said vertical synchronization signal period.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8323696A JP3058103B2 (en) | 1996-12-04 | 1996-12-04 | Video mute signal generation circuit |
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---|---|---|---|
JP8323696A JP3058103B2 (en) | 1996-12-04 | 1996-12-04 | Video mute signal generation circuit |
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JPH10161625A true JPH10161625A (en) | 1998-06-19 |
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ID=18157587
Family Applications (1)
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JP8323696A Expired - Lifetime JP3058103B2 (en) | 1996-12-04 | 1996-12-04 | Video mute signal generation circuit |
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Country | Link |
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6519336B2 (en) * | 2015-06-16 | 2019-05-29 | ヤマハ株式会社 | Audio apparatus and synchronized playback method |
-
1996
- 1996-12-04 JP JP8323696A patent/JP3058103B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JP3058103B2 (en) | 2000-07-04 |
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