JPH0714004B2

JPH0714004B2 - 半導体装置

Info

Publication number: JPH0714004B2
Application number: JP60074166A
Authority: JP
Inventors: コルネリス・ヤン・ワヘナール
Original assignee: エヌベーフィリップスフルーイランペンファブリケン
Priority date: 1984-04-09
Filing date: 1985-04-08
Publication date: 1995-02-15
Anticipated expiration: 2010-02-15
Also published as: DE3574081D1; JPS60229364A; EP0158401A1; EP0158401B1; NL8401117A; CA1232977A; US4695865A

Description

【発明の詳細な説明】本発明は主表面と、この主表面に隣接し、複数個のトラ
ンジスタ構造に共通な第１電極領域を構成する第１導電
型の第１半導体領域とを有する半導体本体を具える半導
体装置であって、前記のトランジスタ構造は前記の第１
導電型とは反対の第２導電型の第２半導体領域を有し、
この第２半導体領域は前記の主表面から半導体本体中に
前記第１半導体領域よりも浅い深さまで下方に延在して
おり、この第２半導体領域は第１半導体領域と相俟って
第1pn接合を形成し、この第1pn接合は主表面で終端し且
つこの主表面で第２半導体領域の第１外側縁部を構成し
ており、前記のトランジスタ構造と関連する複数個の第
２電極領域が存在し、これら第２電極領域は第１導電型
の表面領域を以って構成されており、これら表面領域は
第２半導体領域内に位置するとともに第2pn接合により
第２半導体領域から分離され、前記の第2pn接合は主表
面で終端し且つこの主表面で表面領域の各々の第２外側
縁部を構成しており、表面領域の各々と共通第１電極領
域との間には絶縁層の下側に位置するチャネル領域が存
在し、これらチャネル領域の各々は前記の絶縁層により
絶縁ゲートとして作用する第１導電層から分離されてお
り、前記の表面領域には前記の主表面で第２導電層より
成る電気接続部が設けられ、前記の複数のトランジスタ
構造のうち少なくとも第１トランジスタ構造における第
２半導体領域が２つ以上の表面領域に対し共通となって
おり、これらの表面領域の電気接続部が互いに分離され
且つ複数の信号出力部を構成しており、前記の第１トラ
ンジスタ構造はこれらの信号出力部と関連する共通信号
入力部を有している半導体装置に関するものである。

このような半導体装置は1979年７月２日に公開されたオ
ランダ国特許出願第7812488号明細書に記載されており
既知である。ここに記載されている既知の装置は、トラ
ンジスタ構造の各々における第２半導体領域が２つ以上
の表面領域に共通であり、これら表面領域の電気接続部
が互いに分離され且つ複数の論理信号出力部を構成して
おり、トランジスタ構成の各々が単一の論理信号入力部
を有する集積論理回路である。

前述した既知の集積回路はVMOS技術に応じて構成されて
いる。トランジスタ構造の各々は信号入力部として第２
半導体領域を有する論理ゲート回路である。第１半導体
領域は共通ソース電極であり、信号出力部はＶ字状溝に
隣接する表面隣接より成るドレイン電極である。バイア
ス電流はMOSトランジスタにより信号入力部の各々に供
給され、このMOSトランジスタは、ソース領域として作
用する第２導電型の他の表面領域とドレイン領域として
作用する第２半導体領域との間に位置し且つ主表面に隣
接するチャネル領域を有している。電流を供給する作用
をするこれらMOSトランジスタの絶縁ゲートはVMOSスイ
ッチングトランジスタの共通ソース領域に接続されてい
る。

上述したゲート回路はこれらの論理信号入力部と共通ソ
ース領域との間に比較的大きなキャパシタンスを有す
る。関連するpn接合の表面積は比較的大きく、更にこの
pn接合にまたがって印加される電圧は極めて小さい。更
に、この信号入力部と共通ソース領域との間の第1pn接
合が作動中順方向に容易に導通しうるようになる。これ
により電流損失が生じ、従って更にゲート回路の作動が
集積回路の動作温度に比較的強く依存するおそれがあ
る。

スイッチングトランジスタのＶ字状溝、従ってゲート誘
電体として作用する絶縁層や絶縁ゲートも、種々のドー
ピングが半導体本体内に行われた後に形成される。この
ことは、Ｖ字状溝の腐食後、この腐食に必要なマスクが
たとえ完全に正しく整列されていなかった場合でも、す
べてのドレイン領域が依然として充分大きく、第２導電
層より成る電気接続部を上記のドレイン領域上に設けう
るようにする程度にドレイン領域を大きく選択する必要
があるということを意味する。更に、電流を供給する作
用をするMOSトランジスタのゲートはVMOSトランジスタ
のゲートと同時に従ってドーピング処理の後に設けられ
る。従って、これらの電流供給トランジスタは比較的大
きな面積を占め、一方これらのトランジスタはこれらの
ゲートとこれらのドレイン領域との間に比較的大きなキ
ャパシタンスを有する。

本発明の目的は特に、満足なスイッチング速度と高実装
密度とを有する論理ゲート回路を実現でき、論理値“1"
および論理値“0"を表わす信号間の電圧の振れを比較的
広い範囲内で選択しうるようにした集積回路を提供せん
とするにある。

本発明は特に、駆動トランジスタとして半導体本体の主
表面で比較的小さな面積を占める電界効果トランジスタ
を用いる必要があり、これらトランジスタは、これら
を、比較的簡単に形成しうる導体細条のパターンを経て
相互接続しうるように配置しうるという事実の認識を基
に成したものである。更に本発明は、駆動トランジスタ
の絶縁ゲートはドーピングにより得た半導体領域に対し
できるだけ自己整合法で配置しうるようにする必要があ
るという事実の認識を基に成したものである。

本発明半導体装置は、主表面と、この主表面に隣接し、
複数個のトランジスタ構造に共通な第１電極領域を構成
する第１導電型の第１半導体領域とを有する半導体本体
を具え、論理ゲート回路が設けられている半導体装置で
あって、前記の複数個のトランジスタ構造は前記の第１
導電型とは反対の第２導電型の第２半導体領域を有し、
この第２半導体領域は前記の主表面から半導体本体中に
前記の第１半導体領域よりも浅い深さまで下方に延在し
ており、この第２半導体領域は第１半導体領域と相俟っ
て第1pn接合を形成し、この第1pn接合は主表面で終端し
且つ、この主表面で第２半導体領域の第１外側縁部を構
成しており、前記の複数個のトランジスタ構造の一部を
成す複数個の第２電極領域が存在し、これら第２電極領
域は第１導電型の表面領域を以って構成されており、こ
れら表面領域は第２半導体領域内に位置するとともにこ
れら表示領域の各々はその隣接の第２半導体領域から第
2pn接合により分離され、前記の第2pn接合は主表面で終
端し且つこの主表面で各表面領域の第２外側縁部を構成
しており、前記の表面領域の各々と前記の共通な第１電
極領域との間で且つ前記第１および第２外側縁部間で前
記の主表面に沿って延在する第２半導体領域の個所がそ
れぞれチャネル領域として構成され、これらチャネル領
域の各々は前記の絶縁層により絶縁ゲートとして作用す
る第１導電層から分離されており、前記の表面領域には
前記の主表面で第２導電層より成る電気接続部が設けら
れ、上記トランジスタ構造のいくつかは、それぞれ、複数の
表面領域、これら複数の表面領域に共通な少なくとも１
個の第２半導体領域、これら複数の表面領域および前記
の共通な第１電極領域間に存在する複数のチャネル領域
に共通な細条状部分を有する共通絶縁ゲート、これら複
数の表面領域の各々に接続され互いに分離されて別々の
信号出力部を構成する電気接続部、上記共通絶縁ゲート
に接続された共通信号入力部を有しており、上記複数の
表面領域を上記細条状部分を有する共通絶縁ゲートの長
手側縁に沿って配置し、上記いくつかのトランジスタ構
造の第２半導体領域を互いに電気的に接続していること
を特徴とする。

本発明におけるトランジスタ構造とは、第２導電型の１
つ以上の第２半導体領域に、第１導電型の表面領域より
成る１つ以上の第２電極領域が位置し、スイッチング機
能のようなある機能を呈するようにした構造を意味する
ものであり、１つ以上の第２電極領域を有する複数の第
２半導体領域が１つのトランジスタ構造に用いられてい
る場合には、これら複数の第２半導体領域は互いに電気
的に接続する必要があるものである。

第２半導体領域を互いに接続するか或いは基準電位点に
接続するか或いはこれら双方の接続を行ない、従ってこ
れら半導体領域を信号入力部として用いない場合には、
第1pn接合はスイッチング速度や温度依存性に悪影響を
及ぼさず、論理値“1"と論理値“0"との間の電圧の振れ
を制限しないようになる。

1981年９月９日に公開された欧州特許出願第35453号明
細書には、１つの共通ソース電極と、複数のゲートと、
１つ以上のドレインとを有し拡散により得た電界効果ト
ランジスタを有する絶縁ゲート論理回路が記載されてい
る。これらの電界効果トランジスタでは、複数の論理入
力部と単一の論理出力部とを有する（多入力−１出力）
通常の型のゲート回路が実現される。単一の論理入力部
と複数の論理出力部とを有する（１入力−多出力）前述
のオランダ国特許出願第7812488号明細書で用いている
種類のゲート回路はこの欧州特許出願明細書に記載され
ていない。

本発明によれば、主表面におけるチャネル領域の配置に
より、自己整合技術を用いることができ、第１および第
２導電層が個別の処理で形成されるという利点が得られ
る。従って電気接続パターンは絶縁層により互いに分離
された２つのパターン層より成る。従って、必要とする
接続パターンを比較的簡単に実現でき、同時にコンパク
トにしうる。また製造に際して追加の処理を必要とする
ことなくいかなる必要な点にも交差接続を達成しうる。

DMOS技術とも称される前述した自己整合技術に関して
は、英国特許出願第GB2087648号明細書を参照しうる。
この英国特許出願明細書の図面の第10および11図には本
出願の明細書の発明の詳細な説明の欄の冒頭に記載した
種類の半導体装置が示されている。これは電力（パワ
ー）トランジスタに関するもので、この場合各第２半導
体領域に１つの表面領域が形成され、この表面領域はす
べての表面領域に対し共通の第２導電層により隣接の第
２半導体領域に接続されている。この目的の為に、各表
面領域は環状の形状をしており、この環状内で第２半導
体領域が主表面まで延在し且つ第２導電層に接続されて
いる。

本発明によれば、追加の処理を必要とすることなく、英
国特許出願第GB2087648号明細書に記載された種類或い
はこれに匹敵する種類の１つ以上のトランジスタを本発
明による半導体装置内に設けることができる。このよう
にして得た、電力トランジスタ（或いは高電圧トランジ
スタ）とコンパクトに集積化した論理ゲート回路との組
合せが種々の分野にとって特に有利なものとなる。これ
らの分野は例えば電話分野、表示装置におけるガス入管
の駆動分野、放電灯に対する電気回路分野等である。

特にこの理由の為に、本発明による半導体装置の重要な
好適例において、前記の半導体本体が複数個の互いに分
離された第１導電型の島を有しており、これらの島はこ
れらの島に共通な第２導電型の基板領域上に延在してお
り、これらの島の１つ以上が第１半導体領域および共通
第１電極領域として複数個のトランジスタ構造の一部分
を形成するようにする。

また共通第１電極領域を形成する少なくとも１つ或いは
それよりも多い島がより一層多量にドーピングした第１
導電型の埋込み層を有し、この埋込み層が島と共通基板
領域との間の界面におよびその付近に延在するのが好ま
しい。

他の重要な好適例では、他の島が複数個の副構造を有す
るトランジスタを具え、これら副構造の各々は第２導電
型の第２半導体領域を有し、この第２半導体領域はこの
第２半導体領域内に位置する第１導電型の表面領域に接
続されており、副構造の表面領域は共通導電層を経て相
互接続されており、これら表面領域が相俟ってトランジ
スタの第２電極領域を構成するようにする。

ゲートは細条状とするか、或いは少なくとも細条状の部
分を有し、一方１つ以上の表面領域は細条状部分の長手
側縁に沿って配置されているようにするのが好ましい。

比較的大きな（幅／長さ）の比を有するチャネルは、ゲ
ート電極をくし状とするか或いはこのゲート電極が少く
ともくし状部分を有し、このくし状のゲート電極或いは
このくし状部分がその細条状基部に対しほぼ直角にくし
歯として延在する突起部を有し、隣接の突起部間の１つ
以上のすき間内に表面領域が配置され、この表面領域が
関連のすき間を大部分充填しているようにすることによ
り形成するのが有利である。

また、複数個の突起部を等間隔に配置し、これにより得
たすき間の一部分内にのみ表面領域が配置されているよ
うにするのが好ましい。表面領域により占められていな
いすき間は、必要な個所でゲートの細条状部分の局部的
な幅広部を収容するのに用いることができ、この幅広部
分はゲートを適切な個所で他の導体細条に接続するのに
用いることができる。

本発明による他の実施例では、複数個のゲートが設けら
れ、これらの細条状部分が互いに並べて且つ互いにほぼ
平行に配置されるようにする。この場合、信号入力部と
信号出力部との間の必要な接続部の可成りの部分を、少
くとも主としてゲートの細条状部分に対しほぼ直角な方
向に延在する導体細条の使用により実現しうる。

また、少くとも１つの表面領域が２つのトランジスタ構
造に共通であり、この表面領域は主表面上で見てこれら
２つのトランジスタ構造の一方のトランジスタ構造のゲ
ートの細条状部分から他方のトランジスタ構造のゲート
の細条状部分に延在しているようにすることが有利であ
る。

本発明による半導体装置の他の実施例では２つの隣接す
る細条状部分間のすき間が主表面上で見て本質的に細条
状の第２半導体領域と共通第１電極領域の細条状表面部
分とにより交互に占められているようにする。この構成
は特に共通第１電極領域における直列抵抗値に関して有
利となる。

また、複数個の第２半導体領域が第２導電型の共通領域
の一部を構成するようにするのが好ましい。この場合、
これら第２半導体領域に対し主表面において個別の電気
接続部を必要としない。

また、少くともゲートの細条状部分の端部の１つの付近
で、これら細条状部分に対しほぼ直角な方向に第２導電
型の接続領域を延在させ、この接続領域が本質的に細条
状の複数の第２半導体領域を相互接続するようにするの
が有利である。第１半導体領域は第２導電型の分離領域
により横方向で（すなわち主表面に対しほぼ直角な方向
で）画成された第１導電型の表面層の１部となってお
り、接続領域と分離領域とが半導体本体内で結合されて
いるようにするのが好ましい。この実施例では、主表面
において接続領域に対し殆んど或いは全く追加の表面積
を必要とせず、更に追加の工程を必要とせずに本質的に
細条状の第２半導体領域が半導体装置の共通基板領域と
同じ基準電位点に接続される。

以下図面につき説明する。

第１実施例は、第１図の回路図に応じて３つの２分割回
路１より成る８分割回路を有する集積回路に関するもの
である。２分割回路はそれぞれ入力部２と出力部３とを
有しており、前段の２分割回路の出力部３はその次の後
段の２分割回路の入力部２に接続されている。２分割回
路１の各々はリセット入力部４を有している。これらリ
セット入力部４は相互接続されている。これら２分割回
路１の２つには追加の出力部５が設けられている。

各２分割回路１は第２図の回路図による論理ゲート回路
６より成っており、各ゲート回路６は第３図に示すよう
に当該ゲート回路の出力部の個数に等しい複数のｎチャ
ネル電界効果トランジスタを有している。これらトラン
ジスタ７のゲートは相互に、またこのゲート回路の共通
入力部８に接続されている。トランジスタ７のソースは
第１給電ライン９に接続されている。トランジスタ７の
ドレインの各々はゲート回路６の出力部10の１つに接続
されている。更に、ゲート回路６の単一の入力部に電流
を供給する手段11が設けられている。これらの電流供給
手段11は単一の入力端子８と第２給電ライン12との間に
配置されている。これらの手段は例えば抵抗或いはトラ
ンジスタ或いはダイオードを以って構成しうる。ゲート
回路６の作動は同様な既知のゲート回路の作動に類似す
る。信号の論理的組合せをこのようなゲート回路で実現
する方法を説明する場合、簡略の為に技術文献を参照し
うる。

第１実施例の集積回路は、主表面21と、この主表面21に
隣接する第１導電型の第１半導体領域22とを有する半導
体本体20（第４〜９図参照）を具える半導体装置であ
る。第４〜９図はこの半導体装置の一部に関し、第４お
よび５図では破線によって半導体装置の一部を省略して
いることを示している。

本実施例では半導体本体20をｐ型基板領域23とｎ型表面
層とを有する珪素本体とし、ｎ型表面層はｐ型分離領域
24により島に細分されており、これらの島は少くとも半
導体装置の作動中互いに電気的に分離される。これらの
ｎ型の島の１つ（第１の島）は第１半導体領域22を構成
する。

第１半導体領域22は複数個のトランジスタ構造に共通な
第１電極領域を構成し、これらのトランジスタ構造は第
１導電型とは反対の第２導電型の第２半導体領域25を有
し、この第２半導体領域25は主表面21から第１半導体領
域22よりも浅い深さまで半導体本体20内に延在する。第
２半導体領域25は第１半導体領域22と相俟って主表面21
で終端する第1pn接合26を形成し、この第1pn接合はこの
主表面で第２半導体領域25の第１外側縁部27を形成す
る。

更に、トランジスタ構造と関連する複数個の第２電極領
域が存在しており、これら第２電極領域は第１導電型の
表面領域28を以って構成され、これら表面領域28は第２
半導体領域25内に位置し且つ第2pn接合29により隣接の
第２半導体領域25から分離されている。第2pn接合29は
主表面21で終端し、この第2pn接合により主表面で表面
領域28の各々の第２外側縁部30を形成している。

表面領域28の各々と共通第１電極領域22との間にはチャ
ネル領域31が設けられている。これらのチャネル領域31
の１つを、第５図の一番右側の部分を明瞭の為に拡大し
て示してある第９図の左側部分に示してある。半導体装
置のこの部分における各部の寸法は実際のものに正比例
させて拡大していない。

チャネル領域31の各々は絶縁層32に隣接し、この絶縁層
32によりゲートとして作用する第１導電層33から分離さ
れている。第３表面層28には第２導電層より成る電気接
続部34が設けられている。

第２半導体領域25は複数のトランジスタ構造のうち少く
とも第１トランジスタ構造において２つ以上の表面領域
28に対し共通であり、これらの表面領域28の電気接続部
34は互いに分離されており複数の信号出力部10を構成す
る。トランジスタ構造の各々は単一の信号入力部８を有
する。

本発明によれば、トランジスタ構造のチャネル領域31を
主表面21で第１外側縁部27および第２外側縁部30間に位
置させ、第１トランジスタ構造の第２半導体領域25を１
個以上の他のトランジスタの第２半導体領域25に接続す
る。本例ではすべての第２半導体領域25をこれらの領域
と連結する分離領域24を経て相互接続されている。更
に、信号入力部はトランジスタ構造の絶縁ゲート33を以
って構成する。

１つの第２半導体領域25と、複数個の表面領域28と、１
つの共通絶縁ゲート33とを有するトランジスタ構造の各
々は１つのゲート回路６の複数のｎチャネルトランジス
タ７を有する。共通ゲート33は信号入力部８を構成し、
表面領域28はドレイン電極であり、表面領域28の接続部
34は出力部10を構成し、第１半導体領域22はゲート回路
のすべてのトランジスタに共通なソース電極を構成し、
このソース電極は第4,5,6および９図に線図的に示す接
続部９に接続されている。線図的に示すこの接続部９は
同時に第１給電ラインを示す。

電気接続部34は導電細条35の一部を形成し、これら導電
細条35は絶縁層36により半導体表面から分離されてお
り、またこの絶縁層にあけた孔（これらの孔を第４図に
方形の破線37で示す）を経て表面領域28に接続されてい
る。更にゲート33は絶縁層38により被覆されており、従
って導電細条35がゲート33を交差するようにすることが
できる。導電細条35は所望個所で絶縁層38にあけた孔37
を経てゲート33に接続されている。

ゲート33の各々は導電細条35により電流供給手段に接続
されており、この電流供給手段は本例の場合第２の島39
内に電流ミラー構造の配置で設けられた複数のｐチャネ
ルトランジスタを有している。第４図の左側部分には、
ｐチャネルトランジスタの各々がソース領域40とドレイ
ン領域41とを有する電流ミラー構造が示されている。こ
れらトランジスタの各々は主表面21でチャネルストッパ
領域43により囲まれている。ｐチャネルトランジスタは
共通絶縁ゲート42を有する。ソース領域44とドレイン領
域45とを有するｐチャネルトランジスタはダイオードと
して接続されている。２つの副領域（ドレイン領域）45
は導電細条35を経てゲート42に接続されている。すべて
のソース領域40および44は導電細条35を経て互いに接続
され且つ線図的に示す第２給電ラインを表わす接続部12
に接続されている。導電細条35はソース領域40および44
の区域でチャネルストッパ領域43にも接続されている。
この接続部46は例えば通常のようにして基準電流源に接
続しうる。ドレイン領域41の各々はトランジスタ構造の
ゲート33の１つに接続されている。

第４図は右側部分には、ｐチャネルトランジスタを異な
るように配置した同様な電流ミラー構造を示す。これら
のいずれの電流ミラー構造が好ましいかはｐチャネルト
ランジスタに対するゲート回路の相対寸法に依存する。
この第４図の右側部分における電流ミラー回路ではダイ
オードとして接続したｐチャネルトランジスタは単一の
ドレイン領域45を有する。この場合、給電ライン12に接
続されている導電細条35に対するチャネルストッパ領域
43の接続部も単一の構造となっている。絶縁層36におけ
る関連の孔37は第４図ではこの電流ミラー構造の図示の
３つのソース領域40および44の側方に且つ１ライン上で
これらソース領域40および44の上方に位置する。

図示の電流ミラー構造の代りに、電流を供給する他の手
段を用いることもできる。従って、ゲート33は例えばそ
の各々を抵抗を経て給電ライン12に接続することができ
る。このような抵抗は同一の半導体本体20内に或いはそ
の上に集積化することができる。例えば、これらの抵抗
を、ゲート33を得るのと同じ他結晶半導体層の一部分の
形態にすることができる。このような多結晶半導体層に
おいては、電流を供給するｐチャネルトランジスタをも
既知のようにして実現することができる。これらのバイ
ポーラpnpトランジスタは例えばｎチャネルトランジス
タと同じ島22内に設けることができる。しかし、バイポ
ーラpnpトランジスタの場合、第１の島22から分離した
第２の島39を用いるのが好ましい。この場合、供給電圧
の所望値の選択において自由度が大きくなる。

ｎチャネルトランジスタは必ずしも分離した島22内に配
置する必要がない。半導体本体20は、比較的多量にドー
ピングしたｎ型基板領域と、この上に配置した比較的少
量にドーピングしたｎ型表面層とを以って構成すること
もできる。しかし好ましくは、トランジスタ構造22,25,
28,33を半導体本体の残存部分から分離された１つ以上
の半導体領域22内に位置させ、これらの第１半導体領域
22は第２導電型の供給基板領域23上に延在させ、第１導
電型のより一層多量にドーピングした埋込み層47をこの
ような半導体領域22と供給基板領域23との間の界面およ
びその付近に存在させる。

上述した好適実施例では特に、他の回路素子および分離
された島内の回路を同一の半導体本体内に集積化しうる
という利点が得られる。抵抗、ダイオード或いはバイポ
ーラトランジスタ（npnおよびpnpの双方またはいずれか
一方のトランジスタ）以外に例えば、DMOS技術での高電
圧トランジスタ或いは電力トランジスタも用いることが
できる。特に本発明によるトランジスタ構造は同一半導
体本体中の他の既知の回路素子と比較的簡単に組合せう
る為、本発明による半導体装置の適用分野は極めて広
い。本発明の適用分野には特に、電話や、表示装置にお
ける気体充填管の駆動や、放電灯に対する電子回路の分
野が含まれる。これらの分野ではしばしば高電圧トラン
ジスタを用いる必要がある。実例として、第９図の右側
部分に、大電流用の既知の高電圧トランジスタも半導体
本体20内に設けることができるということを線図的に示
す。この高電圧トランジスタは第４図に示す半導体装置
の平面図の部分では見ることができない。

高電圧トランジスタは埋込み層47が設けられている他の
島48（第９図）内に位置する。この島48は分離領域24に
より横方向（すなわち主表面に対しほぼ平行な方向）で
画成されている。高電圧トランジスタはDMOS技術で構成
され、数個の副構造を有し、これら副構造の各々は第２
導電型の第２半導体領域25^*を有し、この第２半導体領
域はこの中に位置する第１導電型の表面領域28^*に接続
されている。表面領域28^*は環状の或いは少くとも周囲
が閉じた形状を有し、各副構造の中央では第１半導体領
域25^*が主表面21まで延在している。各構造の中央部に
おける第２半導体領域25^*は共通導電層49による表面領
域28^*に接続されており、この共通導電層49は更にすべ
ての表面領域28^*を相互接続している。相互接続された
表面領域28^*は高電圧トランジスタのソース領域を構成
する。島48はドレイン領域である。高電圧トランジスタ
は更に多数のチャネル領域31を有し、これらのチャネル
領域はすべてのトランジスタ構造に対し共通なゲート33
から絶縁層32により分離されている。

副構造25^*，28^*パターンは周囲が閉じた形状の第２導電
型の半導体領域50によって囲まれている。本実施例では
第１導電型の半導体領域51が副構造のパターンに対向す
る半導体領域50の縁部でこの半導体領域50内に設けられ
ている。これら半導体領域50および51の双方は共通導電
層49に接続されている。副構造のパターン側とは反対側
の半導体領域50の縁部にはこれよりもわずかにドーピン
グした第２導電型の縁部領域52が設けられ、従って既知
のようにｐ導電型の領域25^*,50とドレイン領域48との間
に比較的高い降服電圧が得られる。

ソース領域28^*はドレイン領域28と同時に設けることが
できる。半導体領域25^*および50はトランジスタ構造の
第２半導体領域25と同時に設けることができる。共通導
電層49は導電細条35と同時に形成することができる。ド
レイン領域48,47は、副構造25^*，28^*,50,51のパターン
の側方で、接続ライン（図示せず）が設けられている主
表面における適当な区域に通常のようにして設けること
ができる。この目的の為に、例えば、第１導電型でより
一層多量にドーピングした接点領域を設け、この接点領
域を主表面からほぼトランジスタの埋込み層47まで或い
はこの埋込み層内に延在させるようにすることができ
る。島22も同様にして、この場合第１給電ライン９に接
続される接続ラインを有する１つ以上の適当な領域に設
けることができる。

トランジスタ構造22,25,28と副構造48,25^*，28^*の間の
明瞭な差は、後者の副構造において領域25^*および28^*の
それぞれの第１および第２の外側縁部がこれらの長さ全
体に亘りチャネル領域31を制限し且つこれらの長さ全体
に亘り互いにほぼ平行に延在し、トランジスタ構造22,2
5,28においてはこのようになっていないということであ
る。トランジスタ構造においては、各表面領域28の第２
外側縁部30が比較的わずかな距離でその長さの一部分の
みに亘り関連の第２半導体領域25の第１外側縁部27の一
部分に対しほぼ平行に存在しているだけである。比較的
短い相対距離で且つ互いにほぼ平行に延在する第１およ
び第２外側縁部27および30のこれらの部分間にのみゲー
ト33により制御しうるチャネル領域31が存在する。チャ
ネル領域31の幅は関連のチャネル領域31に隣接する表面
領域28の第２外側縁部30の長さよりも短くする。このこ
とは、第２外側縁部30がその長さの一部に亘って局部的
にのみ関連のゲート33の縁部に沿って延在するというこ
とをも意味する。このようにすることは第１外側縁部27
に対しても満足させることが好ましいが、必ずしもこの
ようにする必要はない。

トランジスタ構造は前述したのとは異なる形状にするこ
とができる。相互接続の為に必要な導体細条のパターン
を所望通りに簡単にする為に、副構造のゲート33が少な
くとも細長状のすなわち細条状の部分を有し、表面領域
28がこの細条状部分の少なくとも一方の長手側縁に沿っ
て同一ライン上に配置されるようにするのが好ましい。
第４図に左側部分に示すゲート33はほぼ完全に細条状で
あり、導電細条35との接続を達成する為の１つ以上の局
部的に幅広化した部分を有する。第４図の右側部分に示
すゲートはくし構造に基部を構成する細条状部分を有
し、このくしの歯の形態の突起部は細条状部分に対しほ
ぼ直角に延在する。表面領域28は隣接の突起部間のすき
間内に配置されている為、これら表面領域はくし状ゲー
ト33により三方で囲まれている。このような形状は、回
路を比較的高い電流レベルで作動せしめうるようにする
必要がある場合に有利である。これらのすき間は少なく
とも大部分が表面領域28で充填されるようにする。これ
らのすき間は完全に充填されるようにすることもでき、
表面領域28は突起部の端部を越えて延在させることもで
きる。２つのくし状ゲートを突起部すなわちくし歯が対
向するように互いに並べて配置する場合には、互いに対
向して位置する２つのすき間を例えば、導電細条35を経
て相互接続される２つの個別の表面領域を用いずにゲー
トからゲートへ延在する１つの表面領域で充填すること
ができる。好ましくは、複数個の突起部すなわちくし歯
をほぼ等間隔で配置し、これにより得たすき間の一部分
内にのみ表面領域を配置し、１つ以上の他のすき間は表
面領域で占有されないようにする。本実施例でも、くし
状ゲート33の細条状基部が導電細条35との接続の為の１
つ以上の局部的幅広部分を有する。好ましくは、このよ
うな幅広部分の１つ以上を、表面領域28によって占めら
れていない突起部間のすき間の区域に設ける。

ゲート33は複数個設け、これらの細条状部分を第４図に
示すように互いに並べて且つ互いにほぼ平行に配置する
のが有利である。更に第４図のこの実施例では、表面領
域28の数個の接続部34が導電細条35の一部を形成し、こ
れらの導電細条35は少なくともこれらの長さの可成りの
部分に亘ってゲート33の細条状部分に対しほぼ直角な方
向に延在し且つこれらのゲート33の少くとも１つを横切
る。これらの横切り点（交点）と関連してゲト33の複数
個が第２レベルの導電細条に少くとも２点で接続され、
これらの２点間で第２レベルの少くとも１つの導電細条
が関連のゲート33を横切る。従って半導体装置は、導電
細条より成り且つ第１レベルのこの第１レベルから絶縁
層38により分離された第２レベルとを有する接続パター
ンを有しており、ゲート33は第１レベルに属していると
ともに少くとも大部分が互いにほぼ平行な方向に延在し
ており、第２レベルはゲート33の方向に対しほぼ直角に
延在するとともに１つ以上の表面領域28と１つ以上のゲ
ート33と双方またはいずれか一方に接続されている。従
って、導電細条の多数の交点を簡単に得ることができ、
従って所要の接続パターンが比較的コンパクトとなり半
導体本体の表面において比較的少量の表面積を占めるだ
けとなる。

第４図の実施例では、ゲート33の細条状部分の長手方向
において表面領域28の接続部34とゲート33の接続部とに
対し７つの等間隔位置が得られる。導電細条35の殆んど
を、特にゲート33の細条状部分に対しほぼ直角に延在す
る導電細条35をこれらの位置に配置することもできる。
第４図に示すように、これらの導電細条35は完全には、
得られるこれらの位置を占めない。同じ位置に配置した
これら導電細条35のうちの２つの間に得られる空間中に
表面領域28或いはゲート33に対する接続部を形成でき、
導電細条35によって占められていない前記の位置の部分
はゲート33の細条状部分に対し直角以外の方向に延在す
る導電細条35を配置するのに用いることができる。１方
向に規則的に配置した位置を他の方向に規則的に配置し
たゲート33の細条状部分と一緒に用いることにより接続
導体パターンを比較的簡単とし、このことは半導体装置
をコンピュータを用いて設けるのを促進するのに特に適
している。トランジスタ構造の上に位置する導電細条状
のパターンの簡単化は、このパターンが信号伝達ゲート
33と、その接続部と、第３領域28の接続部と、これらの
接続部間の接続導線とのみを有するという事実から分
る。第２半導体領域25は半導体本体20内で内部的に相互
接続される為、これらの第２半導体領域25を接続する為
に前記のパターンに空きを設ける必要はない。トランジ
スタ構造の上に位置する接続導体のパターンが信号伝達
用の導電細条のみを有するというこの利点は、第２半導
体領域25を半導体本体内でこのパターンを越えて延在さ
せ、これら第２半導体領域を互いに且つ基準電位点に接
続する為に電気接続部をこれら第２半導体領域25の適所
に設けることによっても得ることができる。しかし数個
の第２半導体領域25によって第２導電型の共通領域24,2
5の一部を構成するのが好ましい。

第２半導体領域25は例えばドーピングマスクにあけた共
通の大きな開孔を経てドーピングを行なうことにより得
ることができ、この開孔内には多数のゲート33が存在
し、これらのゲートがドーピングに対するマスクを構成
する。従って、例えば第２導電型の連続領域が得られ、
この連続領域はゲート33により完全に或いはほぼ完全に
被覆されている複数個の凹所（孔）を主表面２に有して
いる。表面領域28はゲート33の縁部の全長に亘って配置
でき、これらの縁部はこの全長に亘り前記の凹所の縁部
を追従する。凹所の寸法により、従ってゲート33の寸法
によっても共通第１電極領域22における内部直列抵抗に
影響を及ぼしうる。幅狭な細条状ゲート33の場合には、
ゲート33の下方の第１電極領域22は幅狭で小さな表面部
分においてのみ主表面21まで延在する。

ゲート33は細条状部分を有し，主表面上で見て２つの隣
接の細条状部分間のすき間内で本質的に細条状の第２半
導体領域25と共通第１電極領域22の細条状表面部分とが
交互に配置されるようにするのが好ましい。本実施例で
はゲート33の細条状部分をこれにより第１電極領域22に
おける直列抵抗を高めることなく幅狭にすることができ
るも、これらの極めて幅狭の細条状部分を用いることに
よりゲート33の直列抵抗を所望値よりも大きくするおそ
れがある。従って例えばゲート回路のスイッチング速度
が悪影響を受けるおそれがある。

本質的に（すなわちゲート33を局部的に幅広化としたと
いう事実により得られる凹所を除いて）細条状とした各
第２半導体領域25は２つのトランジスタ構造に対し共通
であり、表面領域28はそれぞれゲート33の細条状部分の
各々の長手側縁の１つのみに沿って配置されている。

本質的に細条状とした第２半導体領域25の各々は適切な
選択位置で共通ソース領域22に電気的に接続することが
できる。

本質的に細条状の第２導体領域25は第２導電型の共通領
域24,25の一部分を構成し、少くともゲート33の細条状
部分の端部の１つの付近で第２導電型の接続領域24を細
条状部分に対し直角な方向に延在させるようにするのが
有利である。共通領域24,25はくし型状とすることがで
き、この場合接続領域24がくしの基部（背部）を構成
し、本質的に細条状の第２半導体領域25が基部24に対し
直角な突起部すなわちくし歯として延在する。くし構造
内には追加の接続領域を形成し、共通領域24,25がはし
ご状となるようにすることができる。この場合ゲート33
の細条状部分の、対向して配置された端部の双方の付近
に接続領域24が存在する。２つの接続領域24ははしご状
構造のはりを構成し、本質的に細条状の第２半導体領域
25がはしご状構造の横棒を構成する。第４図の実施例で
は共通領域24,25がはしご状である。

重要な好適実施例では、第１半導体領域22を第２導電型
の分離領域24により横方向が画成された第１導電型の表
面層の一部とし、接続領域と分離領域とを半導体本体内
で結合させる。接続領域を本質的に細条状の半導体領域
25と同時に設ける場合には、接続領域と分離領域とを主
表面で互いに重ならせることができ、従って互いに結合
させることができる。第４図の実施例では、分離領域24
が同時に接続領域として作用する。従って、接続領域に
対し主表面に追加の表面領域を必要としない。接続領域
と分離領域との組合せは更に、第２半導体領域25に対し
別個の接続を必要としないという利点がある。これら第
２半導体領域は分離領域24により基板領域23と同じ基板
電位点に接続される。この基準電位は殆んどの場合第１
半導体領域22にも印加される。

本発明による半導体装置においては、論理ゲート回路も
CMOS技術で実現しうる。第10図は１例として第11図の回
路図による２つの入力部ＡおよびＢと１つの出力部Ｃと
を有するNORゲートを線図的に示す平面図である。ゲー
ト回路は主電流通路を直列接続した２つのｐチャネルト
ランジスタ53を有し、これらのトランジスタは給電ライ
ン12^*を出力部Ｃに接続する。これらｐチャネルトラン
ジスタはソース領域40、ドレイン領域41およびゲート42
を有し、島39内に設けられている。これらトランジスタ
は第１実施例の電流ミラー構造に匹敵しうる。ゲート回
路は更に主電流通路を並列接続した２つのｎチャネルト
ランジスタ54を有し、これらトランジスタにより出力部
Ｃを給電ライン９に接続する。これらのｎチャネルトラ
ンジスタ54は第１実施例のｎチャネルトランジスタ７に
匹敵しうる。これらトランジスタは共通ソース領域22を
有し、この領域22は横方向でｐ型分離領域24により囲ま
れている。共通ｐ型第２半導体領域25はこの共通ソース
領域内に延在する。更に、ｎチャネルトランジスタの各
々は細条状部分を有するゲート33と、共通ｎ型ドレイン
領域を構成する共通表面領域28とを具えている。この表
面領域28は主表面上で見て１つのゲート33の細条状部分
から他のゲート33の細条状部分へ連続領域として延在し
ている。入力部Ａはゲート33も属する第１レベルの導電
細条に接続され、入力部Ｂは第２レベルの導電細条35に
接続されている。半導体装置には多くのCMOSゲート回路
を設けることができ、すべてのｐチャネルトランジスタ
を１つの共通の島39内に設けることができ、すべてのｎ
チャネルトランジスタを１つの共通の島22内に設けるこ
とができる。これらのゲート回路はコンパクトにでき、
一方第10図に示すように交差接続を簡単に実現しうる。

上述した実施例は完全に半導体技術分野で既知の技術お
よび処理によって製造しうる。その製造に当っては、出
発材料を例えば約30Ω・cmの固有抵抗を有するｐ型珪素
基板23とすることができる。この基板23の表面で埋込み
層47に対するドーピングを例えばA_s或いはS_bのイオン注
入により行なうことができる。次に、例えば厚さを約０
μｍで固有抵抗を約10Ω・cmとしたｎ型エピタキシアル
層を形成しうる。このエピタキシアル層は通常のように
硼素をドーピングした分野領域24により島22,39および4
8に細分する。次に、所望に応じ、１つ以上の埋込み層4
7を良好に導電接続する為の深い燐ドーピング領域を主
表面21から拡散せしめうる。

島22,39および48の上方に存在する酸化珪素を主表面21
から完全に除去した後、局部的に電界効果トランジスタ
ゲート誘電体として作用する絶縁層32を酸化により得る
ことができる。この酸化物層32の上には多結晶の或いは
非晶質の珪素より成る層を設け、この多結晶の或いは非
晶質の珪素より成る層には堆積中に或いはその後に燐を
ドーピングしうる。この堆積した半導体層を通常のよう
にしてパターン化し、これからゲート33と第１レベルの
他のいかなる導電細条をも得る。

次に、導電細条によって被覆されていない絶縁層32の部
分を除去することができ、また好ましくは約10¹²イオン
／cm²のドーズ量で硼素をイオン注入せしめうる。この
ドーピングは島48内に高電圧DMOSトランジスタおよび電
力DMOSトランジスタの双方またはいずれか一方の縁部領
域52を得るのに適している。このイオン注入処理中、ホ
トラッカーのドーピングマスクを用いることもできる。
このドーピングによるイオン注入は、絶縁層32の一部を
最初に除去することなくこの薄肉絶縁層32を局部的に経
て半導体本体20内に行なうこともできる。このドーピン
グ処理は縁部領域32の区域でのみ或いはすべてのｐ型表
面領域25,25^*,40,41および50の区域でも行なうことがで
きる。更に半導体装置がより一層高い電圧で用いるｐチ
ャネルトランジスタを有する場合には、このドーピング
処理を、チャネル領域とこのトランジスタのドレイン領
域のより一層多量にドーピングしたｐ型表面部分との間
でこのドレイン領域の一部を形成するとともにより一層
わずかにドーピングされているｐ型接続領域を設けるの
に用いることもできる。

このドーピング処理後、新たなドーピングマスクを設
け、これに通常のようにしてｐ型領域25,25^*,40,41およ
び50に対する孔をあける。これらの領域に対するドーパ
ントとしては硼素を用いることができる。これらの領域
のシート抵抗値は例えば約300Ω／□とする。ドーピン
グは通常の熱処理により半導体本体20内に所望の深さま
で拡散させる。

前記の最後に述べたドーピングマスクは通常のようにゲ
ート33或いはその一部分を有する。所望に応じ、これら
のゲート33には保護用の絶縁層およびマスク層の双方或
いはいずれか一方を予め設けておくことができる。この
目的の為に、例えばゲート33を最初に酸化するか或い
は、堆積された半導体層をパターン化する前にこの半導
体層上に酸化珪素または窒化珪素またはオキシ窒化珪素
より成る層を通常のように形成するか或いは、これらの
双方を行うことができる。所望に応じ、窒化物或いはオ
キシ窒化物層の下側に付加的に薄肉酸化物層を設ける。

このドーピングマスクにはゲート33のそばに酸化物層お
よびホトラッカー層の双方またはいずれか一方を設け、
この或いはこれらの層に開孔をあける。この場合、第２
半導体領域25の為の開孔は細条状とするのが好ましい。
これら細条状開孔の長手側縁は少くとも部分的に関連の
ゲート33の細条状部分に亘って長手方向に延在させるの
が好ましい。更に、これらの細条状開孔は既に設けられ
た分離領域24に一方の或いは双方の幅狭端部付近で重な
るようにするのが好ましい。

このドーピングおよび拡散処理後、半導体本体の活性領
域全体を通常のように酸化物層で被覆し、新たなドーピ
ングマスクを配置しうる。この目的の為に設けたホトラ
ッカー層にｎ型半導体領域28,28^*,43および51に対する
開孔を形成する。ｎチャネルトランジスタ７および54の
領域28に対する開孔は関連のゲート33に重ならせ、これ
らゲート33の一部もドーピングマスクにおける最終的な
ドーピング開孔を規定するようにする。従ってホトラッ
カー層における開孔の縁部が部分的にゲート33上に延在
する。これら縁部は部分的にゲート33の細条状部分上に
その長手方向に延在させるのが好ましい。領域28はゲー
ト33の縁部の一部に対して自己整合的に設けられる。ｎ
型領域28,28^*,43および51のドーピングも所望に応じ、
第４図の実施例ではゲート33の２つの隣接する細条状部
分間で主表面21まで延在する共通ソース領域の表面部分
内に行なうことができる。

ドーパントとしては例えば燐或いは砒素を用いることが
できる。このドーパントは、酸化物層を腐食し、ホトラ
ッカー層を除去した後にイオン注入により或いは通常の
拡散処理により与えることができる。

ｎ型表面領域を得た後、絶縁層38を例えば気相からの堆
積により或いはプラズマ堆積により得ることができる。
次に、電気接続の為の開孔37を腐食形成し、例えばアル
ミニウムより成る導電層を堆積せしめることができる。
この導電層をパターン化し、第２レベルの導電細条35を
形成する。次に半導体装置に例えば酸化物および窒化物
の双方またはいずれか一方より成る保護層（図示せず）
を被覆しうる。最後に、半導体装置に通常のようにして
仕上げを行ないこれを通常の容器内に入れることができ
る。

第４図に左側部分に示すように論理回路の実装密度は使
用する寸法に依存して１mm²当り約100〜200ゲートとす
ることができる。開孔37の大きさを約６μｍ×６μｍと
し、種々のマスクにおけるディテール間の最小距離を約
４μｍとし、ゲート33および導電細条35に対する最小細
条幅を６μｍとした場合実装密度は約150ゲート／mm²と
なる。ｎチャネルトランジスタの幅／長さの比はマスク
上で測って約14であり、実際に半導体装置内では、約18
である。電流源構造のｐチャネルトランジスタの場合、
マスク上で測った幅／長さの比を約2.6とした。この比
は実際には半導体装置内で約５である。実装密度は電流
源構造の代りにゲート回路の電流源を形成する為に堆積
された半導体層中に形成した抵抗を用いることにより約
20〜30％だけ高めることができる。

本発明は上述した実施例に限定されず、幾多の変更を加
えうること勿論である。例えば、前記の珪素の代りにゲ
ルマニウム或いはＡ−Ｂ化合物のような他の半導体材料
を用いることができる。絶縁層に対する材料としては、
前記の酸化珪素の代りに例えば窒化珪素或いはオキシ窒
化珪素を用いることもできる。絶縁層38は堆積以外に熱
生成によっても得ることができる。この場合多結晶半導
体層を設ける際にこの層の一部が熱生成中に酸化物に変
換されるという事実を考慮しうる。

導電細条および第１レベルのゲートに対しては堆積半導
体層の代りに、モリブデン層或いはタングステン層のよ
うな適当な金属層を用いることもできる。更に、適当な
シリサイド層を設けることができ、或いは半導体層にシ
リサイド層を被覆することができ、或いは半導体層を完
全にまたは部分的にシリサイド層に変換することができ
る。

更に、前述した導電型を変換することができ、また、使
用および得られる製造処理に依存して例えば前述した幅
／長さの比以外の値を電界効果トランジスタに対し用い
ることができる。また半導体装置において、異なる幅／
長さの比を有するｎチャネルトランジスタを互いに並べ
て配置することができる。第４図の実施例では追加の出
力部５に接続されたトランジスタは大きな幅／長さの比
を有しており、従ってこのトランジスタは他のトランジ
スタよりも大きな電流を流しうる。前述した実施例で
は、給電ライン９および12間の電源電圧および給電ライ
ン９および12^*間の電源電圧を例えば１ボルト或いは数
ボルトから例えば約10ボルトまでの比較的大きな範囲内
で選択することもできる。第１実施例で用いたゲート回
路に対する特に適当な電源電圧は例えば約5Vである。こ
れらゲート回路の電流消費量は１ゲート回路当り20nAの
平均値から例えば20μＡの平均値まで変化しうる。ゲー
ト回路当りの測定遅延時間はこの電流強度範囲で約2.5
μ秒から約20n秒まで変化した。これらの値は製造処理
に応じて可成り異ならしめることができる。例えば、論
理ゲート回路は可成り薄肉のエピタキシアル層を有する
集積回路内に用いることもでき、従って共通第１電極領
域22内に直列抵抗値が一層低くなる。エピタキシアル層
のドーピング濃度もこの直列抵抗値に影響を及ぼす。

【図面の簡単な説明】

第１図は、８分割回路を示す回路図、第２図は、ゲート回路より成る２分割回路を示す回路
図、第３図は、第２図に示す分割回路に用いるゲート回路を
示す回路図、第４図は、本発明による半導体装置の第１実施例の１部
を示す線図的平面図、第５〜８図は、第４図に示す半導体装置をそれぞれＶ−
Ｖ線、VI−VI線、VII−VII線およびVIII−VIII線上を断
面として示す線図的断面図、第９図は、第５図の最も右側の部分と、第４図に平面図
に示されていない半導体装置の１部分とを拡大して示す
線図的断面図、第10図は、本発明による半導体装置の第２実施例の１部
を示す線図的平面図、第11図は、第10図の部分に形成したNORゲートを示す回
路図である。１…２分割回路、２…入力部３…出力部、４…リセット入力部５…追加出力部、６…論理ゲート回路７…ｎチャネル電界効果トランジスタ８…共通入力部、９…第１給電ライン 10…６の出力部、11…電流供給手段 12,12^*…第２給電ライン、20…半導体本体 21…主表面 22…第１半導体領域（共通第１電極；第１の島） 23…ｐ型基板領域、24…ｐ型分離領域 25,25^*…第２半導体領域、26…第1pn接合 27…第１外側縁部、28…表面領域（ドレイン領域） 28^*…表面領域（ソース領域）、29…第2pn接合 30…第２外側縁部、31…チャネル領域 32…絶縁層 33…第１導電層（共通絶縁ゲート） 35…導電細条、36,38…絶縁層 37…孔（開孔）、39…第２の島 40,44…ソース領域、41,45…ドレイン領域 42…共通絶縁ゲート、43…チャネルストッパ領域 46…接続部、47…埋込み層 48…島、49…共通導電層 50,51…半導体領域、52…絶縁領域 53…ｐチャネルトランジスタ、54…ｎチャネルトランジ
スタ

Claims

【特許請求の範囲】

【請求項１】主表面（21）と、この主表面に隣接し、複
数個のトランジスタ構造に共通な第１電極領域（22）を
構成する第１導電型の第１半導体領域（22）とを有する
半導体本体を具え、論理ゲート回路が設けられている半
導体装置であって、前記の複数個のトランジスタ構造は
前記の第１導電型とは反対の第２導電型の第２半導体領
域（25）を有し、この第２半導体領域は前記の主表面か
ら半導体本体中に前記の第１半導体領域よりも浅い深さ
まで下方に延在しており、この第２半導体領域は第１半
導体領域と相俟って第1pn接合（26）を形成し、この第1
pn接合は主表面で終端し且つ、この主表面で第２半導体
領域の第１外側縁部（27）を構成しており、前記の複数
個のトランジスタ構造の一部を成す複数個の第２電極領
域（28）が存在し、これら第２電極領域は第１導電型の
表面領域（28）を以って構成されており、これら表面領
域は第２半導体領域（25）内に位置するとともにこれら
表示領域の各々はその隣接の第２半導体領域（25）から
第2pn接合（29）により分離され、前記の第2pn接合は主
表面で終端し且つこの主表面で各表面領域（28）の第２
外側縁部（30）を構成しており、前記の表面領域（28）
の各々と前記の共通な第１電極領域（22）との間で且つ
前記第１および第２外側縁部（27および30）間で前記の
主表面（21）に沿って延在する第２半導体領域の個所が
それぞれチャネル領域（31）として構成され、これらチ
ャネル領域の各々は前記の絶縁層により絶縁ゲートとし
て作用する第１導電層（33）から分離されており、前記
の表面領域（28）には前記の主表面で第２導電層（34）
より成る電気接続部が設けられ、上記トランジスタ構造のいくつかは、それぞれ、複数の
表面領域（28）、これら複数の表面領域に共通な少なく
とも１個の第２半導体領域（25）、これら複数の表面領
域（28）および前記の共通な第１電極領域（22）間に存
在する複数のチャネル領域に共通な細条状部分を有する
共通絶縁ゲート（33）、これら複数の表面領域の各々に
接続され互いに分離されて別々の信号出力部（10）を構
成する電気接続部（34）、上記共通絶縁ゲートに接続さ
れた共通信号入力部（８）を有しており、上記複数の表
面領域を上記細条状部分を有する共通絶縁ゲートの長手
側縁に沿って配置し、上記いくつかのトランジスタ構造
の第２半導体領域（25）を互いに電気的に接続している
ことを特徴とする半導体装置。
【請求項２】特許請求の範囲第１項に記載の半導体装置
において、前記の半導体本体が複数個の互いに分離され
た第１導電型の島を有しており、これらの島はこれらの
島に共通な第２導電型の基板領域上に延在しており、こ
れらの島の１つ以上が第１半導体領域および共通第１電
極領域として複数個のトランジスタ構造の一部分を形成
していることを特徴とする半導体装置。
【請求項３】特許請求の範囲第２項に記載の半導体装置
において、共通第１電極領域を形成する少なくとも１つ
或いはそれよりも多い島がより一層多量にドーピングし
た第１導電型の埋込み層を有し、この埋込み層が島と共
通基板領域との間の界面におよびその付近に延在してい
ることを特徴とする半導体装置。
【請求項４】特許請求の範囲第３項に記載の半導体装置
において、他の島が複数個の副構造を有するトランジス
タを具え、これら副構造の各々は第２導電型の第２半導
体領域を有し、この第２半導体領域はこの第２半導体領
域内に位置する第１導電型の表面領域に接続されてお
り、副構造の表面領域は共通導電層を経て相互接続され
ており、これら表面領域が相俟ってトランジスタの第２
電極領域を構成していることを特徴とする半導体装置。
【請求項５】特許請求の範囲第１〜４項のいずれか１つ
に記載の半導体装置において、少くとも１つのゲートが
くし状部分を有し，このくし状部分はその細条状基部に
対しほぼ直角にくし歯として延在する突起部を有し、隣
接の突起部間の１つ以上のすき間内に表面領域が配置さ
れ、この表面領域が関連のすき間を大部分充填している
ことを特徴とする半導体装置。
【請求項６】特許請求の範囲第５項に記載の半導体装置
において、複数個の突起部を等間隔に配置し、これによ
り得たすき間の一部分内にのみ表面領域が配置されてい
ることを特徴とする半導体装置。
【請求項７】特許請求の範囲第１〜６項のいずれか１つ
に記載の半導体装置において、複数個のゲートが存在
し、これらゲートの細条状部分は互いに並べて且つ互い
にほぼ平行に配置されていることを特徴とする半導体装
置。
【請求項８】特許請求の範囲第７項に記載の半導体装置
において、少くとも１つの表面領域が２つのトランジス
タ構造に共通であり、この表面領域は主表面上で見てこ
れら２つのトランジスタ構造の一方のトランジスタ構造
のゲートの細条状部分から他方のトランジスタ構造のゲ
ートの細条状部分に延在していることを特徴とする半導
体装置。
【請求項９】特許請求の範囲第７項或いは第８項に記載
の半導体装置において、２つの隣接する細条状部分間の
すき間が主表面上で見て本質的に細条状の第２半導体領
域と共通第１電極領域の細条状表面部分とにより交互に
占められていることを特徴とする半導体装置。
【請求項１０】特許請求の範囲第１〜９項のいずれか１
つに記載の半導体装置において、複数個の第２半導体領
域が第２導電型の共通領域の一部を構成していることを
特徴とする半導体装置。
【請求項１１】特許請求の範囲第９項に記載の半導体装
置において、複数個の第２半導体領域が第２導電型の共
通領域の一部を構成しており、第２導電型の接続領域が
少くともゲートの細条状部分の端部の１つの付近でこれ
ら細条状部分に対しほぼ直角な方向に延在していること
を特徴とする半導体装置。
【請求項１２】特許請求の範囲第11項に記載の半導体装
置において、第１半導体領域が第２導電型の分離領域に
より横方向で画成された第１導電型の表面層の一部とな
っており、接続領域と分離領域とが半導体本体内で結合
されていることを特徴とする半導体装置。