JP3048160B2 - ウエハ・スケール半導体装置 - Google Patents
ウエハ・スケール半導体装置Info
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- JP3048160B2 JP3048160B2 JP1300339A JP30033989A JP3048160B2 JP 3048160 B2 JP3048160 B2 JP 3048160B2 JP 1300339 A JP1300339 A JP 1300339A JP 30033989 A JP30033989 A JP 30033989A JP 3048160 B2 JP3048160 B2 JP 3048160B2
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 （第３、４図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の原理説明 （第１図） 本発明の一実施例 （第２図） 発明の効果 〔概要〕 ウエハ・スケール半導体装置に関し、 不良チップを電気的に絶縁することができ、不良チッ
プに流れる異常電流を完全に防止することきのできるウ
エハ・スケール半導体装置を提供することを目的とし、 ウエハ上の複数のチップを構成要素とし、欠陥をもつ
チップを回避してチップ間の通信経路を再構成し、ウエ
ハ全体に所定の機能をもたせるウエハ・スケール半導体
装置において、前記チップに、チップ同士をつなぐ信号
線を遮断する遮断手段を設け、前記遮断手段は、あるチ
ップに不良があったとき、該不良チップの高電位側電源
へのボンディングを行わないことにより該不良チップに
入出力される信号線を遮断するようにしたことを特徴と
する。
プに流れる異常電流を完全に防止することきのできるウ
エハ・スケール半導体装置を提供することを目的とし、 ウエハ上の複数のチップを構成要素とし、欠陥をもつ
チップを回避してチップ間の通信経路を再構成し、ウエ
ハ全体に所定の機能をもたせるウエハ・スケール半導体
装置において、前記チップに、チップ同士をつなぐ信号
線を遮断する遮断手段を設け、前記遮断手段は、あるチ
ップに不良があったとき、該不良チップの高電位側電源
へのボンディングを行わないことにより該不良チップに
入出力される信号線を遮断するようにしたことを特徴と
する。
また、前記遮断手段は、前記信号線の経路中に設けら
れ、ゲートが高電位側電源に接続されたトランジスタ
と、該トランジスタのゲートと低電位側電源との間に接
続された抵抗と、を備えたことを特徴とする。
れ、ゲートが高電位側電源に接続されたトランジスタ
と、該トランジスタのゲートと低電位側電源との間に接
続された抵抗と、を備えたことを特徴とする。
本発明は、ウエハ・スケール半導体装置に関し、詳し
くは、１枚の半導体ウェハ上に形成された全チップを結
合して構成されるウエハ・スケール・インテグレーショ
ン（wafer scale integration:WSI）における欠陥回避
技術の改良に関する。
くは、１枚の半導体ウェハ上に形成された全チップを結
合して構成されるウエハ・スケール・インテグレーショ
ン（wafer scale integration:WSI）における欠陥回避
技術の改良に関する。
ウエハ・スケール・インテグレーション（WSI）はウ
エハの全領域に回路を集積するものであり、この技術に
ついては次のような利点がある。
エハの全領域に回路を集積するものであり、この技術に
ついては次のような利点がある。
どのようなLSI（large scale integrated circuit）
よりも大規模の回路を集積できる。
よりも大規模の回路を集積できる。
システムを１枚のウエハ上に集積することによって、
回路間の相互配線長が短くなり、信号延長時間を短くで
きる。
回路間の相互配線長が短くなり、信号延長時間を短くで
きる。
組み立て工程削減による実装上の信頼性や欠陥救済技
術によってシステムの信頼性を向上することができる。
術によってシステムの信頼性を向上することができる。
WSIは基本構成回路を複数接続した繰り返し論理回路
やメモリをモノリシックに構成するのに適している。モ
ノリシックWSIの場合、必ず欠陥部分を含むような幅広
い領域に回路を集積することになるから、冗長構成をも
たせ、欠陥を迂回してシステムを構成する欠陥回避技術
が不可欠である。
やメモリをモノリシックに構成するのに適している。モ
ノリシックWSIの場合、必ず欠陥部分を含むような幅広
い領域に回路を集積することになるから、冗長構成をも
たせ、欠陥を迂回してシステムを構成する欠陥回避技術
が不可欠である。
従来のWSIの一種であるウエハ・スケール・メモリで
は、オリエンテーション主フラットの方向をＸ方向、そ
れに直交する方向をＹ方向とすると、各チップ間のＸ方
向及びＹ方向はローカル・ラインで結合し、入力端から
信号を加えると、該信号は欠陥チップを迂回して良品チ
ップのみをシリアルに通過して出力端に現れるように構
成され、また、更にＹ方向では各チップ列毎にコマンド
・ライン並びにWCKラインからなるグローバル・ライ
ン、VCCライン、VSSライン、VBBラインなどでパラレル
に結合することが行われている（特公昭58-18778号公
報、特公昭62-6267号各公報参照）。なお、前記各チッ
プ間は単純にローカル・ラインで結合してあるのではな
く、その間に論理回路が介在することは勿論であり、ま
た、欠陥チップを迂回して良品チップのみをシリアルに
結ぶことをスパイラル通路を構成すると称している。
は、オリエンテーション主フラットの方向をＸ方向、そ
れに直交する方向をＹ方向とすると、各チップ間のＸ方
向及びＹ方向はローカル・ラインで結合し、入力端から
信号を加えると、該信号は欠陥チップを迂回して良品チ
ップのみをシリアルに通過して出力端に現れるように構
成され、また、更にＹ方向では各チップ列毎にコマンド
・ライン並びにWCKラインからなるグローバル・ライ
ン、VCCライン、VSSライン、VBBラインなどでパラレル
に結合することが行われている（特公昭58-18778号公
報、特公昭62-6267号各公報参照）。なお、前記各チッ
プ間は単純にローカル・ラインで結合してあるのではな
く、その間に論理回路が介在することは勿論であり、ま
た、欠陥チップを迂回して良品チップのみをシリアルに
結ぶことをスパイラル通路を構成すると称している。
従来のウエハ・スケール・メモリは、例えば第３図に
示される。第３図はウエハ・スケール・メモリのチップ
部の一部を模式的に表した図であり、図中のブロックは
各チップ１を示している。各チップ１間は双方向情報を
やりとりするための信号線２〜５が接続されている。上
記ウエハ・スケール・メモリの各チップ間の信号のやり
とりを具体的に説明する。第４図はＡチップ11とＢチッ
プ12との間の信号のやりとりを説明するための図であ
り、チップの入出力段のハード的構成を示している。第
４図において、破線で囲んだＡチップ11は、Ｐチャネル
トランジスタTrlおよびＮチャネルトランジスタTr2から
なるインバータ13と、ＰチャネルトランジスタTr3およ
びＮチャネルトランジスタTr4からなるインバータ14
と、インバータ14に入力される入力レベルをロウクラン
プするためのＮチャネルトランジスタTr5と、により構
成されている。同様に、Ｂチップ12は信号線15を介して
Ａチップ11のインバータ14に信号を出力するＰチャネル
トランジスタTr6およびＮチャネルトランジスタTr7から
なるインバータ16と、Ａチップ11のインバータ13からの
信号が信号線17を介して入力されるＰチャネルトランジ
スタTr8およびＮチャネルトランジスタTr9からなるイン
バータ18と、インバータ18に入力される入力レベルをロ
ウクランプするためのＮチャネルトランジスタTr10と、
により構成されている。なお、インバータ14、18の前段
にトランジスタTr5、Tr10を挿入してロウ側にクランプ
しているのは入力信号としてどのような信号が入力され
るか分からず、Tr5、Tr10を挿入して電圧レベルをクラ
ンプし回路動作の安定化を図るためである。
示される。第３図はウエハ・スケール・メモリのチップ
部の一部を模式的に表した図であり、図中のブロックは
各チップ１を示している。各チップ１間は双方向情報を
やりとりするための信号線２〜５が接続されている。上
記ウエハ・スケール・メモリの各チップ間の信号のやり
とりを具体的に説明する。第４図はＡチップ11とＢチッ
プ12との間の信号のやりとりを説明するための図であ
り、チップの入出力段のハード的構成を示している。第
４図において、破線で囲んだＡチップ11は、Ｐチャネル
トランジスタTrlおよびＮチャネルトランジスタTr2から
なるインバータ13と、ＰチャネルトランジスタTr3およ
びＮチャネルトランジスタTr4からなるインバータ14
と、インバータ14に入力される入力レベルをロウクラン
プするためのＮチャネルトランジスタTr5と、により構
成されている。同様に、Ｂチップ12は信号線15を介して
Ａチップ11のインバータ14に信号を出力するＰチャネル
トランジスタTr6およびＮチャネルトランジスタTr7から
なるインバータ16と、Ａチップ11のインバータ13からの
信号が信号線17を介して入力されるＰチャネルトランジ
スタTr8およびＮチャネルトランジスタTr9からなるイン
バータ18と、インバータ18に入力される入力レベルをロ
ウクランプするためのＮチャネルトランジスタTr10と、
により構成されている。なお、インバータ14、18の前段
にトランジスタTr5、Tr10を挿入してロウ側にクランプ
しているのは入力信号としてどのような信号が入力され
るか分からず、Tr5、Tr10を挿入して電圧レベルをクラ
ンプし回路動作の安定化を図るためである。
しかしながら、このような従来のウエハ・スケール半
導体装置にあっては、情報を伝達する側のチップと情報
を受け取る側のチップとは、第４図に示したように単に
信号線15、17により接続されている構成となっていたた
め、仮にあるチップが不良のときには電気的に接続され
ているその隣のチップから不良チップに異常電流が流れ
てしまうという問題点があった。例えば、第４図に示し
たＡチップ11に欠陥がある場合、このような不良チップ
はボンディングしないようにするといった対策が採られ
るが、ボンディングしないようにしたとしても隣のＢチ
ップ12の高電位電源VCCから信号線15、17を経由してＡ
チップ11側に異常電流が流れ込んでしまうという事態は
避けられなかった。
導体装置にあっては、情報を伝達する側のチップと情報
を受け取る側のチップとは、第４図に示したように単に
信号線15、17により接続されている構成となっていたた
め、仮にあるチップが不良のときには電気的に接続され
ているその隣のチップから不良チップに異常電流が流れ
てしまうという問題点があった。例えば、第４図に示し
たＡチップ11に欠陥がある場合、このような不良チップ
はボンディングしないようにするといった対策が採られ
るが、ボンディングしないようにしたとしても隣のＢチ
ップ12の高電位電源VCCから信号線15、17を経由してＡ
チップ11側に異常電流が流れ込んでしまうという事態は
避けられなかった。
そこで本発明は、不良チップを電気的に絶縁すること
ができ、不良チップに流れる異常電流を完全に防止する
ことのできるウエハ・スケール半導体装置を提供するこ
とを目的としている。
ができ、不良チップに流れる異常電流を完全に防止する
ことのできるウエハ・スケール半導体装置を提供するこ
とを目的としている。
本発明によるウエハ・スケール半導体装置は上記目的
達成のため、ウエハ上の複数のチップを構成要素とし、
欠陥をもつチップを回避してチップ間の通信経路を再構
成し、ウエハ全体に所定の機能をもたせるウエハ・スケ
ール半導体装置において、前記チップに、チップ同士を
つなぐ信号線を遮断する遮断手段を設け、前記遮断手段
は、あるチップに不良があったとき、該不良チップの高
電位側電源へのボンディングを行わないことにより該不
良チップに入出力される信号線を遮断するようにしたこ
とを特徴とする。
達成のため、ウエハ上の複数のチップを構成要素とし、
欠陥をもつチップを回避してチップ間の通信経路を再構
成し、ウエハ全体に所定の機能をもたせるウエハ・スケ
ール半導体装置において、前記チップに、チップ同士を
つなぐ信号線を遮断する遮断手段を設け、前記遮断手段
は、あるチップに不良があったとき、該不良チップの高
電位側電源へのボンディングを行わないことにより該不
良チップに入出力される信号線を遮断するようにしたこ
とを特徴とする。
また、前記遮断手段は、前記信号線の経路中に設けら
れ、ゲートが高電位側電源に接続されたトランジスタ
と、該トランジスタのゲートと低電位側電源との間に接
続された抵抗と、を備えたことを特徴とする。
れ、ゲートが高電位側電源に接続されたトランジスタ
と、該トランジスタのゲートと低電位側電源との間に接
続された抵抗と、を備えたことを特徴とする。
本発明では、チップの入出力回路にチップ同士をつな
ぐ信号線をカットする遮断手段が設けられ、不良チップ
があると遮断手段により不良チップが電気的に切り離さ
れる。
ぐ信号線をカットする遮断手段が設けられ、不良チップ
があると遮断手段により不良チップが電気的に切り離さ
れる。
したがって、不良チップの周囲のチップから不良チッ
プに流入する異常電流が確実に防止される。
プに流入する異常電流が確実に防止される。
以下、本発明を図面に基づいて説明する。
原理説明 第１図は本発明の原理を説明するための図である。第
１図において、21はウエハ・スケール・メモリ（ウエハ
・スケール半導体装置）、22〜25はウエハ・スケール・
メモリ21のチップであり、チップ22〜25は信号線31〜38
によりそれぞれ接続され、信号線31〜38にはあるチップ
に不良があった場合その不良チップを電気的に切り離す
ためのスイッチ（遮断手段）41〜48が設けられている。
１図において、21はウエハ・スケール・メモリ（ウエハ
・スケール半導体装置）、22〜25はウエハ・スケール・
メモリ21のチップであり、チップ22〜25は信号線31〜38
によりそれぞれ接続され、信号線31〜38にはあるチップ
に不良があった場合その不良チップを電気的に切り離す
ためのスイッチ（遮断手段）41〜48が設けられている。
したがって、チップ−チップ間のやりとりの信号線31
〜38にスイッチ41〜48を設け、異常電流源チップ25があ
ると異常チップ25に接続されるスイッチ45〜48により異
常チップ25を切り離しているため、異常チップ25はその
周辺のチップ23、24から絶縁され、周辺のチップ23、24
から異常チップ25への異常電流の流入が完全に防止され
る。
〜38にスイッチ41〜48を設け、異常電流源チップ25があ
ると異常チップ25に接続されるスイッチ45〜48により異
常チップ25を切り離しているため、異常チップ25はその
周辺のチップ23、24から絶縁され、周辺のチップ23、24
から異常チップ25への異常電流の流入が完全に防止され
る。
一実施例 上記原理に基づく実際の装置を実施例として説明す
る。第２図は本発明に係るウエハ・スケール半導体装置
の一実施例を示す図であり、第２図に示した従来例と同
一構成部分には同一番号・符号を付している。第２図は
ウエハ・スケール半導体装置内の一部のチップ（Ａチッ
プ51、Ｂチップ52）を抽出した図であり、Ａチップ51の
出力段はＰチャネルトランジスタTr1およびＮチャネル
トランジスタTr2からなるインバータ13と、信号線17経
路中に設けられ、ゲートが高電位側電源VCCに接続され
たＮチャネルトランジスタTr11（遮断手段）と、トラン
ジスタTr11のゲートと低電位側電源VSS（あるいはVBB）
との間に接続された高低抗R1と、により構成され、ま
た、Ａチップ51の入力段はＰチャネルトランジスタTr3
およびＮチャネルトランジスタTr4からなるインバータ1
4と、インバータ14に入力される入力レベルをロウクラ
ンプするためのＮチャネルトランジスタTr5と、信号線1
5経路中に設けられ、ゲートが電源VCCに接続されたＮチ
ャネルトランジスタTr12（遮断手段）と、トランジスタ
Tr12のゲートと電源VSSとの間に接続された高抵抗R2
と、により構成されている。
る。第２図は本発明に係るウエハ・スケール半導体装置
の一実施例を示す図であり、第２図に示した従来例と同
一構成部分には同一番号・符号を付している。第２図は
ウエハ・スケール半導体装置内の一部のチップ（Ａチッ
プ51、Ｂチップ52）を抽出した図であり、Ａチップ51の
出力段はＰチャネルトランジスタTr1およびＮチャネル
トランジスタTr2からなるインバータ13と、信号線17経
路中に設けられ、ゲートが高電位側電源VCCに接続され
たＮチャネルトランジスタTr11（遮断手段）と、トラン
ジスタTr11のゲートと低電位側電源VSS（あるいはVBB）
との間に接続された高低抗R1と、により構成され、ま
た、Ａチップ51の入力段はＰチャネルトランジスタTr3
およびＮチャネルトランジスタTr4からなるインバータ1
4と、インバータ14に入力される入力レベルをロウクラ
ンプするためのＮチャネルトランジスタTr5と、信号線1
5経路中に設けられ、ゲートが電源VCCに接続されたＮチ
ャネルトランジスタTr12（遮断手段）と、トランジスタ
Tr12のゲートと電源VSSとの間に接続された高抵抗R2
と、により構成されている。
同様に、Ｂチップ52の出力段は信号線15を介してＡチ
ップ11のインバータ14に信号を出力するＰチャネルトラ
ンジスタTr6およびＮチャネルトランジスタTr7からなる
インバータ16と、信号線15経路中に設けられ、ゲートが
電源VCCに接続されたＮチャネルトランジスタTr13（遮
断手段）と、トランジスタTr13のゲートと電源VSS（あ
るいはVBB）との間に接続された高抵抗R3と、により構
成され、また、Ｂチップ52の入力段は、Ａチップ11のイ
ンバータ13からの信号が信号線17を介して入力されるＰ
チャネルトランジスタTr8およびＮチャネルトランジス
タTr9からなるインバータ18と、インバータ18に入力さ
れる入力レベルをロウクランプするためのＮチャネルト
ランジスタTr10と、信号線17経路中に設けられ、ゲート
が電源VCCに接続されたＮチャネルトランジスタTr14
（遮断手段）と、トランジスタTr14のゲートと電源VSS
との間に接続された高抵抗R4と、により構成されてい
る。したがって、Ａチップ51からＢチップ52への信号線
17にはトランジスタTr11、Tr14と、それぞれのトランジ
スタTr11、Tr14のゲートに高低抗R1、R4が接続され、Ｂ
チップ52からＡチップ51への信号線15にはトランジスタ
Tr12、Tr13と、それぞれのトランジスタTr11、Tr14のゲ
ートに高抵抗R2、R3が接続される。なお、第２図はウエ
ハ・スケール・メモリが有する多数のチップのうち、隣
り合う一対のチップ（Ａチップ51、Ｂチップ52）の入出
力段のみを示したものであり、実際には第３図に示した
ように前後、左右隣り合う全てのチップに同様の信号線
とトランジスタおよび高抵抗からなるスイッチが接続さ
れている。
ップ11のインバータ14に信号を出力するＰチャネルトラ
ンジスタTr6およびＮチャネルトランジスタTr7からなる
インバータ16と、信号線15経路中に設けられ、ゲートが
電源VCCに接続されたＮチャネルトランジスタTr13（遮
断手段）と、トランジスタTr13のゲートと電源VSS（あ
るいはVBB）との間に接続された高抵抗R3と、により構
成され、また、Ｂチップ52の入力段は、Ａチップ11のイ
ンバータ13からの信号が信号線17を介して入力されるＰ
チャネルトランジスタTr8およびＮチャネルトランジス
タTr9からなるインバータ18と、インバータ18に入力さ
れる入力レベルをロウクランプするためのＮチャネルト
ランジスタTr10と、信号線17経路中に設けられ、ゲート
が電源VCCに接続されたＮチャネルトランジスタTr14
（遮断手段）と、トランジスタTr14のゲートと電源VSS
との間に接続された高抵抗R4と、により構成されてい
る。したがって、Ａチップ51からＢチップ52への信号線
17にはトランジスタTr11、Tr14と、それぞれのトランジ
スタTr11、Tr14のゲートに高低抗R1、R4が接続され、Ｂ
チップ52からＡチップ51への信号線15にはトランジスタ
Tr12、Tr13と、それぞれのトランジスタTr11、Tr14のゲ
ートに高抵抗R2、R3が接続される。なお、第２図はウエ
ハ・スケール・メモリが有する多数のチップのうち、隣
り合う一対のチップ（Ａチップ51、Ｂチップ52）の入出
力段のみを示したものであり、実際には第３図に示した
ように前後、左右隣り合う全てのチップに同様の信号線
とトランジスタおよび高抵抗からなるスイッチが接続さ
れている。
以上の構成において、Ａチップ51にVSSとVBBのショー
トがあると仮定し、Ａチップ51のVCCをボンディングし
ないようにしたとすると、トランジスタTr11、Tr12のゲ
ートは高低抗R1、R2を介してVSS（あるいはVBB）に接続
されているため、VCCをボンティングしないことにより
トランジスタTr11、Tr12のゲートがＬレベルに落ち、ト
ランジスタTr11、Tr12はカットオフ状態となる。これに
より、Ａチップ51とＢチップ52とは電気的に完全に絶縁
され、Ｂチップ52からＡチップ51への異常電流の流入が
防止される。特に、本実施例では信号線17、15にトラン
ジスタTr11〜Tr14を挿入し、そのゲートをVCCに接続す
るとともに、そのゲートを高低抗R1〜R4を介してVSSに
接続するようにしているため、欠陥チップのボンディン
グを避けることそれ自体が直ちに信号線のカットにつな
がることになり、従来例に比べて作業工程の増加を招く
こともない。したがって、簡単な回路構成により、ボン
ディングの有無では遮断できなかったウェハ内の異常電
流を確実に防止することができ、ウエハ・スケール半導
体装置の欠陥回避技術を向上させることができる。
トがあると仮定し、Ａチップ51のVCCをボンディングし
ないようにしたとすると、トランジスタTr11、Tr12のゲ
ートは高低抗R1、R2を介してVSS（あるいはVBB）に接続
されているため、VCCをボンティングしないことにより
トランジスタTr11、Tr12のゲートがＬレベルに落ち、ト
ランジスタTr11、Tr12はカットオフ状態となる。これに
より、Ａチップ51とＢチップ52とは電気的に完全に絶縁
され、Ｂチップ52からＡチップ51への異常電流の流入が
防止される。特に、本実施例では信号線17、15にトラン
ジスタTr11〜Tr14を挿入し、そのゲートをVCCに接続す
るとともに、そのゲートを高低抗R1〜R4を介してVSSに
接続するようにしているため、欠陥チップのボンディン
グを避けることそれ自体が直ちに信号線のカットにつな
がることになり、従来例に比べて作業工程の増加を招く
こともない。したがって、簡単な回路構成により、ボン
ディングの有無では遮断できなかったウェハ内の異常電
流を確実に防止することができ、ウエハ・スケール半導
体装置の欠陥回避技術を向上させることができる。
本発明によれば、不良チップを電気的に絶縁すること
ができ、不良チップに流れる異常電流を完全に防止する
ことができる。
ができ、不良チップに流れる異常電流を完全に防止する
ことができる。
【図面の簡単な説明】 第１図は本発明の原理説明図、 第２図は本発明に係るウエハ・スケール半導体装置の一
実施例を示すチップの入出力回路図、 第３、４図は従来のウエハ・スケール半導体装置を示す
図であり、 第３図はそのチップ間の接続状態を示す図、 第４図はそのチップの入出力回路図である。 13、14、16、18……インバータ、15、17……信号線、21
……ウエハ・スケール・メモリ（ウエハ・スケール半導
体装置）、22〜24……正常チップ、25……異常チップ、
31〜38……信号線、41〜48……スイッチ（遮断手段）、
51……Ａチップ、52……Ｂチップ、Tr1、Tr3、Tr6、Tr8
……Ｐチャネルトランジスタ、Tr2、Tr4、Tr5、Tr7、Tr
9、Tr10……Ｎチャネルトランジスタ、Tr11〜Tr14……
Ｎチャネルトランジスタ（遮断手段）、R1〜R4……高抵
抗、VCC……高電位側電源、VSS(VBB)……低電位側電
源。
実施例を示すチップの入出力回路図、 第３、４図は従来のウエハ・スケール半導体装置を示す
図であり、 第３図はそのチップ間の接続状態を示す図、 第４図はそのチップの入出力回路図である。 13、14、16、18……インバータ、15、17……信号線、21
……ウエハ・スケール・メモリ（ウエハ・スケール半導
体装置）、22〜24……正常チップ、25……異常チップ、
31〜38……信号線、41〜48……スイッチ（遮断手段）、
51……Ａチップ、52……Ｂチップ、Tr1、Tr3、Tr6、Tr8
……Ｐチャネルトランジスタ、Tr2、Tr4、Tr5、Tr7、Tr
9、Tr10……Ｎチャネルトランジスタ、Tr11〜Tr14……
Ｎチャネルトランジスタ（遮断手段）、R1〜R4……高抵
抗、VCC……高電位側電源、VSS(VBB)……低電位側電
源。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｍ
Claims (2)
- 【請求項１】ウエハ上の複数のチップを構成要素とし、
欠陥をもつチップを回避してチップ間の通信経路を再構
成し、ウエハ全体に所定の機能をもたせるウエハ・スケ
ール半導体装置において、 前記チップに、チップ同士をつなぐ信号線を遮断する遮
断手段を設け、 前記遮断手段は、 あるチップに不良があったとき、該不良チップの高電位
側電源（VCC）へのボンディングを行わないことにより
該不良チップに入出力される信号線を遮断するようにし
たこと を特徴とするウエハ・スケール半導体装置。 - 【請求項２】前記遮断手段は、前記信号線（15、17）の
経路中に設けられ、ゲートが高電位側電源（VCC）に接
続されたトランジスタ（Tr11、Tr12、Tr13、Tr14）と、 該トランジスタ（Tr11、Tr12、Tr13、Tr14）のゲートと
低電位側電源（VSS）との間に接続された抵抗（R1、R
2、R3、R4）と、 を備えたことを特徴とする請求項（１）記載のウエハ・
スケール半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300339A JP3048160B2 (ja) | 1989-11-17 | 1989-11-17 | ウエハ・スケール半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1300339A JP3048160B2 (ja) | 1989-11-17 | 1989-11-17 | ウエハ・スケール半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03160742A JPH03160742A (ja) | 1991-07-10 |
| JP3048160B2 true JP3048160B2 (ja) | 2000-06-05 |
Family
ID=17883584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1300339A Expired - Fee Related JP3048160B2 (ja) | 1989-11-17 | 1989-11-17 | ウエハ・スケール半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048160B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428937A (en) * | 1987-07-24 | 1989-01-31 | Nec Corp | Integrated circuit |
-
1989
- 1989-11-17 JP JP1300339A patent/JP3048160B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03160742A (ja) | 1991-07-10 |
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