JP3044420B2 - ポリシング制御回路 - Google Patents
ポリシング制御回路Info
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- JP3044420B2 JP3044420B2 JP4276992A JP4276992A JP3044420B2 JP 3044420 B2 JP3044420 B2 JP 3044420B2 JP 4276992 A JP4276992 A JP 4276992A JP 4276992 A JP4276992 A JP 4276992A JP 3044420 B2 JP3044420 B2 JP 3044420B2
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- violation
- policing
- circuit
- violation determination
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Description
【0001】
【産業上の利用分野】本発明は、ATM(Asyncronous
Transfer Mode ;非同期転送モード)通信方式に於
けるセルのトラヒックを監視するポリシング制御回路に
関する。B−ISDN(Broadband−Integrated Ser
vices Digital Network;広帯域ISDN)の基幹技
術として、ATM通信方式の開発が進められている。こ
のATM通信方式は、伝送データ単位をセルとして伝送
するものであり、加入者から一時的に大量のセルが送出
されると、交換機のバッファがオーバーフローする状態
となり、他の加入者のセルを含めてセルの廃棄が生じる
ことになる。そこで、呼設定時に加入者からセルの伝送
帯域等のポリシング申告値を申告させ、この申告値以上
の帯域を使用するセルについては廃棄処理を行うことに
より、他の加入者の申告値以内の帯域で伝送するセルは
廃棄されないようにするポリシング制御が知られてい
る。これは、UPC(Usage Parameter Control)
とも称されるものである。このようなポリシング制御を
経済的な構成で実現することが要望されている。
Transfer Mode ;非同期転送モード)通信方式に於
けるセルのトラヒックを監視するポリシング制御回路に
関する。B−ISDN(Broadband−Integrated Ser
vices Digital Network;広帯域ISDN)の基幹技
術として、ATM通信方式の開発が進められている。こ
のATM通信方式は、伝送データ単位をセルとして伝送
するものであり、加入者から一時的に大量のセルが送出
されると、交換機のバッファがオーバーフローする状態
となり、他の加入者のセルを含めてセルの廃棄が生じる
ことになる。そこで、呼設定時に加入者からセルの伝送
帯域等のポリシング申告値を申告させ、この申告値以上
の帯域を使用するセルについては廃棄処理を行うことに
より、他の加入者の申告値以内の帯域で伝送するセルは
廃棄されないようにするポリシング制御が知られてい
る。これは、UPC(Usage Parameter Control)
とも称されるものである。このようなポリシング制御を
経済的な構成で実現することが要望されている。
【0002】
【従来の技術】図6は従来例のブロック図を示し、81
は違反判定回路、82は加入者からのポリシング申告
値、83はパラメータ保持部、84はセル情報分岐部、
85はセル制御部、86は遅延部である。ポリシング制
御回路又はUPC回路は、違反判定回路81とパラメー
タ保持部83とを主要部として構成され、呼設定時に、
加入者からのポリシング申告値82がパラメータ保持部
83に保持され、呼設定後に到着したセルのヘッダ等が
セル情報分岐部84により分岐されて違反判定回路81
に加えられる。違反判定回路81は、パラメータ保持部
83に保持された加入者からの伝送帯域等のポリシング
申告値以内の到着セルの状態であるか否かを監視し、申
告値を超えた状態となったセルについては、セル制御部
85に於いて廃棄させるか、又は廃棄優先度を高くする
ように制御する。なお、遅延部85は、違反判定回路8
1等に於ける処理遅延を補償する為のものである。
は違反判定回路、82は加入者からのポリシング申告
値、83はパラメータ保持部、84はセル情報分岐部、
85はセル制御部、86は遅延部である。ポリシング制
御回路又はUPC回路は、違反判定回路81とパラメー
タ保持部83とを主要部として構成され、呼設定時に、
加入者からのポリシング申告値82がパラメータ保持部
83に保持され、呼設定後に到着したセルのヘッダ等が
セル情報分岐部84により分岐されて違反判定回路81
に加えられる。違反判定回路81は、パラメータ保持部
83に保持された加入者からの伝送帯域等のポリシング
申告値以内の到着セルの状態であるか否かを監視し、申
告値を超えた状態となったセルについては、セル制御部
85に於いて廃棄させるか、又は廃棄優先度を高くする
ように制御する。なお、遅延部85は、違反判定回路8
1等に於ける処理遅延を補償する為のものである。
【0003】ATM通信方式に於けるセルは、図7に示
すように、5バイトのヘッダと48バイトの情報フィー
ルドとからなり、ヘッダは、4ビット構成のフロー制御
部GFC(Generic Flow Control)と、1バイト構
成の論理パスの識別子VPI(Virtual Path Ident
ifier )と、2バイト構成の論理チャネルの識別子VC
I(Virtual Channel Iden-tifier)と、2ビット
構成のペイロード部PT(Payload Type )と、1ビ
ット構成のリザーブ部RES(Reserve)と、1ビット
構成のセル廃棄優先度部CLP(Cell Loss Priorit
y )と、1バイト構成のヘッダ誤り制御部HEC(Hea
der Error Control)とからなるものである。
すように、5バイトのヘッダと48バイトの情報フィー
ルドとからなり、ヘッダは、4ビット構成のフロー制御
部GFC(Generic Flow Control)と、1バイト構
成の論理パスの識別子VPI(Virtual Path Ident
ifier )と、2バイト構成の論理チャネルの識別子VC
I(Virtual Channel Iden-tifier)と、2ビット
構成のペイロード部PT(Payload Type )と、1ビ
ット構成のリザーブ部RES(Reserve)と、1ビット
構成のセル廃棄優先度部CLP(Cell Loss Priorit
y )と、1バイト構成のヘッダ誤り制御部HEC(Hea
der Error Control)とからなるものである。
【0004】図7に示すセルの構成は、ユーザ網インタ
フェースに関連したものであるが、網間インタフェース
の場合には、フロー制御部GFCを論理パス識別子VP
Iとした構成、即ち、20ビット構成の論理パス識別子
VPIとした構成となる。又情報フィールド中に、3バ
イトのユーザ情報等を挿入するアダプティブヘッダを設
けることもできる。又違反判定回路81に於いて加入者
の申告値以上のセルが到着したことを判定した時、セル
制御部85に於いてセル廃棄優先度部CLPを高くセッ
トして、ATM交換機のバッファがオーバーフローする
ような場合に、セル廃棄を他のセルに比較して優先させ
ることができる。
フェースに関連したものであるが、網間インタフェース
の場合には、フロー制御部GFCを論理パス識別子VP
Iとした構成、即ち、20ビット構成の論理パス識別子
VPIとした構成となる。又情報フィールド中に、3バ
イトのユーザ情報等を挿入するアダプティブヘッダを設
けることもできる。又違反判定回路81に於いて加入者
の申告値以上のセルが到着したことを判定した時、セル
制御部85に於いてセル廃棄優先度部CLPを高くセッ
トして、ATM交換機のバッファがオーバーフローする
ような場合に、セル廃棄を他のセルに比較して優先させ
ることができる。
【0005】到着セルがポリシング申告値に対して違反
しているか否かを違反判定回路81に於いて判定するも
のであるが、その判定の為のポリシング方式は、例え
ば、図8に示すように、時間間隔法とT−X法とDB法
とCAT−M法とが知られている。時間間隔法は、或る
加入者のセルが到着した時間間隔tを測定し、ポリシン
グ申告値に基づいた規定時間Tと比較して、この規定時
間Tを超えた時に違反と判定するものである。又T−X
法は、規定時間T内に到着したセル数xをカウントし、
ポリシング申告値に基づいた規定値Xと比較して、この
規定値Xを超えた時に違反と判定するものである。
しているか否かを違反判定回路81に於いて判定するも
のであるが、その判定の為のポリシング方式は、例え
ば、図8に示すように、時間間隔法とT−X法とDB法
とCAT−M法とが知られている。時間間隔法は、或る
加入者のセルが到着した時間間隔tを測定し、ポリシン
グ申告値に基づいた規定時間Tと比較して、この規定時
間Tを超えた時に違反と判定するものである。又T−X
法は、規定時間T内に到着したセル数xをカウントし、
ポリシング申告値に基づいた規定値Xと比較して、この
規定値Xを超えた時に違反と判定するものである。
【0006】又DB(Dangerous Brige)法は、T−
X法に於ける規定時間Tを1セル分の時間毎にシフト
し、それぞれの規定時間T内に到着するセル数xをカウ
ントして、規定値Xと比較し、この規定値を超えた時に
違反と判定するものである。従って、T−X法の場合
に、規定時間T内では到着セル数xが規定値X以下であ
るが、規定時間Tの境界に跨がって多量の到着セル数x
となった場合、違反と判定しないことになるが、DB法
は、規定時間Tを図示のようにシフトした状態として、
各規定時間T内の到着セル数xをカウントするから、T
−X法の欠点を改善することができる。又CAT−M
(Cell Arrival Time −Memory )法は、X+1個
のセルが到着した時間tを総ての位相(1セル分の時
間)について測定し、規定時間Tと比較して、この規定
時間Tを超えた時に違反と判定するものである。
X法に於ける規定時間Tを1セル分の時間毎にシフト
し、それぞれの規定時間T内に到着するセル数xをカウ
ントして、規定値Xと比較し、この規定値を超えた時に
違反と判定するものである。従って、T−X法の場合
に、規定時間T内では到着セル数xが規定値X以下であ
るが、規定時間Tの境界に跨がって多量の到着セル数x
となった場合、違反と判定しないことになるが、DB法
は、規定時間Tを図示のようにシフトした状態として、
各規定時間T内の到着セル数xをカウントするから、T
−X法の欠点を改善することができる。又CAT−M
(Cell Arrival Time −Memory )法は、X+1個
のセルが到着した時間tを総ての位相(1セル分の時
間)について測定し、規定時間Tと比較して、この規定
時間Tを超えた時に違反と判定するものである。
【0007】
【発明が解決しようとする問題点】ポリシング方式の中
の時間間隔法は、ハイウェイ速度に対するパス速度によ
って設定精度が相違するものであり、例えば、ハイウェ
イ速度が150Mbpsの場合に、規定時間Tとパス速
度との関係は、 T=2000 → 75.00kbps T=2001 → 74.96kbps T=2002 → 74.93kbps となる。即ち、セルの到着時間間隔tを、2000個の
セル毎の到着時間間隔に設定した時、ハイウェイ速度が
150Mbpsであるから、150/2000=0.0
75〔Mbps〕(=75kbps)となり、又200
1個のセル毎の到着時間間隔に設定した場合は、150
/2001=0.07496〔Mbps〕(=74.9
6kbps)となり、数100bps程度の細かさでパ
ス速度を設定することができる。
の時間間隔法は、ハイウェイ速度に対するパス速度によ
って設定精度が相違するものであり、例えば、ハイウェ
イ速度が150Mbpsの場合に、規定時間Tとパス速
度との関係は、 T=2000 → 75.00kbps T=2001 → 74.96kbps T=2002 → 74.93kbps となる。即ち、セルの到着時間間隔tを、2000個の
セル毎の到着時間間隔に設定した時、ハイウェイ速度が
150Mbpsであるから、150/2000=0.0
75〔Mbps〕(=75kbps)となり、又200
1個のセル毎の到着時間間隔に設定した場合は、150
/2001=0.07496〔Mbps〕(=74.9
6kbps)となり、数100bps程度の細かさでパ
ス速度を設定することができる。
【0008】しかし、ハイウェイ速度に対するパス速度
が速い場合には、細かい設定ができない欠点がある。例
えば、前述の場合と同様に、ハイウェイ速度が150M
bpsの場合に、 T=1 → 150.0Mbps T=2 → 75.0Mbps T=3 → 50.0Mbps となり、セルの到着時間間隔tを、1個のセル毎の到着
時間間隔に設定した場合は、ハイウェイを同一セル種別
のセルのみが伝送されるから、パス速度は、ハイウェイ
速度と同じ150Mbpsとなり、2個のセル毎の到着
時間間隔に設定すると、150/2=75〔Mbps〕
となり、パス速度はT=1の時の1/2となる。又3個
のセル毎の到着時間間隔(T=3)に設定すると、パス
速度は1/3の50Mbpsとなる。従って、100M
bpsのパス速度や85Mbpsのパス速度等のハイウ
ェイ速度の整数分の一以外のパス速度に設定することが
できない欠点があった。
が速い場合には、細かい設定ができない欠点がある。例
えば、前述の場合と同様に、ハイウェイ速度が150M
bpsの場合に、 T=1 → 150.0Mbps T=2 → 75.0Mbps T=3 → 50.0Mbps となり、セルの到着時間間隔tを、1個のセル毎の到着
時間間隔に設定した場合は、ハイウェイを同一セル種別
のセルのみが伝送されるから、パス速度は、ハイウェイ
速度と同じ150Mbpsとなり、2個のセル毎の到着
時間間隔に設定すると、150/2=75〔Mbps〕
となり、パス速度はT=1の時の1/2となる。又3個
のセル毎の到着時間間隔(T=3)に設定すると、パス
速度は1/3の50Mbpsとなる。従って、100M
bpsのパス速度や85Mbpsのパス速度等のハイウ
ェイ速度の整数分の一以外のパス速度に設定することが
できない欠点があった。
【0009】又、T−X法,DB法,CAT−M法等の
「T時間内のセル数X個」で規定する方法に於いては、
前述のパス到着時間間隔tで規定する時間間隔法に比較
して、ハイウェイ速度に対するパス速度が速い場合に於
いても細かい設定が可能である。例えば、ハイウェイ速
度が前述の場合と同様に150Mbpsの場合に、 T=1,X=1 → 150.0Mbps T=4,X=3 → 112.5Mbps T=3,X=2 → 100.0Mbps となる。即ち、4個のセル毎の時間T内に3個の到着セ
ル数を規定値Xとした場合、(150/4)×3=11
2.5〔Mbps〕となり、又3個のセル毎の時間T内
に2個の到着セル数を規定値Xとした場合、(150/
3)×2=100〔Mbps〕となるから、時間間隔法
に比較して細かい設定が可能となる。
「T時間内のセル数X個」で規定する方法に於いては、
前述のパス到着時間間隔tで規定する時間間隔法に比較
して、ハイウェイ速度に対するパス速度が速い場合に於
いても細かい設定が可能である。例えば、ハイウェイ速
度が前述の場合と同様に150Mbpsの場合に、 T=1,X=1 → 150.0Mbps T=4,X=3 → 112.5Mbps T=3,X=2 → 100.0Mbps となる。即ち、4個のセル毎の時間T内に3個の到着セ
ル数を規定値Xとした場合、(150/4)×3=11
2.5〔Mbps〕となり、又3個のセル毎の時間T内
に2個の到着セル数を規定値Xとした場合、(150/
3)×2=100〔Mbps〕となるから、時間間隔法
に比較して細かい設定が可能となる。
【0010】しかし、ハイウェイ速度に対するパス速度
が遅い場合には、規定時間Tが大きい値となるから、そ
れに対応してハードウェアが大きくなる欠点がある。例
えば、T−X法に於いては、各セル種別毎に時間Tの最
大値Tmaxまでの時間カウンタと、最大値Tmaxま
での到着セルをカウントできる容量のカウンタが必要と
なり、又DB法に於いては、最大値Tmaxに対応する
容量のブリッジメモリと、各セル種別毎に最大値Tma
xまでカウントできる到着セル数カウンタとが必要とな
る。又CAT−M法に於いては、各セル種別毎に最大値
Tmax個の到着時刻を記憶するメモリが必要となる。
本発明は、パス速度の細かい設定を可能とし、且つハー
ドウェアの削減を図ることを目的とする。
が遅い場合には、規定時間Tが大きい値となるから、そ
れに対応してハードウェアが大きくなる欠点がある。例
えば、T−X法に於いては、各セル種別毎に時間Tの最
大値Tmaxまでの時間カウンタと、最大値Tmaxま
での到着セルをカウントできる容量のカウンタが必要と
なり、又DB法に於いては、最大値Tmaxに対応する
容量のブリッジメモリと、各セル種別毎に最大値Tma
xまでカウントできる到着セル数カウンタとが必要とな
る。又CAT−M法に於いては、各セル種別毎に最大値
Tmax個の到着時刻を記憶するメモリが必要となる。
本発明は、パス速度の細かい設定を可能とし、且つハー
ドウェアの削減を図ることを目的とする。
【0011】
【課題を解決するための手段】本発明のポリシング制御
回路は、図1を参照して説明すると、非同期転送モード
(ATM)通信方式に於ける加入者からのポリシング申
告値と、セルのトラヒックの測定値とを比較して制御を
行うポリシング制御回路に於いて、セルのトラヒックを
測定して違反セルか否かを判定する複数種類の違反判定
回路1−1〜1−nと、加入者からのポリシング申告値
に従って複数種類の違反判定回路1−1〜1−nの中の
一つを選択する選択回路2とを備えたものであり、加入
者からのポリシング申告値はパラメータ保持部3に保持
される。
回路は、図1を参照して説明すると、非同期転送モード
(ATM)通信方式に於ける加入者からのポリシング申
告値と、セルのトラヒックの測定値とを比較して制御を
行うポリシング制御回路に於いて、セルのトラヒックを
測定して違反セルか否かを判定する複数種類の違反判定
回路1−1〜1−nと、加入者からのポリシング申告値
に従って複数種類の違反判定回路1−1〜1−nの中の
一つを選択する選択回路2とを備えたものであり、加入
者からのポリシング申告値はパラメータ保持部3に保持
される。
【0012】又セルの到着時間間隔により違反判定を行
う第1の違反判定回路と、所定時間内に於ける到着セル
数により違反判定を行う第2の違反判定回路とを備えた
構成とする。
う第1の違反判定回路と、所定時間内に於ける到着セル
数により違反判定を行う第2の違反判定回路とを備えた
構成とする。
【0013】又所定時間内に於ける到着セル数により違
反判定を行う第2の違反判定回路と、所定セル数の到着
時間間隔により違反判定を行う第3の違反判定回路とを
備えた構成とする。
反判定を行う第2の違反判定回路と、所定セル数の到着
時間間隔により違反判定を行う第3の違反判定回路とを
備えた構成とする。
【0014】又選択回路2は、到着セルのセル識別情報
に従って制御する構成とするか、又はハイウェイ速度に
対する加入者のポリシング申告値のパス速度に従って制
御する構成とする。
に従って制御する構成とするか、又はハイウェイ速度に
対する加入者のポリシング申告値のパス速度に従って制
御する構成とする。
【0015】
【作用】呼設定時の加入者からのポリシング申告値は、
パラメータ保持部3に保持される。そして、セル情報分
岐部4に於いて到着セルのヘッダが分岐されて選択回路
2に加えられ、パラメータ保持部3に保持されたポリシ
ング申告値と到着セルのセル識別情報とに従って選択回
路2が制御され、複数種類の違反判定回路1−1〜1−
nの中の一つが選択され、セルのトラヒック測定が行わ
れ、パラメータ保持部3に保持されたポリシング申告値
に基づいた所定時間や規定数等との比較により、違反か
否かの判定が行われ、違反セルについては、セル制御部
5に於いてセル廃棄等の処理が行われる。遅延部6は、
違反判定回路1−1〜1−n等に於ける処理遅延を補償
する為のものである。又複数種類の違反判定回路1−1
〜1−nは、それぞれ時間間隔法,T−X法,DB法,
CAT−M法等の各種のポリシング方式に従った構成を
有し、ハードウェアが小さくても済むポリシング申告値
に従った構成を選択するものである。
パラメータ保持部3に保持される。そして、セル情報分
岐部4に於いて到着セルのヘッダが分岐されて選択回路
2に加えられ、パラメータ保持部3に保持されたポリシ
ング申告値と到着セルのセル識別情報とに従って選択回
路2が制御され、複数種類の違反判定回路1−1〜1−
nの中の一つが選択され、セルのトラヒック測定が行わ
れ、パラメータ保持部3に保持されたポリシング申告値
に基づいた所定時間や規定数等との比較により、違反か
否かの判定が行われ、違反セルについては、セル制御部
5に於いてセル廃棄等の処理が行われる。遅延部6は、
違反判定回路1−1〜1−n等に於ける処理遅延を補償
する為のものである。又複数種類の違反判定回路1−1
〜1−nは、それぞれ時間間隔法,T−X法,DB法,
CAT−M法等の各種のポリシング方式に従った構成を
有し、ハードウェアが小さくても済むポリシング申告値
に従った構成を選択するものである。
【0016】又セル到着時間間隔により違反判定を行う
第1の違反判定回路は、時間間隔法により違反判定を行
うものであり、例えば、ハイウェイ速度に対するパス速
度を遅くして、セル到着時間間隔tを大きくした場合
に、ハードウェアを大きくすることなく、細かい設定が
可能となる。又所定時間内に於ける到着セル数により違
反判定を行う第2の違反判定回路は、T−X法,DB法
等により違反判定を行うものであり、例えば、ハイウェ
イ速度に対するパス速度を速くし、規定時間Tを短くす
ることにより、ハードウェアを大きくすることなく、細
かい設定が可能となる。
第1の違反判定回路は、時間間隔法により違反判定を行
うものであり、例えば、ハイウェイ速度に対するパス速
度を遅くして、セル到着時間間隔tを大きくした場合
に、ハードウェアを大きくすることなく、細かい設定が
可能となる。又所定時間内に於ける到着セル数により違
反判定を行う第2の違反判定回路は、T−X法,DB法
等により違反判定を行うものであり、例えば、ハイウェ
イ速度に対するパス速度を速くし、規定時間Tを短くす
ることにより、ハードウェアを大きくすることなく、細
かい設定が可能となる。
【0017】又所定セル数の到着時間間隔により違反判
定を行う第3の違反判定回路は、CAT−M法により違
反判定を行うもので、規定時間Tが大きく、規定値Xが
小さい場合は、ハードウェアを大きくすることなく細か
い設定が可能となる。これに対して、T−X法又はDB
法による第2の違反判定回路は、規定時間Tが小さく、
規定値Xが大きい場合に、ハードウェアを大きくするこ
となく細かい設定が可能となる。
定を行う第3の違反判定回路は、CAT−M法により違
反判定を行うもので、規定時間Tが大きく、規定値Xが
小さい場合は、ハードウェアを大きくすることなく細か
い設定が可能となる。これに対して、T−X法又はDB
法による第2の違反判定回路は、規定時間Tが小さく、
規定値Xが大きい場合に、ハードウェアを大きくするこ
となく細かい設定が可能となる。
【0018】又到着セルのヘッダの論理パス識別子VP
Iや論理チャネル識別子VCI等のセル識別情報によ
り、セル種別を識別することができるから、このセル種
別とポリシング申告値に基づいて選択される違反判定回
路との対応付けを行っておき、セル識別情報に従った違
反判定回路を選択するように選択回路2を制御するもの
である。
Iや論理チャネル識別子VCI等のセル識別情報によ
り、セル種別を識別することができるから、このセル種
別とポリシング申告値に基づいて選択される違反判定回
路との対応付けを行っておき、セル識別情報に従った違
反判定回路を選択するように選択回路2を制御するもの
である。
【0019】又ハイウェイ速度に対する加入者のポリシ
ング申告値のパス速度が遅い場合、時間間隔法による第
1の違反判定回路がハードウェアを大きくすることな
く、細かい設定が可能となり、又ハイウェイ速度に対す
る加入者のポリシング申告値のパス速度が速い場合、T
−X法,DB法,CAT−M法による違反判定回路がハ
ードウェアを大きくすることなく、細かい設定が可能と
なるから、ポリシング申告値に基づいてハードウェアを
大きくしないで済むポリシング方式に従った違反判定回
路を選択するものである。
ング申告値のパス速度が遅い場合、時間間隔法による第
1の違反判定回路がハードウェアを大きくすることな
く、細かい設定が可能となり、又ハイウェイ速度に対す
る加入者のポリシング申告値のパス速度が速い場合、T
−X法,DB法,CAT−M法による違反判定回路がハ
ードウェアを大きくすることなく、細かい設定が可能と
なるから、ポリシング申告値に基づいてハードウェアを
大きくしないで済むポリシング方式に従った違反判定回
路を選択するものである。
【0020】
【実施例】図2は本発明の一実施例のブロック図であ
り、11−1は時間間隔法による違反判定回路、11−
2はT−X法による違反判定回路、12は選択回路、1
3はパラメータ保持部、14はセル情報分岐部、15は
セル制御部、16は遅延部、17はカウンタ、18は比
較制御部、19はカウンタ、20は比較制御部、CLK
はクロック信号、TMは所定時間Tのタイミング信号で
ある。
り、11−1は時間間隔法による違反判定回路、11−
2はT−X法による違反判定回路、12は選択回路、1
3はパラメータ保持部、14はセル情報分岐部、15は
セル制御部、16は遅延部、17はカウンタ、18は比
較制御部、19はカウンタ、20は比較制御部、CLK
はクロック信号、TMは所定時間Tのタイミング信号で
ある。
【0021】パラメータ保持部13は、ランダムアクセ
スメモリ(RAM)等により構成され、呼設定時に加入
者のポリシング申告値を保持するものであり、例えば、
呼設定時に与えられる論理パス識別子VPI1 ,VPI
2 ,VPI3 対応に、ポリシング申告値に基づいた規定
時間T1 ,T2 ,T3 と規定値X1 ,X2 ,X3 と、選
択情報α1 ,α2 ,β1 とが保持される。又違反判定回
路11−1,11−2は、セル種別対応に設けられるも
のであるが、簡略化の為に、一種類のセルに対応する構
成のみを示している。又選択情報α1 ,α2 は、セル種
別対応の第1の違反判定回路を選択することを示し、β
1 は、セル種別対応の第2の違反判定回路を選択するこ
とを示す。このようなポリシング申告値に従ったパラメ
ータ保持部13の設定情報は、図示を省略した制御部の
プログラム処理による技術によって容易に設定すること
ができる。
スメモリ(RAM)等により構成され、呼設定時に加入
者のポリシング申告値を保持するものであり、例えば、
呼設定時に与えられる論理パス識別子VPI1 ,VPI
2 ,VPI3 対応に、ポリシング申告値に基づいた規定
時間T1 ,T2 ,T3 と規定値X1 ,X2 ,X3 と、選
択情報α1 ,α2 ,β1 とが保持される。又違反判定回
路11−1,11−2は、セル種別対応に設けられるも
のであるが、簡略化の為に、一種類のセルに対応する構
成のみを示している。又選択情報α1 ,α2 は、セル種
別対応の第1の違反判定回路を選択することを示し、β
1 は、セル種別対応の第2の違反判定回路を選択するこ
とを示す。このようなポリシング申告値に従ったパラメ
ータ保持部13の設定情報は、図示を省略した制御部の
プログラム処理による技術によって容易に設定すること
ができる。
【0022】時間間隔法による第1の違反判定回路11
−1は、クロック信号CLKがクロック端子Cに加えら
れ、且つ到着セル情報がリセット端子Rに加えられるカ
ウンタ17と、比較制御部18とから構成され、リセッ
ト直前のカウンタ17のカウント内容は、前回のセル到
着時刻から今回のセル到着時刻との間の時間間隔tを示
すものとなるから、セル到着毎に、比較制御部18に於
いてパラメータ保持部13に保持された規定時間Tと比
較され、t<Tの場合に違反と判定されて、セル制御部
15に制御信号が加えられ、そのセルを廃棄するか、或
いは、セル廃棄優先度部CLPにより廃棄の優先度を高
くするように設定される。
−1は、クロック信号CLKがクロック端子Cに加えら
れ、且つ到着セル情報がリセット端子Rに加えられるカ
ウンタ17と、比較制御部18とから構成され、リセッ
ト直前のカウンタ17のカウント内容は、前回のセル到
着時刻から今回のセル到着時刻との間の時間間隔tを示
すものとなるから、セル到着毎に、比較制御部18に於
いてパラメータ保持部13に保持された規定時間Tと比
較され、t<Tの場合に違反と判定されて、セル制御部
15に制御信号が加えられ、そのセルを廃棄するか、或
いは、セル廃棄優先度部CLPにより廃棄の優先度を高
くするように設定される。
【0023】又T−X法による違反判定回路11−2
は、タイミング信号TMがリセット端子Rに加えられ、
且つ到着セル情報がクロック端子Cに加えられるカウン
タ19と、比較制御部20とから構成され、カウンタ1
9のカウント内容は、規定時間T内に到着したセル数x
を示すものとなるから、タイミング信号TMによる規定
時間T毎に、比較制御部20に於いて到着セル数xと、
パラメータ保持部13に保持された規定値Xと比較さ
れ、x>Xの場合に違反と判定されて、セル制御部15
に制御信号が加えられ、そのセルを廃棄するか、或い
は、セル廃棄優先度部CLPにより廃棄の優先度を高く
するように設定される。
は、タイミング信号TMがリセット端子Rに加えられ、
且つ到着セル情報がクロック端子Cに加えられるカウン
タ19と、比較制御部20とから構成され、カウンタ1
9のカウント内容は、規定時間T内に到着したセル数x
を示すものとなるから、タイミング信号TMによる規定
時間T毎に、比較制御部20に於いて到着セル数xと、
パラメータ保持部13に保持された規定値Xと比較さ
れ、x>Xの場合に違反と判定されて、セル制御部15
に制御信号が加えられ、そのセルを廃棄するか、或い
は、セル廃棄優先度部CLPにより廃棄の優先度を高く
するように設定される。
【0024】時間間隔法による違反判定回路11−1
は、他のポリシング方式による違反判定回路に比較して
ハードウェアを小さくできる利点を有するものである
が、前述のように、ハイウェイ速度に対するパス速度が
速い場合には、細かな設定ができないものである。これ
に対して、T−X法による違反判定回路11−2は、ハ
イウェイ速度に対するパス速度が速い場合でも細かな設
定が可能である利点を有するものであるが、ハイウェイ
速度に対するパス速度が遅くなる程、規定時間Tが大き
くなるから、ハードウェアが大きくなる。
は、他のポリシング方式による違反判定回路に比較して
ハードウェアを小さくできる利点を有するものである
が、前述のように、ハイウェイ速度に対するパス速度が
速い場合には、細かな設定ができないものである。これ
に対して、T−X法による違反判定回路11−2は、ハ
イウェイ速度に対するパス速度が速い場合でも細かな設
定が可能である利点を有するものであるが、ハイウェイ
速度に対するパス速度が遅くなる程、規定時間Tが大き
くなるから、ハードウェアが大きくなる。
【0025】そこで、加入者のポリシング申告値が、ハ
イウェイ速度に対するパス速度が遅い内容の場合は、第
1の違反判定回路11−1を選択させ、反対に、ハイウ
ェイ速度に対するパス速度が速い内容の場合は、第2の
違反判定回路11−2を選択させるように、選択回路1
2を制御するものである。従って、第2の違反判定回路
11−2は、規定時間Tの最大値Tmaxに対応する構
成とする必要がないから、ハードウェアを従来例に比較
して小さくすることができ、且つパス速度の如何に拘ら
ず細かな設定が可能となる。又到着セルのヘッダの論理
パス識別子VPI等のセル識別情報と選択情報α,βと
を対応させて、セル識別情報に従って選択回路12を制
御することにより、到着セルに対する処理を高速化する
ことができる。又選択回路12にパラメータ保持部13
のアクセス等の制御機能及び選択情報の判定機能を設け
て、違反判定回路11−1,11−2の選択制御を行わ
せることも可能である。
イウェイ速度に対するパス速度が遅い内容の場合は、第
1の違反判定回路11−1を選択させ、反対に、ハイウ
ェイ速度に対するパス速度が速い内容の場合は、第2の
違反判定回路11−2を選択させるように、選択回路1
2を制御するものである。従って、第2の違反判定回路
11−2は、規定時間Tの最大値Tmaxに対応する構
成とする必要がないから、ハードウェアを従来例に比較
して小さくすることができ、且つパス速度の如何に拘ら
ず細かな設定が可能となる。又到着セルのヘッダの論理
パス識別子VPI等のセル識別情報と選択情報α,βと
を対応させて、セル識別情報に従って選択回路12を制
御することにより、到着セルに対する処理を高速化する
ことができる。又選択回路12にパラメータ保持部13
のアクセス等の制御機能及び選択情報の判定機能を設け
て、違反判定回路11−1,11−2の選択制御を行わ
せることも可能である。
【0026】図3は本発明の他の実施例のブロック図で
あり、21−1は時間間隔法による違反判定回路、21
−2はDB法による違反判定回路、22は選択回路、2
3はパラメータ保持部、24はセル情報分岐部、25は
セル制御部、26は遅延部、27はカウンタ、28は比
較制御部、29はシフトレジスタ、30はカウンタ(C
TR)、31は比較制御部である。パラメータ保持部2
3の内容は、図2に示すパラメータ保持部13と同一の
場合を示し、セル情報分岐部24により分岐された到着
セルのヘッダの論理パス識別子VPIによりアクセスさ
れて、選択回路22を制御する選択情報α,βが読出さ
れる場合を示す。
あり、21−1は時間間隔法による違反判定回路、21
−2はDB法による違反判定回路、22は選択回路、2
3はパラメータ保持部、24はセル情報分岐部、25は
セル制御部、26は遅延部、27はカウンタ、28は比
較制御部、29はシフトレジスタ、30はカウンタ(C
TR)、31は比較制御部である。パラメータ保持部2
3の内容は、図2に示すパラメータ保持部13と同一の
場合を示し、セル情報分岐部24により分岐された到着
セルのヘッダの論理パス識別子VPIによりアクセスさ
れて、選択回路22を制御する選択情報α,βが読出さ
れる場合を示す。
【0027】時間間隔法による違反判定回路21−1
は、図2に示す実施例の違反判定回路11−1と同一の
構成をするものである。又DB法による違反判定回路2
1−2は、到着セル情報を規定時間Tにわたって1セル
時間に相当するクロック信号に従ってシフトするシフト
レジスタ29と、カウンタ30と、比較制御部31とか
ら構成され、シフトレジスタ29がブリッジメモリに相
当することになる。又カウンタ30は、シフトレジスタ
29に入力される到着セル情報によりアップカウント
(UP)し、シフトレジスタ29からシフト出力される
到着セル情報によりダウンカウント(DN)するから、
そのカウント内容は、規定時間T内に於ける到着セル数
xを示すものとなる。そして、比較制御部31に於いて
1セル時間毎にパラメータ保持部23に保持された規定
値Xと比較し、x>Xの場合に違反と判定してセル制御
部25に制御信号を加えることになる。なお、シフトレ
ジスタ29は、ランダムアクセスメモリのアドレス制御
による等価的なシフト動作により実現することも可能で
ある。
は、図2に示す実施例の違反判定回路11−1と同一の
構成をするものである。又DB法による違反判定回路2
1−2は、到着セル情報を規定時間Tにわたって1セル
時間に相当するクロック信号に従ってシフトするシフト
レジスタ29と、カウンタ30と、比較制御部31とか
ら構成され、シフトレジスタ29がブリッジメモリに相
当することになる。又カウンタ30は、シフトレジスタ
29に入力される到着セル情報によりアップカウント
(UP)し、シフトレジスタ29からシフト出力される
到着セル情報によりダウンカウント(DN)するから、
そのカウント内容は、規定時間T内に於ける到着セル数
xを示すものとなる。そして、比較制御部31に於いて
1セル時間毎にパラメータ保持部23に保持された規定
値Xと比較し、x>Xの場合に違反と判定してセル制御
部25に制御信号を加えることになる。なお、シフトレ
ジスタ29は、ランダムアクセスメモリのアドレス制御
による等価的なシフト動作により実現することも可能で
ある。
【0028】この実施例に於いても、ハイウェイ速度に
対するパス速度が遅い場合に、時間間隔法による違反判
定回路21−1を選択し、反対に、ハイウェイ速度に対
するパス速度が速い場合に、DB法による違反判定回路
21−2を選択するように、選択回路22を制御するこ
とができる。それにより、違反判定回路21−2は、規
定時間Tの最大値Tmaxに対応する構成とする必要が
ないから、ハードウェアを従来例に比較して小さくする
ことができ、且つパス速度の如何に拘らず細かな設定が
可能となる。
対するパス速度が遅い場合に、時間間隔法による違反判
定回路21−1を選択し、反対に、ハイウェイ速度に対
するパス速度が速い場合に、DB法による違反判定回路
21−2を選択するように、選択回路22を制御するこ
とができる。それにより、違反判定回路21−2は、規
定時間Tの最大値Tmaxに対応する構成とする必要が
ないから、ハードウェアを従来例に比較して小さくする
ことができ、且つパス速度の如何に拘らず細かな設定が
可能となる。
【0029】図4は本発明の更に他の実施例のブロック
図であり、41−1は時間間隔法による違反判定回路、
41−2はCAT−M法による違反判定回路、42は選
択回路、43はパラメータ保持部、44はセル情報分岐
部、45はセル制御部、46は遅延部、47はカウン
タ、48は比較制御部、49はシフトレジスタ、50は
時計部、51は時間差算出部、52は比較制御部であ
る。セル情報分岐部44とセル制御部45と遅延部46
とは、図2,図3に示す各実施例に於ける同一部分と同
一の機能を有するものである。
図であり、41−1は時間間隔法による違反判定回路、
41−2はCAT−M法による違反判定回路、42は選
択回路、43はパラメータ保持部、44はセル情報分岐
部、45はセル制御部、46は遅延部、47はカウン
タ、48は比較制御部、49はシフトレジスタ、50は
時計部、51は時間差算出部、52は比較制御部であ
る。セル情報分岐部44とセル制御部45と遅延部46
とは、図2,図3に示す各実施例に於ける同一部分と同
一の機能を有するものである。
【0030】時間間隔法による違反判定回路41−1
は、図2及び図3に示す実施例の違反判定回路11−
1,21−1と同一の構成を有するものである。又CA
T−M法による違反判定回路41−2は、セル到着毎の
時計部50が示す時刻をシフトレジスタ49に入力す
る。図示の状態は、X+1個前の到着セルの到着時刻が
T1で、現時点の到着セルの到着時刻がTn の場合を示
し、時間差算出部51に於いてX+1個のセルの到着時
間間隔tをT1 −Tn により求め、パラメータ保持部4
3に保持された規定時間Tと比較制御部52に於いて比
較し、t<Tの場合に違反と判定し、セル制御部45に
制御信号を加えることになる。このシフトレジスタ71
を、セル到着時刻を記憶できるランダムアクセスメモリ
のアドレス制御によって実現することも可能である。又
時計部70は、時刻情報を出力する構成であれば、ソフ
ト時計等の各種の機能を用いることができる。
は、図2及び図3に示す実施例の違反判定回路11−
1,21−1と同一の構成を有するものである。又CA
T−M法による違反判定回路41−2は、セル到着毎の
時計部50が示す時刻をシフトレジスタ49に入力す
る。図示の状態は、X+1個前の到着セルの到着時刻が
T1で、現時点の到着セルの到着時刻がTn の場合を示
し、時間差算出部51に於いてX+1個のセルの到着時
間間隔tをT1 −Tn により求め、パラメータ保持部4
3に保持された規定時間Tと比較制御部52に於いて比
較し、t<Tの場合に違反と判定し、セル制御部45に
制御信号を加えることになる。このシフトレジスタ71
を、セル到着時刻を記憶できるランダムアクセスメモリ
のアドレス制御によって実現することも可能である。又
時計部70は、時刻情報を出力する構成であれば、ソフ
ト時計等の各種の機能を用いることができる。
【0031】CAT−M法による違反判定回路41−2
は、X+1の値を大きくする程、ハードウェアが大きく
なる。そこで、到着セル数xの規定値Xを大きくするポ
リシング申告値の場合に、時間間隔法による違反判定回
路41−1を選択し、反対に、規定値Xを小さくするポ
リシング申告値の場合に、CAT−M法による違反判定
回路41−2を選択するように、選択回路42を制御す
ることになる。それによって、ハードウェアを大きくす
ることなく、細かな設定が可能となる。
は、X+1の値を大きくする程、ハードウェアが大きく
なる。そこで、到着セル数xの規定値Xを大きくするポ
リシング申告値の場合に、時間間隔法による違反判定回
路41−1を選択し、反対に、規定値Xを小さくするポ
リシング申告値の場合に、CAT−M法による違反判定
回路41−2を選択するように、選択回路42を制御す
ることになる。それによって、ハードウェアを大きくす
ることなく、細かな設定が可能となる。
【0032】図5は本発明の更に他の実施例のブロック
図であり、61−1はDB法による違反判定回路、61
−2はCAT−M法による違反判定回路、62は選択回
路、63はパラメータ保持部、64はセル情報分岐部、
65はセル制御部、66は遅延部、67はシフトレジス
タ、68はカウンタ、69は比較制御部、70は時計
部、71はシフトレジスタ、72は時間差算出部、73
は比較制御部である。セル情報分岐部64とセル制御部
65と遅延部66とは、前述の各実施例に於ける同一部
分と同一の機能を有するものである。
図であり、61−1はDB法による違反判定回路、61
−2はCAT−M法による違反判定回路、62は選択回
路、63はパラメータ保持部、64はセル情報分岐部、
65はセル制御部、66は遅延部、67はシフトレジス
タ、68はカウンタ、69は比較制御部、70は時計
部、71はシフトレジスタ、72は時間差算出部、73
は比較制御部である。セル情報分岐部64とセル制御部
65と遅延部66とは、前述の各実施例に於ける同一部
分と同一の機能を有するものである。
【0033】DB法による違反判定回路61−1は、図
3の実施例の違反判定回路21−2と同一の構成を有
し、カウンタ68は、シフトレジスタ67に入力される
到着セル情報をカウントアップし、シフトレジスタ67
からシフト出力される到着セル情報をカウントダウンす
るものであり、比較制御部69に於いてカウンタ68の
カウント内容とパラメータ保持部69に保持されたポリ
シング申告値に基づく規定値Xとの比較が行われる。又
CAT−M法による違反判定回路61−2は、図4の実
施例の違反判定回路41−2と同一の構成を有するもの
である。
3の実施例の違反判定回路21−2と同一の構成を有
し、カウンタ68は、シフトレジスタ67に入力される
到着セル情報をカウントアップし、シフトレジスタ67
からシフト出力される到着セル情報をカウントダウンす
るものであり、比較制御部69に於いてカウンタ68の
カウント内容とパラメータ保持部69に保持されたポリ
シング申告値に基づく規定値Xとの比較が行われる。又
CAT−M法による違反判定回路61−2は、図4の実
施例の違反判定回路41−2と同一の構成を有するもの
である。
【0034】DB法による違反判定回路61−1は、規
定時間Tが小さい場合にハードウェアが小さくなり、又
CAT−M法による違反判定回路61−2は、規定値X
が小さい場合にハードウェアが小さくなるから、ポリシ
ング申告値に基づいて規定時間Tが小さく、規定値Xが
大きい場合に、DB法による違反判定回路61−1を選
択し、反対に、規定時間Tが大きく、規定値Xが小さい
場合に、CAT−M法による違反判定回路61−2を選
択するように、選択回路62を制御することになる。そ
れによって、ハードウェアを大きくすることなく、細か
い設定が可能となる。
定時間Tが小さい場合にハードウェアが小さくなり、又
CAT−M法による違反判定回路61−2は、規定値X
が小さい場合にハードウェアが小さくなるから、ポリシ
ング申告値に基づいて規定時間Tが小さく、規定値Xが
大きい場合に、DB法による違反判定回路61−1を選
択し、反対に、規定時間Tが大きく、規定値Xが小さい
場合に、CAT−M法による違反判定回路61−2を選
択するように、選択回路62を制御することになる。そ
れによって、ハードウェアを大きくすることなく、細か
い設定が可能となる。
【0035】本発明は前述の実施例のみに限定されるも
のではなく、図1に示すように、二種類以上の違反判定
回路を設けて、ポリシング申告値に基づいて選択するこ
とも可能であり、複数個の違反判定回路を設けたとして
も、それぞれのハードウェアが小さくなるから、全体と
してのハードウェアも小さくなり、経済化を図ることが
できる。
のではなく、図1に示すように、二種類以上の違反判定
回路を設けて、ポリシング申告値に基づいて選択するこ
とも可能であり、複数個の違反判定回路を設けたとして
も、それぞれのハードウェアが小さくなるから、全体と
してのハードウェアも小さくなり、経済化を図ることが
できる。
【0036】
【発明の効果】以上説明したように、本発明は、時間間
隔法,T−X法,DB法,CAT−M法等の各種のポリ
シング方式による違反判定回路1−1〜1−nを設け、
加入者のポリシング申告値に基づいたパス速度,規定時
間T,規定値X等に従って選択回路2を制御し、複数の
違反判定回路1−1〜1−nの中の一つを選択するもの
で、ハードウェアが小さく、且つパス速度等を細かく設
定できる違反判定回路を選択使用することができるか
ら、円滑なポリシング制御を可能とすると共に、全体の
ハードウェアを縮小することができる利点がある。
隔法,T−X法,DB法,CAT−M法等の各種のポリ
シング方式による違反判定回路1−1〜1−nを設け、
加入者のポリシング申告値に基づいたパス速度,規定時
間T,規定値X等に従って選択回路2を制御し、複数の
違反判定回路1−1〜1−nの中の一つを選択するもの
で、ハードウェアが小さく、且つパス速度等を細かく設
定できる違反判定回路を選択使用することができるか
ら、円滑なポリシング制御を可能とすると共に、全体の
ハードウェアを縮小することができる利点がある。
【図1】本発明の原理説明図である。
【図2】本発明の一実施例のブロック図である。
【図3】本発明の他の実施例のブロック図である。
【図4】本発明の更に他の実施例のブロック図である。
【図5】本発明の更に他の実施例のブロック図である。
【図6】従来例のブロック図である。
【図7】セルの説明図である。
【図8】ポリシング方式の説明図である。
1−1〜1−n 違反判定回路 2 選択回路 3 パラメータ保持部 4 セル情報分岐部 5 セル制御部 6 遅延部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山中 直明 東京都千代田区内幸町一丁目1番6号 日本電信電話株式会社内 (72)発明者 佐藤 陽一 東京都千代田区内幸町一丁目1番6号 日本電信電話株式会社内 (56)参考文献 特開 平4−25255(JP,A) 特開 平6−30026(JP,A) 1991年電子情報通信学会春季全国大会 B−698(1991年3月15日) (58)調査した分野(Int.Cl.7,DB名) H04L 12/28 H04L 12/56
Claims (5)
- 【請求項1】 非同期転送モード通信方式に於ける加入
者からのポリシング申告値と、セルのトラヒックの測定
値とを比較して制御を行うポリシング制御回路に於い
て、 セルのトラヒックを測定して違反セルか否かを判定する
複数種類の違反判定回路(1−1〜1−n)と、 前記加入者からのポリシング申告値に従って前記複数種
類の違反判定回路(1−1〜1−n)の中の一つを選択
する選択回路(2)とを備えたことを特徴とするポリシ
ング制御回路。 - 【請求項2】 セル到着時間間隔により違反判定を行う
第1の違反判定回路と、所定時間内に於ける到着セル数
により違反判定を行う第2の違反判定回路とを備えたこ
とを特徴とする請求項1記載のポリシング制御回路。 - 【請求項3】 所定時間内に於ける到着セル数により違
反判定を行う第2の違反判定回路と、所定セル数の到着
時間間隔により違反判定を行う第3の違反判定回路とを
備えたことを特徴とする請求項1記載のポリシング制御
回路。 - 【請求項4】 前記選択回路(2)は、到着セルのセル
識別情報に従って制御する構成としたことを特徴とする
請求項1記載のポリシング制御回路。 - 【請求項5】 前記選択回路(2)は、ハイウェイ速度
に対する前記加入者のポリシング申告値のパス速度に従
って制御する構成としたことを特徴とする請求項1記載
のポリシング制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4276992A JP3044420B2 (ja) | 1992-02-28 | 1992-02-28 | ポリシング制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4276992A JP3044420B2 (ja) | 1992-02-28 | 1992-02-28 | ポリシング制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05244189A JPH05244189A (ja) | 1993-09-21 |
JP3044420B2 true JP3044420B2 (ja) | 2000-05-22 |
Family
ID=12645182
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4276992A Expired - Fee Related JP3044420B2 (ja) | 1992-02-28 | 1992-02-28 | ポリシング制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3044420B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3291875B2 (ja) * | 1993-12-06 | 2002-06-17 | 株式会社日立製作所 | ポリシング回路 |
JP3075248B2 (ja) | 1998-01-19 | 2000-08-14 | 日本電気株式会社 | 非同期転送モードスイッチ |
-
1992
- 1992-02-28 JP JP4276992A patent/JP3044420B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
Title |
---|
1991年電子情報通信学会春季全国大会 B−698(1991年3月15日) |
Also Published As
Publication number | Publication date |
---|---|
JPH05244189A (ja) | 1993-09-21 |
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Legal Events
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