JP3034385B2 - 楽音制御情報漸次変更回路 - Google Patents
楽音制御情報漸次変更回路Info
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- JP3034385B2 JP3034385B2 JP4203936A JP20393692A JP3034385B2 JP 3034385 B2 JP3034385 B2 JP 3034385B2 JP 4203936 A JP4203936 A JP 4203936A JP 20393692 A JP20393692 A JP 20393692A JP 3034385 B2 JP3034385 B2 JP 3034385B2
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Description
【0001】
【産業上の利用分野】本発明は、シンセサイザや電子オ
ルガンなどの電子楽器の楽音制御回路において、楽音制
御情報を漸次変更するために用いられる回路に関する。
ルガンなどの電子楽器の楽音制御回路において、楽音制
御情報を漸次変更するために用いられる回路に関する。
【0002】
【従来の技術】電子楽器のフィルタのカットオフデー
タ,音量データ等を変更する場合に、いきなり変更がな
されると耳障りな音が発生する等不具合があるため、従
来、図8に示すように、現在値から目標値へと制御値を
次第に変化させていく制御がなされていた。このための
演算回路としては、図7に示すような回路が採用されて
いた。
タ,音量データ等を変更する場合に、いきなり変更がな
されると耳障りな音が発生する等不具合があるため、従
来、図8に示すように、現在値から目標値へと制御値を
次第に変化させていく制御がなされていた。このための
演算回路としては、図7に示すような回路が採用されて
いた。
【0003】この従来の演算回路は、現在値と目標値と
を入力される第1の比較回路101と、この第1の比較
回路101の判定結果と所定の変化幅とを入力されるイ
クスクルーシブオア回路群(以下、ExOR群という)
103と、このExOR群103の出力及び現在値を入
力される加算器105と、この加算器105の出力及び
目標値を入力される第2の比較回路107と、この第2
の比較回路107及び第1の比較回路101の各判定結
果を入力されるイクスクルーシブノア回路(以下ExN
ORという)109と、このExNOR109の出力を
セレクト信号とし、加算器105からの出力と目標値と
のいずれかを選択して出力するセレクタ111とから構
成されていた。なお、第1の比較回路101の判定結果
は、加算器105のキャリー入力とされている。また、
ExOR群103とは、変化幅のビット数に対応する数
のExORが並列に並んだものである。
を入力される第1の比較回路101と、この第1の比較
回路101の判定結果と所定の変化幅とを入力されるイ
クスクルーシブオア回路群(以下、ExOR群という)
103と、このExOR群103の出力及び現在値を入
力される加算器105と、この加算器105の出力及び
目標値を入力される第2の比較回路107と、この第2
の比較回路107及び第1の比較回路101の各判定結
果を入力されるイクスクルーシブノア回路(以下ExN
ORという)109と、このExNOR109の出力を
セレクト信号とし、加算器105からの出力と目標値と
のいずれかを選択して出力するセレクタ111とから構
成されていた。なお、第1の比較回路101の判定結果
は、加算器105のキャリー入力とされている。また、
ExOR群103とは、変化幅のビット数に対応する数
のExORが並列に並んだものである。
【0004】この従来の演算回路によれば、第1の比較
回路101からは、目標値よりも現在値が大きい場合に
「1」が出力され、それ以外の場合に「0」が出力され
る。従って、ExOR群103からは、目標値よりも現
在値が大きい場合には変化幅の各ビットの信号が反転さ
れた「1の補数」が出力され、それ以外の場合は変化幅
そのものが出力される。
回路101からは、目標値よりも現在値が大きい場合に
「1」が出力され、それ以外の場合に「0」が出力され
る。従って、ExOR群103からは、目標値よりも現
在値が大きい場合には変化幅の各ビットの信号が反転さ
れた「1の補数」が出力され、それ以外の場合は変化幅
そのものが出力される。
【0005】そして、現在値>目標値の場合には、比較
器105においては「1」がキャリー入力とされるた
め、変化幅についての「1の補数」が「2の補数」に変
換された状態で現在値に加算される。即ち、現在値から
変化幅が減算されることになる。一方、現在値≦目標値
の場合には現在値にそのまま変化幅が加算されることに
なる。
器105においては「1」がキャリー入力とされるた
め、変化幅についての「1の補数」が「2の補数」に変
換された状態で現在値に加算される。即ち、現在値から
変化幅が減算されることになる。一方、現在値≦目標値
の場合には現在値にそのまま変化幅が加算されることに
なる。
【0006】また、目標値と加算器105の出力との大
小関係が、第2の比較回路107,ExNOR109を
介して第1の比較回路101での比較結果の大小関係と
同じか否かが判定される。即ち、加減算後の値が目標値
を行き過ぎてしまったか否かを判定する。
小関係が、第2の比較回路107,ExNOR109を
介して第1の比較回路101での比較結果の大小関係と
同じか否かが判定される。即ち、加減算後の値が目標値
を行き過ぎてしまったか否かを判定する。
【0007】そして、目標値を行き過ぎていない場合に
は、新たな現在値として加算器105での加減算の結果
が出力され、目標値を行き過ぎてしまった場合には、目
標値がそのまま出力される。この結果、図8の様な指示
出力の変更がなされるのである。この従来の演算回路を
用いれば、現在値を目標値に向かって徐々に変化させて
いくことができ、また目標値を行き過ぎることがなくて
好適であるが、以下の様な問題があった。
は、新たな現在値として加算器105での加減算の結果
が出力され、目標値を行き過ぎてしまった場合には、目
標値がそのまま出力される。この結果、図8の様な指示
出力の変更がなされるのである。この従来の演算回路を
用いれば、現在値を目標値に向かって徐々に変化させて
いくことができ、また目標値を行き過ぎることがなくて
好適であるが、以下の様な問題があった。
【0008】
【発明が解決しようとする課題】この従来の演算回路に
よると、比較回路,加算器,セレクタと何種類もの回路
素子を使用しなければならず、パンポットデータ,ラウ
ドネスデータ,フィルタのカットオフデータ,ピッチベ
ンドデータ,ポルタメントデータ等種々のデータをスイ
ッチ操作等に応じて変更するためのこうした演算回路を
多数有する電子楽器においては、それぞれのICの設計
が煩雑となるという問題があった。
よると、比較回路,加算器,セレクタと何種類もの回路
素子を使用しなければならず、パンポットデータ,ラウ
ドネスデータ,フィルタのカットオフデータ,ピッチベ
ンドデータ,ポルタメントデータ等種々のデータをスイ
ッチ操作等に応じて変更するためのこうした演算回路を
多数有する電子楽器においては、それぞれのICの設計
が煩雑となるという問題があった。
【0009】そこで、より簡単な回路構成によって、こ
うした楽音制御情報を徐々に変更することのできる演算
回路の設計を容易にすることを目的として本発明を完成
した。
うした楽音制御情報を徐々に変更することのできる演算
回路の設計を容易にすることを目的として本発明を完成
した。
【0010】
【課題を解決するための手段及び作用】かかる目的を達
成するためになされた本発明の楽音制御情報漸次変更回
路は、楽音制御に関する現在値と目標値との差を求める
減算部と、該減算部の求めた差の正負に応じて、該差に
対して所定の変化幅を加算又は減算し、該差を縮める加
減算部と、該加減算部の演算結果の正負と減算部の求め
た差の正負とが一致するときは目標値に該加減算部の演
算結果を加算した結果を出力し、該加減算部の演算結果
の正負と減算部の求めた差の正負とが一致しないときは
目標値自体を出力する加算部とを備え、該加算部から出
力される結果を新たな現在値とする。
成するためになされた本発明の楽音制御情報漸次変更回
路は、楽音制御に関する現在値と目標値との差を求める
減算部と、該減算部の求めた差の正負に応じて、該差に
対して所定の変化幅を加算又は減算し、該差を縮める加
減算部と、該加減算部の演算結果の正負と減算部の求め
た差の正負とが一致するときは目標値に該加減算部の演
算結果を加算した結果を出力し、該加減算部の演算結果
の正負と減算部の求めた差の正負とが一致しないときは
目標値自体を出力する加算部とを備え、該加算部から出
力される結果を新たな現在値とする。
【0011】本発明の楽音制御情報漸次変更回路は、ま
ず現在値と目標値の差を求め(以下、第1の演算とい
う)、次にこの差を変化幅分だけ縮め(以下、第2の演
算という)、そして、この縮まった差を目標値に加算し
(以下、第3の演算という)、これを新たな現在値とす
る。ただし、第1の演算と第2の演算で正負が逆転する
場合は第3の演算では目標値に何も足さない(あるいは
「0」を足す)。こうして、目標値を行き過ぎることな
く、現在値を目標値へと漸次近づけていく。この作用
を、現在値をE,目標値をEo,変化幅をSTとして表
すと、下式の様になる。
ず現在値と目標値の差を求め(以下、第1の演算とい
う)、次にこの差を変化幅分だけ縮め(以下、第2の演
算という)、そして、この縮まった差を目標値に加算し
(以下、第3の演算という)、これを新たな現在値とす
る。ただし、第1の演算と第2の演算で正負が逆転する
場合は第3の演算では目標値に何も足さない(あるいは
「0」を足す)。こうして、目標値を行き過ぎることな
く、現在値を目標値へと漸次近づけていく。この作用
を、現在値をE,目標値をEo,変化幅をSTとして表
すと、下式の様になる。
【0012】
【数1】
【0013】ところで、上記本発明の楽音制御情報漸次
変更回路は、以下の様な具体的回路として実現すること
ができる。即ち、請求項2に記載した様に、前記減算部
を、現在値又は目標値の一方を補数に変換する補数変換
回路と、該補数変換回路により補数とされた現在値又は
目標値と、該補数変換回路により補数とされなかった目
標値又は現在値とを入力される第1の加算器とから構成
し、前記加減算部を、前記減算部の求めた差と変化幅と
を入力し、前記第1の加算器のキャリー出力に応じて、
前記減算部の求めた差に対して、変化幅を加算又は減算
する第2の加算器で構成し、前記加算部を、前記第1,
第2の加算器のキャリー出力の一致・不一致に応じて前
記正負の判定をすると共に、正負が一致しているときだ
け、目標値に対して前記第2の加算器の出力を加算して
出力する第3の加算器で構成したことを特徴とする請求
項1記載の楽音制御情報漸次変更回路として構成するこ
とができる。
変更回路は、以下の様な具体的回路として実現すること
ができる。即ち、請求項2に記載した様に、前記減算部
を、現在値又は目標値の一方を補数に変換する補数変換
回路と、該補数変換回路により補数とされた現在値又は
目標値と、該補数変換回路により補数とされなかった目
標値又は現在値とを入力される第1の加算器とから構成
し、前記加減算部を、前記減算部の求めた差と変化幅と
を入力し、前記第1の加算器のキャリー出力に応じて、
前記減算部の求めた差に対して、変化幅を加算又は減算
する第2の加算器で構成し、前記加算部を、前記第1,
第2の加算器のキャリー出力の一致・不一致に応じて前
記正負の判定をすると共に、正負が一致しているときだ
け、目標値に対して前記第2の加算器の出力を加算して
出力する第3の加算器で構成したことを特徴とする請求
項1記載の楽音制御情報漸次変更回路として構成するこ
とができる。
【0014】この請求項2記載の楽音制御情報漸次変更
回路によれば、請求項1に記載した本発明の楽音制御情
報漸次変更回路は、主要部を加算器だけで構成すること
ができる。従って、さらに、以下の様に構成することも
できる。
回路によれば、請求項1に記載した本発明の楽音制御情
報漸次変更回路は、主要部を加算器だけで構成すること
ができる。従って、さらに、以下の様に構成することも
できる。
【0015】即ち、請求項3に記載した様に、前記第1
〜第3の加算器を一つの加算器で構成し、該加算器に対
して、ある目標値又は変化幅のいずれかを入力する場合
と当該目標値又は変化幅の補数を入力する場合とで切換
可能な第1の入力回路と、該加算器に対して、該加算器
の演算結果又は現在値を切換入力可能な第2の入力回路
と、該第1,第2の入力回路を切換制御することで、前
記加算器には、第1のタイミングで目標値の補数と現在
値とを入力し、第2のタイミングでは第1のタイミング
での加算器の演算結果と変化幅の補数又は変化幅自体と
を入力し、第3のタイミングでは目標値と第2のタイミ
ングでの加算器の演算結果又は目標値だけを入力する時
分割制御手段とを備え、前記第2タイミングでの変化幅
の補数又は変化幅自体のいずれを入力するか、及び第3
のタイミングで第2のタイミングにおける加算機の演算
結果を入力するか否かは、加算器における各タイミング
以前のタイミングでのキャリー出力にて決定することを
特徴とする請求項2記載の楽音制御情報漸次変更回路と
して構成することもできる。
〜第3の加算器を一つの加算器で構成し、該加算器に対
して、ある目標値又は変化幅のいずれかを入力する場合
と当該目標値又は変化幅の補数を入力する場合とで切換
可能な第1の入力回路と、該加算器に対して、該加算器
の演算結果又は現在値を切換入力可能な第2の入力回路
と、該第1,第2の入力回路を切換制御することで、前
記加算器には、第1のタイミングで目標値の補数と現在
値とを入力し、第2のタイミングでは第1のタイミング
での加算器の演算結果と変化幅の補数又は変化幅自体と
を入力し、第3のタイミングでは目標値と第2のタイミ
ングでの加算器の演算結果又は目標値だけを入力する時
分割制御手段とを備え、前記第2タイミングでの変化幅
の補数又は変化幅自体のいずれを入力するか、及び第3
のタイミングで第2のタイミングにおける加算機の演算
結果を入力するか否かは、加算器における各タイミング
以前のタイミングでのキャリー出力にて決定することを
特徴とする請求項2記載の楽音制御情報漸次変更回路と
して構成することもできる。
【0016】この構成の場合には、時分割制御手段によ
る時分割制御によって、一つの加算器が、請求項1記載
の発明でいうところの減算部,加減算部及び加算部の機
能を果たすことができる。
る時分割制御によって、一つの加算器が、請求項1記載
の発明でいうところの減算部,加減算部及び加算部の機
能を果たすことができる。
【0017】
【実施例】次に、本発明を適用したシンセサイザの楽音
制御回路についての実施例を説明する。実施例のシンセ
サイザ1は、図1に示す様に、鍵盤3と、操作パネル5
と、楽音発生部7と、スピーカ9とを備え、CPU1
1,ROM13,RAM15によって音量,音質,音色
等の制御をしつつ楽音を発生させる。こうした音量,音
質,音色等の楽音制御条件は、操作パネル5のボリュー
ムスイッチやスライドスイッチ等の操作に応じて設定さ
れる。
制御回路についての実施例を説明する。実施例のシンセ
サイザ1は、図1に示す様に、鍵盤3と、操作パネル5
と、楽音発生部7と、スピーカ9とを備え、CPU1
1,ROM13,RAM15によって音量,音質,音色
等の制御をしつつ楽音を発生させる。こうした音量,音
質,音色等の楽音制御条件は、操作パネル5のボリュー
ムスイッチやスライドスイッチ等の操作に応じて設定さ
れる。
【0018】楽音発生部7は、図2に示すように、波形
データ発生器21と、この波形データ発生器21の出力
信号を濾波するデジタルフィルタ23と、このデジタル
フィルタ23の出力にエンベロープ信号を乗算する乗算
器25と、乗算結果をD/A変換するD/A変換器27
とを備えている。そして、デジタルフィルタ23にはカ
ットオフ周波数を指示するカットオフ周波数指示器31
が接続され、乗算器25にはエンベロープジェネレータ
33が接続されている。カットオフ周波数指示器31及
びエンベロープジェネレータ33は、操作パネル5の操
作や鍵盤3のタッチ検出信号などに応じて楽音制御情報
を現在値から新たな目標値に変更する最に、楽音制御情
報を徐々に変更する回路として構成されている。
データ発生器21と、この波形データ発生器21の出力
信号を濾波するデジタルフィルタ23と、このデジタル
フィルタ23の出力にエンベロープ信号を乗算する乗算
器25と、乗算結果をD/A変換するD/A変換器27
とを備えている。そして、デジタルフィルタ23にはカ
ットオフ周波数を指示するカットオフ周波数指示器31
が接続され、乗算器25にはエンベロープジェネレータ
33が接続されている。カットオフ周波数指示器31及
びエンベロープジェネレータ33は、操作パネル5の操
作や鍵盤3のタッチ検出信号などに応じて楽音制御情報
を現在値から新たな目標値に変更する最に、楽音制御情
報を徐々に変更する回路として構成されている。
【0019】なお、図2は楽音発生部7の一部であっ
て、実際には他に、パンポットデータに基づいて左右ス
ピーカのバランスをとる回路やラウドネスデータに基づ
いて音量の制御をする回路等が組み込まれており、これ
らも楽音制御情報を漸次変更する回路として構成されて
いる。
て、実際には他に、パンポットデータに基づいて左右ス
ピーカのバランスをとる回路やラウドネスデータに基づ
いて音量の制御をする回路等が組み込まれており、これ
らも楽音制御情報を漸次変更する回路として構成されて
いる。
【0020】次に、これら楽音制御情報を漸次変更する
回路の代表として、カットオフ周波数指示器31の具体
的構成を説明する。カットオフ周波数指示器31は、図
3に示すように、カットオフ周波数に関する現在値Eを
入力されると共に、「1」をキャリー入力とされ、かつ
加算結果の正負判定値をキャリー出力とする第1の加算
器41と、該第1の加算器41に対して、目標値Eoを
「1の補数」に変換して入力するインバータ回路群43
と、前記第1の加算器41の出力△Eを入力されると共
に、該第1の加算器41のキャリー出力をキャリー入力
とし、かつ加算結果の正負判定値をキャリー出力とする
第2の加算器45と、前記第1の加算器41のキャリー
出力と変化幅STとの排他論理和を求め、その結果を前
記第2の加算器45に入力するExOR群47と、前記
第1,第2の加算器41,45のキャリー出力同士の排
他論理和の否定を求めるExNOR49と、該ExNO
R49の出力と、前記第2の加算器45の出力△eとの
論理積を求めるアンド回路(以下、ANDという)51
と、該AND51の出力と目標値Eoとを加算する第3
の加算器53とを備え、該第3の加算器53の出力を新
たな現在値E’とする回路として構成されている。
回路の代表として、カットオフ周波数指示器31の具体
的構成を説明する。カットオフ周波数指示器31は、図
3に示すように、カットオフ周波数に関する現在値Eを
入力されると共に、「1」をキャリー入力とされ、かつ
加算結果の正負判定値をキャリー出力とする第1の加算
器41と、該第1の加算器41に対して、目標値Eoを
「1の補数」に変換して入力するインバータ回路群43
と、前記第1の加算器41の出力△Eを入力されると共
に、該第1の加算器41のキャリー出力をキャリー入力
とし、かつ加算結果の正負判定値をキャリー出力とする
第2の加算器45と、前記第1の加算器41のキャリー
出力と変化幅STとの排他論理和を求め、その結果を前
記第2の加算器45に入力するExOR群47と、前記
第1,第2の加算器41,45のキャリー出力同士の排
他論理和の否定を求めるExNOR49と、該ExNO
R49の出力と、前記第2の加算器45の出力△eとの
論理積を求めるアンド回路(以下、ANDという)51
と、該AND51の出力と目標値Eoとを加算する第3
の加算器53とを備え、該第3の加算器53の出力を新
たな現在値E’とする回路として構成されている。
【0021】このカットオフ周波数指示器31によれ
ば、第1の加算器41において、現在値Eに目標値Eo
の「1の補数」及びキャリー入力「1」が加算される。
これによって、結果的に△E=E−Eoの減算が実行さ
れる。このとき、差△Eが正なら、第1の加算器41の
キャリー出力は「1」になり、差△Eが負なら「0」に
なる様に回路構成されている。
ば、第1の加算器41において、現在値Eに目標値Eo
の「1の補数」及びキャリー入力「1」が加算される。
これによって、結果的に△E=E−Eoの減算が実行さ
れる。このとき、差△Eが正なら、第1の加算器41の
キャリー出力は「1」になり、差△Eが負なら「0」に
なる様に回路構成されている。
【0022】従って、差△Eが正なら、ExOR群47
は、インバータ回路群と同様の効果を奏し、変化幅ST
を「1の補数」に変換する。このとき、第2の加算器4
5のキャリー入力は「1」である。この結果、第2の加
算器45では△e=△E−STの減算が実行される。
は、インバータ回路群と同様の効果を奏し、変化幅ST
を「1の補数」に変換する。このとき、第2の加算器4
5のキャリー入力は「1」である。この結果、第2の加
算器45では△e=△E−STの減算が実行される。
【0023】一方、差△Eが負なら、第1の加算器41
のキャリー出力は「0」になる。従って、差△Eが負な
ら、ExOR群47は、「ない」のと同じことになり、
変化幅STをそのまま出力する。このとき、第2の加算
器45のキャリー入力は「0」である。この結果、第2
の加算器45では△e=△E+STの加算が実行され
る。
のキャリー出力は「0」になる。従って、差△Eが負な
ら、ExOR群47は、「ない」のと同じことになり、
変化幅STをそのまま出力する。このとき、第2の加算
器45のキャリー入力は「0」である。この結果、第2
の加算器45では△e=△E+STの加算が実行され
る。
【0024】こうして、差△Eは、変化幅ST分だけ絶
対値の小さな値(縮んだ差)△eになってAND51に
入力される。また、第2の加算器45も、第1の加算器
41と同様に、縮んだ差△eが正なら「1」の、縮んだ
差△eが負なら「0」のキャリー出力を出力する様に回
路構成されている。そして、この第2の加算器45のキ
ャリー出力は、第1の加算器41のキャリー出力と共に
ExNOR49に入力される。
対値の小さな値(縮んだ差)△eになってAND51に
入力される。また、第2の加算器45も、第1の加算器
41と同様に、縮んだ差△eが正なら「1」の、縮んだ
差△eが負なら「0」のキャリー出力を出力する様に回
路構成されている。そして、この第2の加算器45のキ
ャリー出力は、第1の加算器41のキャリー出力と共に
ExNOR49に入力される。
【0025】従って、第1,第2の加算器41,45か
らの各キャリー出力に基づいて、ExNOR49から
は、両演算結果△E,△eの正負が一致していれば
「1」が、そうでなければ「0」が出力される。この結
果、AND51からは、第1,第2の加算器41,45
における演算結果△E,△eの正負が一致している場合
には縮んだ差△eが、不一致の場合には「0」が出力さ
れる。そして、このAND51からの出力が第3の加算
器53で目標値Eoに加算され、新たな現在値E’とな
る。この新たな現在値E’が再び現在値Eとして第1の
加算器41に入力され、以下、同様の処理が繰り返さ
れ、カットオフ周波数が徐々に、かつ行き過ぎることな
く、目標値Eoへと変更される。
らの各キャリー出力に基づいて、ExNOR49から
は、両演算結果△E,△eの正負が一致していれば
「1」が、そうでなければ「0」が出力される。この結
果、AND51からは、第1,第2の加算器41,45
における演算結果△E,△eの正負が一致している場合
には縮んだ差△eが、不一致の場合には「0」が出力さ
れる。そして、このAND51からの出力が第3の加算
器53で目標値Eoに加算され、新たな現在値E’とな
る。この新たな現在値E’が再び現在値Eとして第1の
加算器41に入力され、以下、同様の処理が繰り返さ
れ、カットオフ周波数が徐々に、かつ行き過ぎることな
く、目標値Eoへと変更される。
【0026】この様にして、実施例のシンセサイザ1中
に採用されたカットオフ周波数指示器31は、既述した
数1で表される演算を、加算器だけの組合せで実行する
ことができる。この結果、従来の様な比較回路やセレク
タを用いなくてもよくなり、部品管理面においても、I
C回路の設計作業面においても容易になった。
に採用されたカットオフ周波数指示器31は、既述した
数1で表される演算を、加算器だけの組合せで実行する
ことができる。この結果、従来の様な比較回路やセレク
タを用いなくてもよくなり、部品管理面においても、I
C回路の設計作業面においても容易になった。
【0027】次に、第2実施例について説明する。この
第2実施例も、上述した様なシンセサイザに採用される
カットオフ周波数指示器である。この第2実施例のカッ
トオフ周波数指示器は、図4に示すように構成される。
カットオフ周波数指示器61は、一つの加算器63と、
RAM15内に設けられてカットオフ周波数制御に関す
る現在値Eを記憶する現在値データメモリ65と、前記
加算器63の演算結果が正のとき「1」を、負のとき
「0」を保持する第1のフリップフロップ回路67と、
該第1のフリップフロップ回路67が前回保持していた
値を保持する第2のフリップフロップ回路69と、該二
つのフリップフロップ回路67,69の保持する値同士
の排他論理和の否定を求めるExNOR71と、前記加
算器63の出力を保持するレジスタ73と、該レジスタ
73の出力と現在値データメモリ65から出力される現
在値とのいずれかを選択して出力する第1のセレクタ7
5と、該第1のセレクタ75の出力と「1」又は「0」
との論理積を求めるAND群77と、目標値Eoと変化
幅STとを入力とし、いずれかを選択して出力する第2
のセレクタ79と、該第2のセレクタ79の出力と
「1」又は「0」との排他論理和を求めるExOR群8
1とを備え、前記加算器63へは、前記AND群77の
出力と、前記ExOR群81の出力とを入力する回路構
成とされ、さらに、第1,第2のセレクタ75,79,
AND群77,ExOR群81及び加算器63のキャリ
ー入力を所定のタイミング制御回路(図示略)が時分割
制御する構成となっている。なお、目標値Eo及び変化
幅STについてもRAM15内に設けた目標値データメ
モリ85及び変更幅データメモリ87に記憶されてい
る。
第2実施例も、上述した様なシンセサイザに採用される
カットオフ周波数指示器である。この第2実施例のカッ
トオフ周波数指示器は、図4に示すように構成される。
カットオフ周波数指示器61は、一つの加算器63と、
RAM15内に設けられてカットオフ周波数制御に関す
る現在値Eを記憶する現在値データメモリ65と、前記
加算器63の演算結果が正のとき「1」を、負のとき
「0」を保持する第1のフリップフロップ回路67と、
該第1のフリップフロップ回路67が前回保持していた
値を保持する第2のフリップフロップ回路69と、該二
つのフリップフロップ回路67,69の保持する値同士
の排他論理和の否定を求めるExNOR71と、前記加
算器63の出力を保持するレジスタ73と、該レジスタ
73の出力と現在値データメモリ65から出力される現
在値とのいずれかを選択して出力する第1のセレクタ7
5と、該第1のセレクタ75の出力と「1」又は「0」
との論理積を求めるAND群77と、目標値Eoと変化
幅STとを入力とし、いずれかを選択して出力する第2
のセレクタ79と、該第2のセレクタ79の出力と
「1」又は「0」との排他論理和を求めるExOR群8
1とを備え、前記加算器63へは、前記AND群77の
出力と、前記ExOR群81の出力とを入力する回路構
成とされ、さらに、第1,第2のセレクタ75,79,
AND群77,ExOR群81及び加算器63のキャリ
ー入力を所定のタイミング制御回路(図示略)が時分割
制御する構成となっている。なお、目標値Eo及び変化
幅STについてもRAM15内に設けた目標値データメ
モリ85及び変更幅データメモリ87に記憶されてい
る。
【0028】このタイミング制御回路は、以下の様に時
分割制御する構成となっている。第1のタイミングにお
いて、前記第1のセレクタ75へは現在値Eの方の選択
を指示し、第2のセレクタ79へは目標値Eoの方の選
択を指示し、前記AND群77,ExOR群81及び加
算器63のキャリー入力へは共に「1」を入力する。
分割制御する構成となっている。第1のタイミングにお
いて、前記第1のセレクタ75へは現在値Eの方の選択
を指示し、第2のセレクタ79へは目標値Eoの方の選
択を指示し、前記AND群77,ExOR群81及び加
算器63のキャリー入力へは共に「1」を入力する。
【0029】次の第2のタイミングにおいて、前記第1
のセレクタ75へはレジスタ73からの出力の方の選択
を指示し、第2のセレクタ79へは変化幅STの方の選
択を指示し、前記AND群77へは「1」を入力し、前
記ExOR群81及び加算器63のキャリー入力へは共
に第1のフリップフロップ回路67に保持されている
「1」又は「0」の信号F1を入力する。
のセレクタ75へはレジスタ73からの出力の方の選択
を指示し、第2のセレクタ79へは変化幅STの方の選
択を指示し、前記AND群77へは「1」を入力し、前
記ExOR群81及び加算器63のキャリー入力へは共
に第1のフリップフロップ回路67に保持されている
「1」又は「0」の信号F1を入力する。
【0030】そして、第3のタイミングにおいて、前記
第1のセレクタ75へはレジスタ73からの出力の方の
選択を指示し、第2のセレクタ79へは目標値Eoの方
の選択を指示し、前記ExOR群81及び加算器63の
キャリー入力には共に「0」を入力し、前記AND群7
7には前記イクスクルーシブノア71の出力する「1」
又は「0」の信号Xを入力する。その後、最後のタイミ
ング(第4のタイミング)において、前記現在値データ
メモリ65に対して、レジスタ73からの出力を書き込
み、現在値Eの書換えを指示する。
第1のセレクタ75へはレジスタ73からの出力の方の
選択を指示し、第2のセレクタ79へは目標値Eoの方
の選択を指示し、前記ExOR群81及び加算器63の
キャリー入力には共に「0」を入力し、前記AND群7
7には前記イクスクルーシブノア71の出力する「1」
又は「0」の信号Xを入力する。その後、最後のタイミ
ング(第4のタイミング)において、前記現在値データ
メモリ65に対して、レジスタ73からの出力を書き込
み、現在値Eの書換えを指示する。
【0031】この第2実施例としてのカットオフ周波数
指示器61の作用をアルゴリズムで表したのが図5であ
る。まず、加算器63において、現在値Eから目標値E
oを引いて差△Eを求める(S10)。そして、レジス
タ73にこの差△Eを書き込むと共に、このS10の演
算における正負判定ビットの値をキャリー出力とし、こ
のキャリー出力を第1のフリップフロップ回路67に保
持値F1として保持させる(S20)。ここで、正負判
定ビットは、正のとき「1」に、負のとき「0」にな
る。ここまでが上記第1のタイミングである。
指示器61の作用をアルゴリズムで表したのが図5であ
る。まず、加算器63において、現在値Eから目標値E
oを引いて差△Eを求める(S10)。そして、レジス
タ73にこの差△Eを書き込むと共に、このS10の演
算における正負判定ビットの値をキャリー出力とし、こ
のキャリー出力を第1のフリップフロップ回路67に保
持値F1として保持させる(S20)。ここで、正負判
定ビットは、正のとき「1」に、負のとき「0」にな
る。ここまでが上記第1のタイミングである。
【0032】次に、タイミング制御回路は、第1のフリ
ップフロップ回路67の保持値F1が「1」であるか否
かを判定する(S30)。この判定が「YES」となっ
た場合には、差△Eから変化幅STを減算し(S4
0)、「NO」となった場合には、差△Eに変化幅ST
を加算する(S50)。S40又はS50の処理を実行
することにより、差△Eが変化幅STだけ縮められるの
である。
ップフロップ回路67の保持値F1が「1」であるか否
かを判定する(S30)。この判定が「YES」となっ
た場合には、差△Eから変化幅STを減算し(S4
0)、「NO」となった場合には、差△Eに変化幅ST
を加算する(S50)。S40又はS50の処理を実行
することにより、差△Eが変化幅STだけ縮められるの
である。
【0033】そして、このS40又はS50の演算結果
△eをレジスタ73に書き込み、第1のフリップフロッ
プ回路67の保持値F1を第2のフリップフロップ回路
69へ送り、第1のフリップフロップ回路67の方には
S40又はS50の演算における正負判定ビットの値を
キャリー出力を保持値F1として保持させる(S6
0)。ここまでが、上記第2のタイミングにおける処理
内容である。
△eをレジスタ73に書き込み、第1のフリップフロッ
プ回路67の保持値F1を第2のフリップフロップ回路
69へ送り、第1のフリップフロップ回路67の方には
S40又はS50の演算における正負判定ビットの値を
キャリー出力を保持値F1として保持させる(S6
0)。ここまでが、上記第2のタイミングにおける処理
内容である。
【0034】そして次に、第3のタイミングの処理とし
て、タイミング制御回路は、第1のフリップフロップ回
路67の保持値F1と第2のフリップフロップ回路69
の保持値F2とが一致するか否かを判定する(S7
0)。この判定が「YES」となった場合には、S40
又はS50の目標値Eoに縮んだ差△eを加算し(S8
0)、「NO」となった場合には、目標値Eoには
「0」を加算する(S90)。
て、タイミング制御回路は、第1のフリップフロップ回
路67の保持値F1と第2のフリップフロップ回路69
の保持値F2とが一致するか否かを判定する(S7
0)。この判定が「YES」となった場合には、S40
又はS50の目標値Eoに縮んだ差△eを加算し(S8
0)、「NO」となった場合には、目標値Eoには
「0」を加算する(S90)。
【0035】そして、このS80又はS90の演算結果
E’をレジスタ73に書き込む(S100)。最後に、
こうして第1〜第3のタイミングの処理が完了したら、
最後のタイミングにおいて、レジスタ73の内容E’を
現在値データメモリ65に書き込む(S110)。
E’をレジスタ73に書き込む(S100)。最後に、
こうして第1〜第3のタイミングの処理が完了したら、
最後のタイミングにおいて、レジスタ73の内容E’を
現在値データメモリ65に書き込む(S110)。
【0036】以上の様にして、この第2実施例によれ
ば、一つの加算器63だけで、カットオフ周波数の指示
値を漸次変更することができる。従って、部品管理面に
おいても、IC回路の設計作業面においても、さらに便
利になった。以上本発明の一実施例を説明したが、本発
明はこれに限定されず、本発明の要旨を逸脱しない範囲
内の種々なる態様を採用することができる。
ば、一つの加算器63だけで、カットオフ周波数の指示
値を漸次変更することができる。従って、部品管理面に
おいても、IC回路の設計作業面においても、さらに便
利になった。以上本発明の一実施例を説明したが、本発
明はこれに限定されず、本発明の要旨を逸脱しない範囲
内の種々なる態様を採用することができる。
【0037】例えば、実施例では、カットオフ周波数指
示器について適用した場合を説明したが、パンポットデ
ータの指示器や、ラウドネスデータの指示器,ピッチベ
ンドデータの指示器,ポルタメントデータの指示器など
種々の部分に適用することができることはもちろんであ
る。特に、これらの各部に本発明の構成を適用すれば、
部品管理,IC設計の標準化等においてきわめて便利で
あり、設計変更を要する場合にも迅速に対応することが
できる。
示器について適用した場合を説明したが、パンポットデ
ータの指示器や、ラウドネスデータの指示器,ピッチベ
ンドデータの指示器,ポルタメントデータの指示器など
種々の部分に適用することができることはもちろんであ
る。特に、これらの各部に本発明の構成を適用すれば、
部品管理,IC設計の標準化等においてきわめて便利で
あり、設計変更を要する場合にも迅速に対応することが
できる。
【0038】また、エンベロープジェネレータにおいて
も、エンベロープ曲線を短い線分の集合として近似し、
各線分に対応して第1,第2,…と目標値を定め、第1
の目標値に到達したら第2の目標値をセットし、第2の
目標値に到達したら第3の目標値をセットし、順次目標
値を変えていくことにより上記実施例と同じ構成の回路
を適用することができる。この場合、図6に示すよう
に、ほぼ図5のアルゴリズムと同様に処理を実行し、途
中のステップS70でNOとなったときには、S90の
処理の後に、目標値Eoを新たな目標値Eonextに書き
換える様に構成しておけばよい(S200)。
も、エンベロープ曲線を短い線分の集合として近似し、
各線分に対応して第1,第2,…と目標値を定め、第1
の目標値に到達したら第2の目標値をセットし、第2の
目標値に到達したら第3の目標値をセットし、順次目標
値を変えていくことにより上記実施例と同じ構成の回路
を適用することができる。この場合、図6に示すよう
に、ほぼ図5のアルゴリズムと同様に処理を実行し、途
中のステップS70でNOとなったときには、S90の
処理の後に、目標値Eoを新たな目標値Eonextに書き
換える様に構成しておけばよい(S200)。
【0039】
【発明の効果】以上詳しく説明した様に、本発明の楽音
制御情報漸次変更回路は、簡単な回路構成によって、楽
音制御情報を徐々に変更することができ、回路の設計を
容易にすることができる。そして、請求項2に記載した
回路構成とすれば、加算器だけを主要部として構成で
き、請求項様3に記載した回路構成とすれば、一つの加
算器だけで楽音制御情報漸次変更回路を設計することが
できる。
制御情報漸次変更回路は、簡単な回路構成によって、楽
音制御情報を徐々に変更することができ、回路の設計を
容易にすることができる。そして、請求項2に記載した
回路構成とすれば、加算器だけを主要部として構成で
き、請求項様3に記載した回路構成とすれば、一つの加
算器だけで楽音制御情報漸次変更回路を設計することが
できる。
【図1】 実施例のシンセイザの構成図である。
【図2】 その楽音発生部の構成図である。
【図3】 第1実施例としてのカットオフ周波数指示器
の回路構成図である。
の回路構成図である。
【図4】 第2実施例としてのカットオフ周波数指示器
の回路構成図である。
の回路構成図である。
【図5】 第2実施例における演算処理のアルゴリズム
を示したフローチャートである。
を示したフローチャートである。
【図6】 第2実施例をエンベロープジェネレータに適
用した場合の演算処理のアルゴリズムを示したフローチ
ャートである。
用した場合の演算処理のアルゴリズムを示したフローチ
ャートである。
【図7】 従来の楽音制御情報漸次変更回路の回路構成
図である。
図である。
【図8】 楽音制御情報漸次変更回路の出力信号が変化
する様子を示す説明図である。
する様子を示す説明図である。
1・・・シンセサイザ、3・・・鍵盤、5・・・操作パ
ネル、7・・・楽音発生部、9・・・スピーカ、11・
・・CPU、13・・・ROM、15・・・RAM、2
1・・・波形データ発生器、23・・・デジタルフィル
タ、25・・・乗算器、27・・・D/A変換器、31
・・・カットオフ周波数指示器、33・・・エンベロー
プジェネレータ、41,45,53・・・加算器、43
・・・インバータ回路群、47・・・イクスクルーシブ
オア回路群(ExOR群)、49・・・イクスクルーシ
ブノア回路(ExNOR群)、51・・・アンド回路
(AND)、61・・・カットオフ周波数指示器、63
・・・加算器、65・・・現在値データメモリ、67,
69・・・フリップフロップ回路、71・・・イクスク
ルーシブノア回路(ExNOR)、73・・・レジス
タ、75,79・・・セレクタ、77・・・アンド回路
群(AND群)、81・・・イクスクルーシブオア回路
群(ExOR群)、85・・・目標値データメモリ、8
7・・・変更幅データメモリ。
ネル、7・・・楽音発生部、9・・・スピーカ、11・
・・CPU、13・・・ROM、15・・・RAM、2
1・・・波形データ発生器、23・・・デジタルフィル
タ、25・・・乗算器、27・・・D/A変換器、31
・・・カットオフ周波数指示器、33・・・エンベロー
プジェネレータ、41,45,53・・・加算器、43
・・・インバータ回路群、47・・・イクスクルーシブ
オア回路群(ExOR群)、49・・・イクスクルーシ
ブノア回路(ExNOR群)、51・・・アンド回路
(AND)、61・・・カットオフ周波数指示器、63
・・・加算器、65・・・現在値データメモリ、67,
69・・・フリップフロップ回路、71・・・イクスク
ルーシブノア回路(ExNOR)、73・・・レジス
タ、75,79・・・セレクタ、77・・・アンド回路
群(AND群)、81・・・イクスクルーシブオア回路
群(ExOR群)、85・・・目標値データメモリ、8
7・・・変更幅データメモリ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G10H 1/00 - 1/46
Claims (3)
- 【請求項1】 楽音制御に関する現在値と目標値との差
を求める減算部と、 該減算部の求めた差の正負に応じて、該差に対して所定
の変化幅を加算又は減算し、該差を縮める加減算部と、 該加減算部の演算結果の正負と減算部の求めた差の正負
とが一致するときは目標値に該加減算部の演算結果を加
算した結果を出力し、該加減算部の演算結果の正負と減
算部の求めた差の正負とが一致しないときは目標値自体
を出力する加算部とを備え、該加算部から出力される結
果を新たな現在値とする楽音制御情報漸次変更回路。 - 【請求項2】 前記減算部を、現在値又は目標値の一方
を補数に変換する補数変換回路と、該補数変換回路によ
り補数とされた現在値又は目標値と、該補数変換回路に
より補数とされなかった目標値又は現在値とを入力され
る第1の加算器とから構成し、 前記加減算部を、前記減算部の求めた差と変化幅とを入
力し、前記第1の加算器のキャリー出力に応じて、前記
減算部の求めた差に対して、変化幅を加算又は減算する
第2の加算器で構成し、 前記加算部を、前記第1,第2の加算器のキャリー出力
の一致・不一致に応じて前記正負の判定をすると共に、
正負が一致しているときだけ、目標値に対して前記第2
の加算器の出力を加算して出力する第3の加算器で構成
したことを特徴とする請求項1記載の楽音制御情報漸次
変更回路。 - 【請求項3】 前記第1〜第3の加算器を一つの加算器
で構成し、 該加算器に対して、ある目標値又は変化幅のいずれかを
入力する場合と当該目標値又は変化幅の補数を入力する
場合とで切換可能な第1の入力回路と、 該加算器に対して、該加算器の演算結果又は現在値を切
換入力可能な第2の入力回路と、 該第1,第2の入力回路を切換制御することで、前記加
算器には、第1のタイミングで目標値の補数と現在値と
を入力し、第2のタイミングでは第1のタイミングでの
加算器の演算結果と変化幅の補数又は変化幅自体とを入
力し、第3のタイミングでは目標値と第2のタイミング
での加算器の演算結果又は目標値だけを入力する時分割
制御手段とを備え、前記第2タイミングでの変化幅の補
数又は変化幅自体のいずれを入力するか、及び第3のタ
イミングで第2のタイミングにおける加算機の演算結果
を入力するか否かは、加算器における各タイミング以前
のタイミングでのキャリー出力にて決定することを特徴
とする請求項2記載の楽音制御情報漸次変更回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4203936A JP3034385B2 (ja) | 1992-07-30 | 1992-07-30 | 楽音制御情報漸次変更回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4203936A JP3034385B2 (ja) | 1992-07-30 | 1992-07-30 | 楽音制御情報漸次変更回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0651770A JPH0651770A (ja) | 1994-02-25 |
JP3034385B2 true JP3034385B2 (ja) | 2000-04-17 |
Family
ID=16482141
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4203936A Expired - Fee Related JP3034385B2 (ja) | 1992-07-30 | 1992-07-30 | 楽音制御情報漸次変更回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3034385B2 (ja) |
-
1992
- 1992-07-30 JP JP4203936A patent/JP3034385B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0651770A (ja) | 1994-02-25 |
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