JP3034385B2 - 楽音制御情報漸次変更回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シンセサイザや電子オ
ルガンなどの電子楽器の楽音制御回路において、楽音制
御情報を漸次変更するために用いられる回路に関する。

【０００２】

【従来の技術】電子楽器のフィルタのカットオフデー
タ，音量データ等を変更する場合に、いきなり変更がな
されると耳障りな音が発生する等不具合があるため、従
来、図８に示すように、現在値から目標値へと制御値を
次第に変化させていく制御がなされていた。このための
演算回路としては、図７に示すような回路が採用されて
いた。

【０００３】この従来の演算回路は、現在値と目標値と
を入力される第１の比較回路１０１と、この第１の比較
回路１０１の判定結果と所定の変化幅とを入力されるイ
クスクルーシブオア回路群（以下、ＥｘＯＲ群という）
１０３と、このＥｘＯＲ群１０３の出力及び現在値を入
力される加算器１０５と、この加算器１０５の出力及び
目標値を入力される第２の比較回路１０７と、この第２
の比較回路１０７及び第１の比較回路１０１の各判定結
果を入力されるイクスクルーシブノア回路（以下ＥｘＮ
ＯＲという）１０９と、このＥｘＮＯＲ１０９の出力を
セレクト信号とし、加算器１０５からの出力と目標値と
のいずれかを選択して出力するセレクタ１１１とから構
成されていた。なお、第１の比較回路１０１の判定結果
は、加算器１０５のキャリー入力とされている。また、
ＥｘＯＲ群１０３とは、変化幅のビット数に対応する数
のＥｘＯＲが並列に並んだものである。

【０００４】この従来の演算回路によれば、第１の比較
回路１０１からは、目標値よりも現在値が大きい場合に
「１」が出力され、それ以外の場合に「０」が出力され
る。従って、ＥｘＯＲ群１０３からは、目標値よりも現
在値が大きい場合には変化幅の各ビットの信号が反転さ
れた「１の補数」が出力され、それ以外の場合は変化幅
そのものが出力される。

【０００５】そして、現在値＞目標値の場合には、比較
器１０５においては「１」がキャリー入力とされるた
め、変化幅についての「１の補数」が「２の補数」に変
換された状態で現在値に加算される。即ち、現在値から
変化幅が減算されることになる。一方、現在値≦目標値
の場合には現在値にそのまま変化幅が加算されることに
なる。

【０００６】また、目標値と加算器１０５の出力との大
小関係が、第２の比較回路１０７，ＥｘＮＯＲ１０９を
介して第１の比較回路１０１での比較結果の大小関係と
同じか否かが判定される。即ち、加減算後の値が目標値
を行き過ぎてしまったか否かを判定する。

【０００７】そして、目標値を行き過ぎていない場合に
は、新たな現在値として加算器１０５での加減算の結果
が出力され、目標値を行き過ぎてしまった場合には、目
標値がそのまま出力される。この結果、図８の様な指示
出力の変更がなされるのである。この従来の演算回路を
用いれば、現在値を目標値に向かって徐々に変化させて
いくことができ、また目標値を行き過ぎることがなくて
好適であるが、以下の様な問題があった。

【０００８】

【発明が解決しようとする課題】この従来の演算回路に
よると、比較回路，加算器，セレクタと何種類もの回路
素子を使用しなければならず、パンポットデータ，ラウ
ドネスデータ，フィルタのカットオフデータ，ピッチベ
ンドデータ，ポルタメントデータ等種々のデータをスイ
ッチ操作等に応じて変更するためのこうした演算回路を
多数有する電子楽器においては、それぞれのＩＣの設計
が煩雑となるという問題があった。

【０００９】そこで、より簡単な回路構成によって、こ
うした楽音制御情報を徐々に変更することのできる演算
回路の設計を容易にすることを目的として本発明を完成
した。

【００１０】

【課題を解決するための手段及び作用】かかる目的を達
成するためになされた本発明の楽音制御情報漸次変更回
路は、楽音制御に関する現在値と目標値との差を求める
減算部と、該減算部の求めた差の正負に応じて、該差に
対して所定の変化幅を加算又は減算し、該差を縮める加
減算部と、該加減算部の演算結果の正負と減算部の求め
た差の正負とが一致するときは目標値に該加減算部の演
算結果を加算した結果を出力し、該加減算部の演算結果
の正負と減算部の求めた差の正負とが一致しないときは
目標値自体を出力する加算部とを備え、該加算部から出
力される結果を新たな現在値とする。

【００１１】本発明の楽音制御情報漸次変更回路は、ま
ず現在値と目標値の差を求め（以下、第１の演算とい
う）、次にこの差を変化幅分だけ縮め（以下、第２の演
算という）、そして、この縮まった差を目標値に加算し
（以下、第３の演算という）、これを新たな現在値とす
る。ただし、第１の演算と第２の演算で正負が逆転する
場合は第３の演算では目標値に何も足さない（あるいは
「０」を足す）。こうして、目標値を行き過ぎることな
く、現在値を目標値へと漸次近づけていく。この作用
を、現在値をＥ，目標値をＥｏ，変化幅をＳＴとして表
すと、下式の様になる。

【００１２】

【数１】

【００１３】ところで、上記本発明の楽音制御情報漸次
変更回路は、以下の様な具体的回路として実現すること
ができる。即ち、請求項２に記載した様に、前記減算部
を、現在値又は目標値の一方を補数に変換する補数変換
回路と、該補数変換回路により補数とされた現在値又は
目標値と、該補数変換回路により補数とされなかった目
標値又は現在値とを入力される第１の加算器とから構成
し、前記加減算部を、前記減算部の求めた差と変化幅と
を入力し、前記第１の加算器のキャリー出力に応じて、
前記減算部の求めた差に対して、変化幅を加算又は減算
する第２の加算器で構成し、前記加算部を、前記第１，
第２の加算器のキャリー出力の一致・不一致に応じて前
記正負の判定をすると共に、正負が一致しているときだ
け、目標値に対して前記第２の加算器の出力を加算して
出力する第３の加算器で構成したことを特徴とする請求
項１記載の楽音制御情報漸次変更回路として構成するこ
とができる。

【００１４】この請求項２記載の楽音制御情報漸次変更
回路によれば、請求項１に記載した本発明の楽音制御情
報漸次変更回路は、主要部を加算器だけで構成すること
ができる。従って、さらに、以下の様に構成することも
できる。

【００１５】即ち、請求項３に記載した様に、前記第１
〜第３の加算器を一つの加算器で構成し、該加算器に対
して、ある目標値又は変化幅のいずれかを入力する場合
と当該目標値又は変化幅の補数を入力する場合とで切換
可能な第１の入力回路と、該加算器に対して、該加算器
の演算結果又は現在値を切換入力可能な第２の入力回路
と、該第１，第２の入力回路を切換制御することで、前
記加算器には、第１のタイミングで目標値の補数と現在
値とを入力し、第２のタイミングでは第１のタイミング
での加算器の演算結果と変化幅の補数又は変化幅自体と
を入力し、第３のタイミングでは目標値と第２のタイミ
ングでの加算器の演算結果又は目標値だけを入力する時
分割制御手段とを備え、前記第２タイミングでの変化幅
の補数又は変化幅自体のいずれを入力するか、及び第３
のタイミングで第２のタイミングにおける加算機の演算
結果を入力するか否かは、加算器における各タイミング
以前のタイミングでのキャリー出力にて決定することを
特徴とする請求項２記載の楽音制御情報漸次変更回路と
して構成することもできる。

【００１６】この構成の場合には、時分割制御手段によ
る時分割制御によって、一つの加算器が、請求項１記載
の発明でいうところの減算部，加減算部及び加算部の機
能を果たすことができる。

【００１７】

【実施例】次に、本発明を適用したシンセサイザの楽音
制御回路についての実施例を説明する。実施例のシンセ
サイザ１は、図１に示す様に、鍵盤３と、操作パネル５
と、楽音発生部７と、スピーカ９とを備え、ＣＰＵ１
１，ＲＯＭ１３，ＲＡＭ１５によって音量，音質，音色
等の制御をしつつ楽音を発生させる。こうした音量，音
質，音色等の楽音制御条件は、操作パネル５のボリュー
ムスイッチやスライドスイッチ等の操作に応じて設定さ
れる。

【００１８】楽音発生部７は、図２に示すように、波形
データ発生器２１と、この波形データ発生器２１の出力
信号を濾波するデジタルフィルタ２３と、このデジタル
フィルタ２３の出力にエンベロープ信号を乗算する乗算
器２５と、乗算結果をＤ／Ａ変換するＤ／Ａ変換器２７
とを備えている。そして、デジタルフィルタ２３にはカ
ットオフ周波数を指示するカットオフ周波数指示器３１
が接続され、乗算器２５にはエンベロープジェネレータ
３３が接続されている。カットオフ周波数指示器３１及
びエンベロープジェネレータ３３は、操作パネル５の操
作や鍵盤３のタッチ検出信号などに応じて楽音制御情報
を現在値から新たな目標値に変更する最に、楽音制御情
報を徐々に変更する回路として構成されている。

【００１９】なお、図２は楽音発生部７の一部であっ
て、実際には他に、パンポットデータに基づいて左右ス
ピーカのバランスをとる回路やラウドネスデータに基づ
いて音量の制御をする回路等が組み込まれており、これ
らも楽音制御情報を漸次変更する回路として構成されて
いる。

【００２０】次に、これら楽音制御情報を漸次変更する
回路の代表として、カットオフ周波数指示器３１の具体
的構成を説明する。カットオフ周波数指示器３１は、図
３に示すように、カットオフ周波数に関する現在値Ｅを
入力されると共に、「１」をキャリー入力とされ、かつ
加算結果の正負判定値をキャリー出力とする第１の加算
器４１と、該第１の加算器４１に対して、目標値Ｅｏを
「１の補数」に変換して入力するインバータ回路群４３
と、前記第１の加算器４１の出力△Ｅを入力されると共
に、該第１の加算器４１のキャリー出力をキャリー入力
とし、かつ加算結果の正負判定値をキャリー出力とする
第２の加算器４５と、前記第１の加算器４１のキャリー
出力と変化幅ＳＴとの排他論理和を求め、その結果を前
記第２の加算器４５に入力するＥｘＯＲ群４７と、前記
第１，第２の加算器４１，４５のキャリー出力同士の排
他論理和の否定を求めるＥｘＮＯＲ４９と、該ＥｘＮＯ
Ｒ４９の出力と、前記第２の加算器４５の出力△ｅとの
論理積を求めるアンド回路（以下、ＡＮＤという）５１
と、該ＡＮＤ５１の出力と目標値Ｅｏとを加算する第３
の加算器５３とを備え、該第３の加算器５３の出力を新
たな現在値Ｅ’とする回路として構成されている。

【００２１】このカットオフ周波数指示器３１によれ
ば、第１の加算器４１において、現在値Ｅに目標値Ｅｏ
の「１の補数」及びキャリー入力「１」が加算される。
これによって、結果的に△Ｅ＝Ｅ−Ｅｏの減算が実行さ
れる。このとき、差△Ｅが正なら、第１の加算器４１の
キャリー出力は「１」になり、差△Ｅが負なら「０」に
なる様に回路構成されている。

【００２２】従って、差△Ｅが正なら、ＥｘＯＲ群４７
は、インバータ回路群と同様の効果を奏し、変化幅ＳＴ
を「１の補数」に変換する。このとき、第２の加算器４
５のキャリー入力は「１」である。この結果、第２の加
算器４５では△ｅ＝△Ｅ−ＳＴの減算が実行される。

【００２３】一方、差△Ｅが負なら、第１の加算器４１
のキャリー出力は「０」になる。従って、差△Ｅが負な
ら、ＥｘＯＲ群４７は、「ない」のと同じことになり、
変化幅ＳＴをそのまま出力する。このとき、第２の加算
器４５のキャリー入力は「０」である。この結果、第２
の加算器４５では△ｅ＝△Ｅ＋ＳＴの加算が実行され
る。

【００２４】こうして、差△Ｅは、変化幅ＳＴ分だけ絶
対値の小さな値（縮んだ差）△ｅになってＡＮＤ５１に
入力される。また、第２の加算器４５も、第１の加算器
４１と同様に、縮んだ差△ｅが正なら「１」の、縮んだ
差△ｅが負なら「０」のキャリー出力を出力する様に回
路構成されている。そして、この第２の加算器４５のキ
ャリー出力は、第１の加算器４１のキャリー出力と共に
ＥｘＮＯＲ４９に入力される。

【００２５】従って、第１，第２の加算器４１，４５か
らの各キャリー出力に基づいて、ＥｘＮＯＲ４９から
は、両演算結果△Ｅ，△ｅの正負が一致していれば
「１」が、そうでなければ「０」が出力される。この結
果、ＡＮＤ５１からは、第１，第２の加算器４１，４５
における演算結果△Ｅ，△ｅの正負が一致している場合
には縮んだ差△ｅが、不一致の場合には「０」が出力さ
れる。そして、このＡＮＤ５１からの出力が第３の加算
器５３で目標値Ｅｏに加算され、新たな現在値Ｅ’とな
る。この新たな現在値Ｅ’が再び現在値Ｅとして第１の
加算器４１に入力され、以下、同様の処理が繰り返さ
れ、カットオフ周波数が徐々に、かつ行き過ぎることな
く、目標値Ｅｏへと変更される。

【００２６】この様にして、実施例のシンセサイザ１中
に採用されたカットオフ周波数指示器３１は、既述した
数１で表される演算を、加算器だけの組合せで実行する
ことができる。この結果、従来の様な比較回路やセレク
タを用いなくてもよくなり、部品管理面においても、Ｉ
Ｃ回路の設計作業面においても容易になった。

【００２７】次に、第２実施例について説明する。この
第２実施例も、上述した様なシンセサイザに採用される
カットオフ周波数指示器である。この第２実施例のカッ
トオフ周波数指示器は、図４に示すように構成される。
カットオフ周波数指示器６１は、一つの加算器６３と、
ＲＡＭ１５内に設けられてカットオフ周波数制御に関す
る現在値Ｅを記憶する現在値データメモリ６５と、前記
加算器６３の演算結果が正のとき「１」を、負のとき
「０」を保持する第１のフリップフロップ回路６７と、
該第１のフリップフロップ回路６７が前回保持していた
値を保持する第２のフリップフロップ回路６９と、該二
つのフリップフロップ回路６７，６９の保持する値同士
の排他論理和の否定を求めるＥｘＮＯＲ７１と、前記加
算器６３の出力を保持するレジスタ７３と、該レジスタ
７３の出力と現在値データメモリ６５から出力される現
在値とのいずれかを選択して出力する第１のセレクタ７
５と、該第１のセレクタ７５の出力と「１」又は「０」
との論理積を求めるＡＮＤ群７７と、目標値Ｅｏと変化
幅ＳＴとを入力とし、いずれかを選択して出力する第２
のセレクタ７９と、該第２のセレクタ７９の出力と
「１」又は「０」との排他論理和を求めるＥｘＯＲ群８
１とを備え、前記加算器６３へは、前記ＡＮＤ群７７の
出力と、前記ＥｘＯＲ群８１の出力とを入力する回路構
成とされ、さらに、第１，第２のセレクタ７５，７９，
ＡＮＤ群７７，ＥｘＯＲ群８１及び加算器６３のキャリ
ー入力を所定のタイミング制御回路（図示略）が時分割
制御する構成となっている。なお、目標値Ｅｏ及び変化
幅ＳＴについてもＲＡＭ１５内に設けた目標値データメ
モリ８５及び変更幅データメモリ８７に記憶されてい
る。

【００２８】このタイミング制御回路は、以下の様に時
分割制御する構成となっている。第１のタイミングにお
いて、前記第１のセレクタ７５へは現在値Ｅの方の選択
を指示し、第２のセレクタ７９へは目標値Ｅｏの方の選
択を指示し、前記ＡＮＤ群７７，ＥｘＯＲ群８１及び加
算器６３のキャリー入力へは共に「１」を入力する。

【００２９】次の第２のタイミングにおいて、前記第１
のセレクタ７５へはレジスタ７３からの出力の方の選択
を指示し、第２のセレクタ７９へは変化幅ＳＴの方の選
択を指示し、前記ＡＮＤ群７７へは「１」を入力し、前
記ＥｘＯＲ群８１及び加算器６３のキャリー入力へは共
に第１のフリップフロップ回路６７に保持されている
「１」又は「０」の信号Ｆ１を入力する。

【００３０】そして、第３のタイミングにおいて、前記
第１のセレクタ７５へはレジスタ７３からの出力の方の
選択を指示し、第２のセレクタ７９へは目標値Ｅｏの方
の選択を指示し、前記ＥｘＯＲ群８１及び加算器６３の
キャリー入力には共に「０」を入力し、前記ＡＮＤ群７
７には前記イクスクルーシブノア７１の出力する「１」
又は「０」の信号Ｘを入力する。その後、最後のタイミ
ング（第４のタイミング）において、前記現在値データ
メモリ６５に対して、レジスタ７３からの出力を書き込
み、現在値Ｅの書換えを指示する。

【００３１】この第２実施例としてのカットオフ周波数
指示器６１の作用をアルゴリズムで表したのが図５であ
る。まず、加算器６３において、現在値Ｅから目標値Ｅ
ｏを引いて差△Ｅを求める（Ｓ１０）。そして、レジス
タ７３にこの差△Ｅを書き込むと共に、このＳ１０の演
算における正負判定ビットの値をキャリー出力とし、こ
のキャリー出力を第１のフリップフロップ回路６７に保
持値Ｆ１として保持させる（Ｓ２０）。ここで、正負判
定ビットは、正のとき「１」に、負のとき「０」にな
る。ここまでが上記第１のタイミングである。

【００３２】次に、タイミング制御回路は、第１のフリ
ップフロップ回路６７の保持値Ｆ１が「１」であるか否
かを判定する（Ｓ３０）。この判定が「ＹＥＳ」となっ
た場合には、差△Ｅから変化幅ＳＴを減算し（Ｓ４
０）、「ＮＯ」となった場合には、差△Ｅに変化幅ＳＴ
を加算する（Ｓ５０）。Ｓ４０又はＳ５０の処理を実行
することにより、差△Ｅが変化幅ＳＴだけ縮められるの
である。

【００３３】そして、このＳ４０又はＳ５０の演算結果
△ｅをレジスタ７３に書き込み、第１のフリップフロッ
プ回路６７の保持値Ｆ１を第２のフリップフロップ回路
６９へ送り、第１のフリップフロップ回路６７の方には
Ｓ４０又はＳ５０の演算における正負判定ビットの値を
キャリー出力を保持値Ｆ１として保持させる（Ｓ６
０）。ここまでが、上記第２のタイミングにおける処理
内容である。

【００３４】そして次に、第３のタイミングの処理とし
て、タイミング制御回路は、第１のフリップフロップ回
路６７の保持値Ｆ１と第２のフリップフロップ回路６９
の保持値Ｆ２とが一致するか否かを判定する（Ｓ７
０）。この判定が「ＹＥＳ」となった場合には、Ｓ４０
又はＳ５０の目標値Ｅｏに縮んだ差△ｅを加算し（Ｓ８
０）、「ＮＯ」となった場合には、目標値Ｅｏには
「０」を加算する（Ｓ９０）。

【００３５】そして、このＳ８０又はＳ９０の演算結果
Ｅ’をレジスタ７３に書き込む（Ｓ１００）。最後に、
こうして第１〜第３のタイミングの処理が完了したら、
最後のタイミングにおいて、レジスタ７３の内容Ｅ’を
現在値データメモリ６５に書き込む（Ｓ１１０）。

【００３６】以上の様にして、この第２実施例によれ
ば、一つの加算器６３だけで、カットオフ周波数の指示
値を漸次変更することができる。従って、部品管理面に
おいても、ＩＣ回路の設計作業面においても、さらに便
利になった。以上本発明の一実施例を説明したが、本発
明はこれに限定されず、本発明の要旨を逸脱しない範囲
内の種々なる態様を採用することができる。

【００３７】例えば、実施例では、カットオフ周波数指
示器について適用した場合を説明したが、パンポットデ
ータの指示器や、ラウドネスデータの指示器，ピッチベ
ンドデータの指示器，ポルタメントデータの指示器など
種々の部分に適用することができることはもちろんであ
る。特に、これらの各部に本発明の構成を適用すれば、
部品管理，ＩＣ設計の標準化等においてきわめて便利で
あり、設計変更を要する場合にも迅速に対応することが
できる。

【００３８】また、エンベロープジェネレータにおいて
も、エンベロープ曲線を短い線分の集合として近似し、
各線分に対応して第１，第２，…と目標値を定め、第１
の目標値に到達したら第２の目標値をセットし、第２の
目標値に到達したら第３の目標値をセットし、順次目標
値を変えていくことにより上記実施例と同じ構成の回路
を適用することができる。この場合、図６に示すよう
に、ほぼ図５のアルゴリズムと同様に処理を実行し、途
中のステップＳ７０でＮＯとなったときには、Ｓ９０の
処理の後に、目標値Ｅｏを新たな目標値Ｅｏnextに書き
換える様に構成しておけばよい（Ｓ２００）。

【００３９】

【発明の効果】以上詳しく説明した様に、本発明の楽音
制御情報漸次変更回路は、簡単な回路構成によって、楽
音制御情報を徐々に変更することができ、回路の設計を
容易にすることができる。そして、請求項２に記載した
回路構成とすれば、加算器だけを主要部として構成で
き、請求項様３に記載した回路構成とすれば、一つの加
算器だけで楽音制御情報漸次変更回路を設計することが
できる。

【図面の簡単な説明】

【図１】 実施例のシンセイザの構成図である。

【図２】 その楽音発生部の構成図である。

【図３】 第１実施例としてのカットオフ周波数指示器
の回路構成図である。

【図４】 第２実施例としてのカットオフ周波数指示器
の回路構成図である。

【図５】 第２実施例における演算処理のアルゴリズム
を示したフローチャートである。

【図６】 第２実施例をエンベロープジェネレータに適
用した場合の演算処理のアルゴリズムを示したフローチ
ャートである。

【図７】 従来の楽音制御情報漸次変更回路の回路構成
図である。

【図８】 楽音制御情報漸次変更回路の出力信号が変化
する様子を示す説明図である。

【符号の説明】

１・・・シンセサイザ、３・・・鍵盤、５・・・操作パ
ネル、７・・・楽音発生部、９・・・スピーカ、１１・
・・ＣＰＵ、１３・・・ＲＯＭ、１５・・・ＲＡＭ、２
１・・・波形データ発生器、２３・・・デジタルフィル
タ、２５・・・乗算器、２７・・・Ｄ／Ａ変換器、３１
・・・カットオフ周波数指示器、３３・・・エンベロー
プジェネレータ、４１，４５，５３・・・加算器、４３
・・・インバータ回路群、４７・・・イクスクルーシブ
オア回路群（ＥｘＯＲ群）、４９・・・イクスクルーシ
ブノア回路（ＥｘＮＯＲ群）、５１・・・アンド回路
（ＡＮＤ）、６１・・・カットオフ周波数指示器、６３
・・・加算器、６５・・・現在値データメモリ、６７，
６９・・・フリップフロップ回路、７１・・・イクスク
ルーシブノア回路（ＥｘＮＯＲ）、７３・・・レジス
タ、７５，７９・・・セレクタ、７７・・・アンド回路
群（ＡＮＤ群）、８１・・・イクスクルーシブオア回路
群（ＥｘＯＲ群）、８５・・・目標値データメモリ、８
７・・・変更幅データメモリ。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G10H 1/00 - 1/46

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 楽音制御に関する現在値と目標値との差
   を求める減算部と、 該減算部の求めた差の正負に応じて、該差に対して所定
   の変化幅を加算又は減算し、該差を縮める加減算部と、 該加減算部の演算結果の正負と減算部の求めた差の正負
   とが一致するときは目標値に該加減算部の演算結果を加
   算した結果を出力し、該加減算部の演算結果の正負と減
   算部の求めた差の正負とが一致しないときは目標値自体
   を出力する加算部とを備え、該加算部から出力される結
   果を新たな現在値とする楽音制御情報漸次変更回路。
2. 【請求項２】 前記減算部を、現在値又は目標値の一方
   を補数に変換する補数変換回路と、該補数変換回路によ
   り補数とされた現在値又は目標値と、該補数変換回路に
   より補数とされなかった目標値又は現在値とを入力され
   る第１の加算器とから構成し、 前記加減算部を、前記減算部の求めた差と変化幅とを入
   力し、前記第１の加算器のキャリー出力に応じて、前記
   減算部の求めた差に対して、変化幅を加算又は減算する
   第２の加算器で構成し、 前記加算部を、前記第１，第２の加算器のキャリー出力
   の一致・不一致に応じて前記正負の判定をすると共に、
   正負が一致しているときだけ、目標値に対して前記第２
   の加算器の出力を加算して出力する第３の加算器で構成
   したことを特徴とする請求項１記載の楽音制御情報漸次
   変更回路。
3. 【請求項３】 前記第１〜第３の加算器を一つの加算器
   で構成し、 該加算器に対して、ある目標値又は変化幅のいずれかを
   入力する場合と当該目標値又は変化幅の補数を入力する
   場合とで切換可能な第１の入力回路と、 該加算器に対して、該加算器の演算結果又は現在値を切
   換入力可能な第２の入力回路と、 該第１，第２の入力回路を切換制御することで、前記加
   算器には、第１のタイミングで目標値の補数と現在値と
   を入力し、第２のタイミングでは第１のタイミングでの
   加算器の演算結果と変化幅の補数又は変化幅自体とを入
   力し、第３のタイミングでは目標値と第２のタイミング
   での加算器の演算結果又は目標値だけを入力する時分割
   制御手段とを備え、前記第２タイミングでの変化幅の補
   数又は変化幅自体のいずれを入力するか、及び第３のタ
   イミングで第２のタイミングにおける加算機の演算結果
   を入力するか否かは、加算器における各タイミング以前
   のタイミングでのキャリー出力にて決定することを特徴
   とする請求項２記載の楽音制御情報漸次変更回路。