JP3033758B1 - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- Chemical & Material Sciences (AREA)
- Combustion & Propulsion (AREA)
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Abstract
【要約】
【課題】 工程数を増やすことなく断線個所のリペアを
可能にした液晶表示装置の製造方法を提供する。 【解決手段】 マトリクス状に薄膜トランジスタ素子が
配置され、行方向にゲート配線２が、列方向にドレイン
配線４が夫々形成された液晶表示装置の製造方法におい
て、前記薄膜トランジスタ素子のソース電極１１と画素
電極９とを接続するためのコンタクトホール１０を形成
する際、同時にドレイン配線４の断線個所７を接続する
ためのスルーホール８を形成するものであり、更に、前
記画素電極９を形成する際、同時に前記ドレイン配線４
の断線個所７を前記スルーホール８を介して接続する接
続部６を形成することを特徴とするものである。
可能にした液晶表示装置の製造方法を提供する。 【解決手段】 マトリクス状に薄膜トランジスタ素子が
配置され、行方向にゲート配線２が、列方向にドレイン
配線４が夫々形成された液晶表示装置の製造方法におい
て、前記薄膜トランジスタ素子のソース電極１１と画素
電極９とを接続するためのコンタクトホール１０を形成
する際、同時にドレイン配線４の断線個所７を接続する
ためのスルーホール８を形成するものであり、更に、前
記画素電極９を形成する際、同時に前記ドレイン配線４
の断線個所７を前記スルーホール８を介して接続する接
続部６を形成することを特徴とするものである。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置の製
造方法に係わり、特に、工程数を増やすことなく断線個
所のリペアを可能にした液晶表示装置の製造方法に関す
る。
造方法に係わり、特に、工程数を増やすことなく断線個
所のリペアを可能にした液晶表示装置の製造方法に関す
る。
【０００２】
【従来の技術】従来の逆スタガー型のＴＦＴ液晶表示装
置の製造手順の一例（チャネルエッチ、５ＰＲプロセ
ス）を下記に示す。 （１）ゲート配線形成 （２）アイランドパターン形成 （３）ドレイン配線形成 （４）コンタクトホール形成 （５）画素電極形成 上記した従来の構成では、工程中の各層の成膜時やハン
ドリング等により異物が付着し、ゲート、ドレイン配線
の断線が発生するという不具合があった。特に、ドレイ
ン配線は上記（１）、（２）の工程で付着した異物によ
る断線が多い。
置の製造手順の一例（チャネルエッチ、５ＰＲプロセ
ス）を下記に示す。 （１）ゲート配線形成 （２）アイランドパターン形成 （３）ドレイン配線形成 （４）コンタクトホール形成 （５）画素電極形成 上記した従来の構成では、工程中の各層の成膜時やハン
ドリング等により異物が付着し、ゲート、ドレイン配線
の断線が発生するという不具合があった。特に、ドレイ
ン配線は上記（１）、（２）の工程で付着した異物によ
る断線が多い。
【０００３】断線のリペア方法として、断線部にレーザ
により穴開けした後、光ＣＶＤ等によりＣｒ等を形成
し、接続する方法が行われている。しかし、この方法で
は、レーザによる穴開け及び光ＣＶＤでの接続という工
程が増加するという問題があった。
により穴開けした後、光ＣＶＤ等によりＣｒ等を形成
し、接続する方法が行われている。しかし、この方法で
は、レーザによる穴開け及び光ＣＶＤでの接続という工
程が増加するという問題があった。
【０００４】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、工程数を増やすこ
となく断線個所のリペアを可能にした新規な液晶表示装
置の製造方法を提供するものである。
した従来技術の欠点を改良し、特に、工程数を増やすこ
となく断線個所のリペアを可能にした新規な液晶表示装
置の製造方法を提供するものである。
【０００５】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる液
晶表示装置の製造方法の第１態様は、マトリクス状に薄
膜トランジスタ素子が配置され、行方向にゲート配線
が、列方向にドレイン配線が夫々形成された液晶表示装
置の製造方法において、前記薄膜トランジスタ素子のソ
ース電極と画素電極とを接続するためのコンタクトホー
ルを形成する際、同時にドレイン配線の断線個所を接続
するためのスルーホールを形成することを特徴とするも
のであり、叉、第２態様は、前記スルーホールを形成す
る際、ポジ型レジストを用いることを特徴とするもので
あり、叉、第３態様は、前記画素電極を形成する際、同
時に前記ドレイン配線の断線個所を前記スルーホールを
介して接続する接続部を形成することを特徴とするもの
であり、叉、第４態様は、前記ドレイン配線の断線個所
を接続する際、ネガ型レジストを用いることを特徴とす
るものであり、叉、第５態様は、マトリクス状に薄膜ト
ランジスタ素子が配置され、行方向にゲート配線が、列
方向にドレイン配線が夫々形成された液晶表示装置の製
造方法において、前記ゲート配線を形成する第１の工程
と、前記ドレイン配線を形成する第２の工程と、前記配
線の断線を検査する第３の工程と、前記薄膜トランジス
タ素子のソース電極と画素電極とを接続するコンタクト
ホールを形成すると同時に、前記第３の工程で発見され
たドレイン配線の断線個所を接続するためのスルーホー
ルを形成する第４の工程と、前記画素電極を形成すると
同時に、前記断線個所を前記スルーホールを介して接続
する接続部を形成する第５の工程と、を含むことを特徴
とするものであり、叉、第６態様は、前記第４の工程で
は、ポジ型レジストを用い、前記第５の工程では、ネガ
型レジストを用いることを特徴とするものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる液
晶表示装置の製造方法の第１態様は、マトリクス状に薄
膜トランジスタ素子が配置され、行方向にゲート配線
が、列方向にドレイン配線が夫々形成された液晶表示装
置の製造方法において、前記薄膜トランジスタ素子のソ
ース電極と画素電極とを接続するためのコンタクトホー
ルを形成する際、同時にドレイン配線の断線個所を接続
するためのスルーホールを形成することを特徴とするも
のであり、叉、第２態様は、前記スルーホールを形成す
る際、ポジ型レジストを用いることを特徴とするもので
あり、叉、第３態様は、前記画素電極を形成する際、同
時に前記ドレイン配線の断線個所を前記スルーホールを
介して接続する接続部を形成することを特徴とするもの
であり、叉、第４態様は、前記ドレイン配線の断線個所
を接続する際、ネガ型レジストを用いることを特徴とす
るものであり、叉、第５態様は、マトリクス状に薄膜ト
ランジスタ素子が配置され、行方向にゲート配線が、列
方向にドレイン配線が夫々形成された液晶表示装置の製
造方法において、前記ゲート配線を形成する第１の工程
と、前記ドレイン配線を形成する第２の工程と、前記配
線の断線を検査する第３の工程と、前記薄膜トランジス
タ素子のソース電極と画素電極とを接続するコンタクト
ホールを形成すると同時に、前記第３の工程で発見され
たドレイン配線の断線個所を接続するためのスルーホー
ルを形成する第４の工程と、前記画素電極を形成すると
同時に、前記断線個所を前記スルーホールを介して接続
する接続部を形成する第５の工程と、を含むことを特徴
とするものであり、叉、第６態様は、前記第４の工程で
は、ポジ型レジストを用い、前記第５の工程では、ネガ
型レジストを用いることを特徴とするものである。
【０００６】
【発明の実施の形態】本発明に係わる液晶表示装置の製
造方法は、マトリクス状に薄膜トランジスタ素子が配置
され、行方向にゲート配線が、列方向にドレイン配線が
夫々形成された液晶表示装置の製造方法において、前記
薄膜トランジスタ素子のソース電極と画素電極とを接続
するためのコンタクトホールを形成する際、同時にドレ
イン配線の断線個所を接続するためのスルーホールを形
成するものであり、更に、前記画素電極を形成する際、
同時に前記ドレイン配線の断線個所を前記スルーホール
を介して接続する接続部を形成することを特徴とするも
のである。
造方法は、マトリクス状に薄膜トランジスタ素子が配置
され、行方向にゲート配線が、列方向にドレイン配線が
夫々形成された液晶表示装置の製造方法において、前記
薄膜トランジスタ素子のソース電極と画素電極とを接続
するためのコンタクトホールを形成する際、同時にドレ
イン配線の断線個所を接続するためのスルーホールを形
成するものであり、更に、前記画素電極を形成する際、
同時に前記ドレイン配線の断線個所を前記スルーホール
を介して接続する接続部を形成することを特徴とするも
のである。
【０００７】
【実施例】以下に、本発明に係わる液晶表示装置の製造
方法の具体例を図面を参照しながら詳細に説明する。図
１乃至図３は、本発明に係わる液晶表示装置の製造方法
の具体例の構造を示す図であって、図３のフローチャー
トには、マトリクス状に薄膜トランジスタ素子が配置さ
れ、行方向にゲート配線２が、列方向にドレイン配線４
が夫々形成された液晶表示装置の製造方法において、前
記薄膜トランジスタ素子のソース電極１１と画素電極９
とを接続するためのコンタクトホール１０を形成する
際、同時にドレイン配線４の断線個所７を接続するため
のスルーホール８を形成する工程が示され、更に、前記
画素電極９を形成する際、同時に前記ドレイン配線４の
断線個所７を前記スルーホール８を介して接続する接続
部６を形成する工程が示されている。
方法の具体例を図面を参照しながら詳細に説明する。図
１乃至図３は、本発明に係わる液晶表示装置の製造方法
の具体例の構造を示す図であって、図３のフローチャー
トには、マトリクス状に薄膜トランジスタ素子が配置さ
れ、行方向にゲート配線２が、列方向にドレイン配線４
が夫々形成された液晶表示装置の製造方法において、前
記薄膜トランジスタ素子のソース電極１１と画素電極９
とを接続するためのコンタクトホール１０を形成する
際、同時にドレイン配線４の断線個所７を接続するため
のスルーホール８を形成する工程が示され、更に、前記
画素電極９を形成する際、同時に前記ドレイン配線４の
断線個所７を前記スルーホール８を介して接続する接続
部６を形成する工程が示されている。
【０００８】以下に、図１乃至図３を参照して、本発明
を更に詳細に説明する。図２に示すように、画素部の構
成は、薄膜トランジスタ素子のソース電極１１とドレイ
ン電極１３とが形成され、ソース電極１１とドレイン電
極１３との上側にゲート電極１４が形成されている。ソ
ース電極１１は、コンタクトホール１０を介して画素電
極９に接続している。そして、ゲート電極１４は、ゲー
ト配線２に、叉、ドレイン電極１３は、図示しないコン
タクトホールを介してドレイン配線４に夫々接続してい
る。
を更に詳細に説明する。図２に示すように、画素部の構
成は、薄膜トランジスタ素子のソース電極１１とドレイ
ン電極１３とが形成され、ソース電極１１とドレイン電
極１３との上側にゲート電極１４が形成されている。ソ
ース電極１１は、コンタクトホール１０を介して画素電
極９に接続している。そして、ゲート電極１４は、ゲー
ト配線２に、叉、ドレイン電極１３は、図示しないコン
タクトホールを介してドレイン配線４に夫々接続してい
る。
【０００９】更に、図１に示すように、ガラス基板１上
にゲート配線２、ゲート絶縁膜３が形成され、このゲー
ト絶縁膜３上のドレイン配線４が形成され、このドレイ
ン配線４は断線箇所７で断線している。ドレイン配線４
上にはパッシベーション膜５が形成され、パッシベーシ
ョン膜５に開けたスルーホール８を介して、ドレイン配
線４が透明導電膜６で接続されている。
にゲート配線２、ゲート絶縁膜３が形成され、このゲー
ト絶縁膜３上のドレイン配線４が形成され、このドレイ
ン配線４は断線箇所７で断線している。ドレイン配線４
上にはパッシベーション膜５が形成され、パッシベーシ
ョン膜５に開けたスルーホール８を介して、ドレイン配
線４が透明導電膜６で接続されている。
【００１０】次に、逆スタガー型で、チャネルエッチ、
５ＰＲプロセスを例として、本発明の製造方法を説明す
る。 （１）ガラス基板１にＣｒ等の電極材料を１０００〜２
０００Å程度成膜した後、フォトリソグラフィー法によ
りゲート配線２を形成する （２）Ｓｉ3 Ｎ4 等のゲート絶縁膜３、アモルファスシ
リコン膜及びリンをドープしたｎ+ アモルファスシリコ
ン膜を連続成膜した後、フォトリソグラフィー法により
アイランドパターン１２を形成する。
５ＰＲプロセスを例として、本発明の製造方法を説明す
る。 （１）ガラス基板１にＣｒ等の電極材料を１０００〜２
０００Å程度成膜した後、フォトリソグラフィー法によ
りゲート配線２を形成する （２）Ｓｉ3 Ｎ4 等のゲート絶縁膜３、アモルファスシ
リコン膜及びリンをドープしたｎ+ アモルファスシリコ
ン膜を連続成膜した後、フォトリソグラフィー法により
アイランドパターン１２を形成する。
【００１１】（３）Ｃｒ等の電極材料を１０００〜２０
００Å程度成膜した後、フォトリソグラフィー法により
ドレイン配線４を形成する。ドレイン配線４を形成した
後、光学的又は電気的方法で断線チェックを行い、ドレ
イン配線４の断線箇所７を見つける。 （４）Ｓｉ3 Ｎ4 等のパッシベーション膜５を１０００
〜２０００Å程度成膜した後、画素電極９とソース電極
１１を接続するためのコンタクトホール１０を形成す
る。この時、レジストはポジ型レジストを使用し、所定
のコンタクトホールパターンを露光した後、更に、
（３）で見つけた断線箇所７のドレイン配線４上もレー
ザ等により露光し、コンタクトホール１０形成をする。
００Å程度成膜した後、フォトリソグラフィー法により
ドレイン配線４を形成する。ドレイン配線４を形成した
後、光学的又は電気的方法で断線チェックを行い、ドレ
イン配線４の断線箇所７を見つける。 （４）Ｓｉ3 Ｎ4 等のパッシベーション膜５を１０００
〜２０００Å程度成膜した後、画素電極９とソース電極
１１を接続するためのコンタクトホール１０を形成す
る。この時、レジストはポジ型レジストを使用し、所定
のコンタクトホールパターンを露光した後、更に、
（３）で見つけた断線箇所７のドレイン配線４上もレー
ザ等により露光し、コンタクトホール１０形成をする。
【００１２】この後、現像、エッチング、レジスト剥離
を行う。なお、ポジ型レジストとは、露光部のレジスト
が可溶化するレジストであり、上記レーザ等により露光
した箇所のレジストは現像により除去される。従って、
エッチング時、露光箇所のＳｉ3Ｎ4が除去され、これに
より、コンタクトホール１０の形成と同時に、断線箇所
７の配線上にスルーホール８が形成される。
を行う。なお、ポジ型レジストとは、露光部のレジスト
が可溶化するレジストであり、上記レーザ等により露光
した箇所のレジストは現像により除去される。従って、
エッチング時、露光箇所のＳｉ3Ｎ4が除去され、これに
より、コンタクトホール１０の形成と同時に、断線箇所
７の配線上にスルーホール８が形成される。
【００１３】ここでパッシベーション膜５として、Ｓｉ
3Ｎ4を使用する理由は、稼動イオンのブロッキング性に
優れているためである。 （５）ＩＴＯ等の透明導電膜６を３００〜１５００Å程
度成膜した後、画素電極９を形成する。この時、レジス
トはネガ型を使用し、所定の画素電極パターンを露光し
た後、更に、（４）で開けたスルーホール８及び（３）
で見つけた断線箇所７を接続するようレーザ等により露
光する。この後、現像、エッチング、レジスト剥離を行
う。
3Ｎ4を使用する理由は、稼動イオンのブロッキング性に
優れているためである。 （５）ＩＴＯ等の透明導電膜６を３００〜１５００Å程
度成膜した後、画素電極９を形成する。この時、レジス
トはネガ型を使用し、所定の画素電極パターンを露光し
た後、更に、（４）で開けたスルーホール８及び（３）
で見つけた断線箇所７を接続するようレーザ等により露
光する。この後、現像、エッチング、レジスト剥離を行
う。
【００１４】なお、ネガ型レジストとは、露光部のレジ
ストが不溶化するレジストであり、上記レーザ等により
露光した箇所のレジストは現像により除去されない。従
って、エッチング時、露光箇所のＩＴＯは除去されな
い。これにより、画素電極９の形成と同時に、断線箇所
７は透明導電膜（接続部）６により接続される。
ストが不溶化するレジストであり、上記レーザ等により
露光した箇所のレジストは現像により除去されない。従
って、エッチング時、露光箇所のＩＴＯは除去されな
い。これにより、画素電極９の形成と同時に、断線箇所
７は透明導電膜（接続部）６により接続される。
【００１５】断線箇所７を透明導電膜６で接続しても抵
抗が大きいと、接続したドレイン線の断線箇所７から端
子と反対側の素子への書き込みが十分行えなくなり、線
欠陥として表示上不良になる。従って、スルーホール８
の面積と透明導電膜６の膜厚及び断線箇所７を接続する
透明導電膜６の太さは、断線箇所７をリペアしたドレイ
ン線が表示上むらにならない程度の抵抗以下になるよう
に設定する。つまり、パネルサイズが小さく画素数が少
ない場合は、スルーホール８の面積は狭く、透明導電膜
６の膜厚は薄く、透明導電膜パターンは細くとも良い
が、パネルサイズが大きく画素数が多い場合は、スルー
ホール８の面積は広く、透明導電膜６の膜厚は厚く、透
明導電膜パターンは太くする必要がある。
抗が大きいと、接続したドレイン線の断線箇所７から端
子と反対側の素子への書き込みが十分行えなくなり、線
欠陥として表示上不良になる。従って、スルーホール８
の面積と透明導電膜６の膜厚及び断線箇所７を接続する
透明導電膜６の太さは、断線箇所７をリペアしたドレイ
ン線が表示上むらにならない程度の抵抗以下になるよう
に設定する。つまり、パネルサイズが小さく画素数が少
ない場合は、スルーホール８の面積は狭く、透明導電膜
６の膜厚は薄く、透明導電膜パターンは細くとも良い
が、パネルサイズが大きく画素数が多い場合は、スルー
ホール８の面積は広く、透明導電膜６の膜厚は厚く、透
明導電膜パターンは太くする必要がある。
【００１６】具体的な各々の数値は、液晶パネルのドレ
イン配線幅、配線長、走査線数、透明導電膜のシート抵
抗、ドレイン配線４と透明導電膜６のコンタクト抵抗等
により設定する。一例として、１８型ＳＸＧＡの場合、
上記抵抗が１０ＫΩ程度以上では表示上ムラとなる。ド
レイン配線４にＣｒ、透明導電膜６にＩＴＯを使用しス
ルーホール間距離１０μｍの場合、スルーホール面積１
８μｍ2 、ＩＴＯ膜厚４００Å、ＩＴＯ幅６μｍにすれ
ば、接続抵抗が１０ＫΩ程度となるので、各々これ以上
に設定すれば良い。
イン配線幅、配線長、走査線数、透明導電膜のシート抵
抗、ドレイン配線４と透明導電膜６のコンタクト抵抗等
により設定する。一例として、１８型ＳＸＧＡの場合、
上記抵抗が１０ＫΩ程度以上では表示上ムラとなる。ド
レイン配線４にＣｒ、透明導電膜６にＩＴＯを使用しス
ルーホール間距離１０μｍの場合、スルーホール面積１
８μｍ2 、ＩＴＯ膜厚４００Å、ＩＴＯ幅６μｍにすれ
ば、接続抵抗が１０ＫΩ程度となるので、各々これ以上
に設定すれば良い。
【００１７】
【発明の効果】本発明に係わる液晶表示装置の製造方法
は、上述のように構成したので、工程数を増やすことな
く、断線個所のリペアが可能になったので、作業効率が
著しく向上した。しかも、構成が簡単であるから、実施
も容易である等、優れた特徴を有している。
は、上述のように構成したので、工程数を増やすことな
く、断線個所のリペアが可能になったので、作業効率が
著しく向上した。しかも、構成が簡単であるから、実施
も容易である等、優れた特徴を有している。
【図１】本発明に係わる液晶表示装置の断面図である。
【図２】本発明に係わる液晶表示装置の平面図である。
【図３】本発明に係わる液晶表示装置の製造プロセスを
示すフローチャートである。
示すフローチャートである。
【図４】従来の液晶表示装置の平面図である。
１ 基板 ２ ゲート配線 ３ ゲート絶縁膜 ４ ドレイン配線 ５ パッシベーション膜 ６ 透明導電膜（接続部） ７ 断線箇所 ８ スルーホール ９ 画素電極 １０ コンタクトホール １１ ソース電極 １２ アイランドパターン １３ ドレイン電極 １４ ゲート電極
Claims (6)
- 【請求項１】 マトリクス状に薄膜トランジスタ素子が
配置され、行方向にゲート配線が、列方向にドレイン配
線が夫々形成された液晶表示装置の製造方法において、 前記薄膜トランジスタ素子のソース電極と画素電極とを
接続するためのコンタクトホールを形成する際、同時に
ドレイン配線の断線個所を接続するためのスルーホール
を形成することを特徴とする液晶表示装置の製造方法。 - 【請求項２】 前記スルーホールを形成する際、ポジ型
レジストを用いることを特徴とする請求項1記載の液晶
表示装置の製造方法。 - 【請求項３】 前記画素電極を形成する際、同時に前記
ドレイン配線の断線個所を前記スルーホールを介して接
続する接続部を形成することを特徴とする請求項1又は
２記載の液晶表示装置の製造方法。 - 【請求項４】 前記ドレイン配線の断線個所を接続する
際、ネガ型レジストを用いることを特徴とする請求項３
記載の液晶表示装置の製造方法。 - 【請求項５】 マトリクス状に薄膜トランジスタ素子が
配置され、行方向にゲート配線が、列方向にドレイン配
線が夫々形成された液晶表示装置の製造方法において、 前記ゲート配線を形成する第１の工程と、 前記ドレイン配線を形成する第２の工程と、 前記配線の断線を検査する第３の工程と、 前記薄膜トランジスタ素子のソース電極と画素電極とを
接続するコンタクトホールを形成すると同時に、前記第
３の工程で発見されたドレイン配線の断線個所を接続す
るためのスルーホールを形成する第４の工程と、 前記画素電極を形成すると同時に、前記断線個所を前記
スルーホールを介して接続する接続部を形成する第５の
工程と、 を含むことを特徴とする液晶表示装置の製造方法。 - 【請求項６】 前記第４の工程では、ポジ型レジストを
用い、前記第５の工程では、ネガ型レジストを用いるこ
とを特徴とする請求項５記載の液晶表示装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11037429A JP3033758B1 (ja) | 1999-02-16 | 1999-02-16 | 液晶表示装置の製造方法 |
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