JP2885296B2 - 電荷転送素子 - Google Patents
電荷転送素子Info
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- JP2885296B2 JP2885296B2 JP8995692A JP8995692A JP2885296B2 JP 2885296 B2 JP2885296 B2 JP 2885296B2 JP 8995692 A JP8995692 A JP 8995692A JP 8995692 A JP8995692 A JP 8995692A JP 2885296 B2 JP2885296 B2 JP 2885296B2
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- Japan
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- region
- charge transfer
- gate
- conductivity type
- gate region
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- Junction Field-Effect Transistors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、電荷転送素子に関し、
特に電荷検出手段に接合型電界効果トランジスタを用い
た電荷転送素子に関する。
特に電荷検出手段に接合型電界効果トランジスタを用い
た電荷転送素子に関する。
【０００２】
【従来の技術】接合型電界効果トランジスタを電荷検出
素子として用いた電荷転送素子は、テレビジョン学会技
術報告［ＩＴＥＪ Technical Report Ｖｏｌ．１４
Ｎｏ．１６，ｐｐ．１９〜２４，ＩＰＵ９０−１１，Ｃ
Ｅ’９０−１１（Ｆｅｂ．１９９０）］に示されてい
る。図３の（ａ）は、この種従来の電荷転送素子の平面
図であり、図３の（ｂ）、（ｃ）は、それぞれそのＢ−
Ｂ線とＣ−Ｃ線の断面図である。
素子として用いた電荷転送素子は、テレビジョン学会技
術報告［ＩＴＥＪ Technical Report Ｖｏｌ．１４
Ｎｏ．１６，ｐｐ．１９〜２４，ＩＰＵ９０−１１，Ｃ
Ｅ’９０−１１（Ｆｅｂ．１９９０）］に示されてい
る。図３の（ａ）は、この種従来の電荷転送素子の平面
図であり、図３の（ｂ）、（ｃ）は、それぞれそのＢ−
Ｂ線とＣ−Ｃ線の断面図である。
【０００３】同図において、１はｎ型シリコン基板、２
はｐ型ウェル、３は、ｐ型ウェル内に設けられたｎ型の
電荷転送領域、４、５は、それぞれ電荷転送領域上にゲ
ート絶縁膜６を介して形成された電荷転送電極と出力ゲ
ート、７は、電荷転送領域内を転送されてきた信号電荷
を受ける、該領域と一体的に形成された接合ゲート領
域、８は接合ゲート領域７のほぼ中央に該領域を貫通し
て形成されたｐ型のソース領域、９は接合ゲート領域７
の両側に形成されたｐ型のドレイン領域、１０は一定電
位の電圧Ｖ1 が印加されるｎ+ 型のリセットドレイン、
１１は接合ゲート領域７内に蓄積された信号電荷をリセ
ットドレイン１０に排出させるためのリセットゲート、
１２は活性領域を囲むようにｐ型ウェル２の表面領域内
に設けられたｐ+ 型のチャネルストッパ、１３は厚い酸
化膜、１４は負荷トランジスタである。
はｐ型ウェル、３は、ｐ型ウェル内に設けられたｎ型の
電荷転送領域、４、５は、それぞれ電荷転送領域上にゲ
ート絶縁膜６を介して形成された電荷転送電極と出力ゲ
ート、７は、電荷転送領域内を転送されてきた信号電荷
を受ける、該領域と一体的に形成された接合ゲート領
域、８は接合ゲート領域７のほぼ中央に該領域を貫通し
て形成されたｐ型のソース領域、９は接合ゲート領域７
の両側に形成されたｐ型のドレイン領域、１０は一定電
位の電圧Ｖ1 が印加されるｎ+ 型のリセットドレイン、
１１は接合ゲート領域７内に蓄積された信号電荷をリセ
ットドレイン１０に排出させるためのリセットゲート、
１２は活性領域を囲むようにｐ型ウェル２の表面領域内
に設けられたｐ+ 型のチャネルストッパ、１３は厚い酸
化膜、１４は負荷トランジスタである。
【０００４】上記電荷転送素子において、電荷検出用の
接合ゲート型電界効果トランジスタは接合ゲート領域
７、ソース領域８、ドレイン領域９を有しており、接合
ゲート領域７下のｐ型ウェル２をチャネル領域として構
成されている。
接合ゲート型電界効果トランジスタは接合ゲート領域
７、ソース領域８、ドレイン領域９を有しており、接合
ゲート領域７下のｐ型ウェル２をチャネル領域として構
成されている。
【０００５】次に、この従来例の動作について説明す
る。電荷転送領域３内を転送されてきた信号電荷は接合
ゲート領域７内へ転送されここに蓄積される。これに伴
い生じるゲート領域７の電位変動によりゲート領域直下
のｐ型ウェル２を流れるホール電流［図３の（ｃ）中、
矢印にて示される］が変調される。この電流変化は負荷
トランジスタ１４を介して電圧信号に変換されて出力端
子Ｏutより検出される。次に、この電荷は、リセットゲ
ート１１の電圧制御によりリセットドレイン１０へ排出
され、接合ゲート領域７の電圧はリセット電圧Ｖ1 にリ
セットされる。以上の動作を繰り返すことにより転送さ
れてきた電荷を順次電圧に変換して検出することができ
る。
る。電荷転送領域３内を転送されてきた信号電荷は接合
ゲート領域７内へ転送されここに蓄積される。これに伴
い生じるゲート領域７の電位変動によりゲート領域直下
のｐ型ウェル２を流れるホール電流［図３の（ｃ）中、
矢印にて示される］が変調される。この電流変化は負荷
トランジスタ１４を介して電圧信号に変換されて出力端
子Ｏutより検出される。次に、この電荷は、リセットゲ
ート１１の電圧制御によりリセットドレイン１０へ排出
され、接合ゲート領域７の電圧はリセット電圧Ｖ1 にリ
セットされる。以上の動作を繰り返すことにより転送さ
れてきた電荷を順次電圧に変換して検出することができ
る。
【０００６】
【発明が解決しようとする課題】上述した従来の電荷転
送素子では、電荷を電圧に変換する方法として接合ゲー
ト領域の静電容量を用いている。従って、高感度な出力
信号を得るためにはこの接合ゲート領域の全静電容量を
小さくすることが必要であり、静電容量を小さくするた
めには一般的にはゲート領域の面積をできる限り小さく
作ることが必要である。しかしながら、この方式の電荷
検出器では、この接合ゲート領域が接合型ＦＥＴのゲー
トを構成しており、これを小さくすることはソースフォ
ロアのゲインを下げることとなり、必ずしも得策とはい
えない。また、接合ゲート領域内のソース領域と接合ゲ
ート領域周辺に配置されるドレイン領域との間隔はこの
ソースフォロアの特性に大きく影響を与える。従って、
接合ゲート領域の縮小は素子特性のばらつきを大きくす
る。よって、本発明の目的とするところは、接合ゲート
領域の面積を縮小することなくその静電容量を削減し
て、感度良好で特性の安定した電荷転送素子を提供でき
るようにすることである。
送素子では、電荷を電圧に変換する方法として接合ゲー
ト領域の静電容量を用いている。従って、高感度な出力
信号を得るためにはこの接合ゲート領域の全静電容量を
小さくすることが必要であり、静電容量を小さくするた
めには一般的にはゲート領域の面積をできる限り小さく
作ることが必要である。しかしながら、この方式の電荷
検出器では、この接合ゲート領域が接合型ＦＥＴのゲー
トを構成しており、これを小さくすることはソースフォ
ロアのゲインを下げることとなり、必ずしも得策とはい
えない。また、接合ゲート領域内のソース領域と接合ゲ
ート領域周辺に配置されるドレイン領域との間隔はこの
ソースフォロアの特性に大きく影響を与える。従って、
接合ゲート領域の縮小は素子特性のばらつきを大きくす
る。よって、本発明の目的とするところは、接合ゲート
領域の面積を縮小することなくその静電容量を削減し
て、感度良好で特性の安定した電荷転送素子を提供でき
るようにすることである。
【０００７】
【課題を解決するための手段】本発明の電荷転送素子
は、第１導電型半導体領域内に第１導電型の素子分離領
域に区画されて設けられた第２導電型の電荷転送領域お
よび前記電荷転送領域上にゲート絶縁膜を介して形成さ
れた電荷転送電極を有する電荷転送素子本体と、前記第
１導電型半導体領域内に前記電荷転送素子本体の出力端
に隣接して設けられた、前記電荷転送素子本体から信号
電荷の転送を受ける第２導電型の環状ゲート領域、前記
環状ゲート領域内に該領域を貫通して設けられた第１導
電型のソース領域および前記環状ゲート領域の周辺に設
けられた、前記素子分離領域と接続された第１導電型の
ドレイン領域を有し、前記第１導電型半導体領域の一部
をチャネル領域とする接合型電界効果トランジスタと、
前記環状ゲート領域内に蓄積された信号電荷を引き抜く
ための電荷排出機構と、を具備するものであって、前記
環状ゲート領域は前記電荷転送領域より薄く形成されて
いることを特徴としている。
は、第１導電型半導体領域内に第１導電型の素子分離領
域に区画されて設けられた第２導電型の電荷転送領域お
よび前記電荷転送領域上にゲート絶縁膜を介して形成さ
れた電荷転送電極を有する電荷転送素子本体と、前記第
１導電型半導体領域内に前記電荷転送素子本体の出力端
に隣接して設けられた、前記電荷転送素子本体から信号
電荷の転送を受ける第２導電型の環状ゲート領域、前記
環状ゲート領域内に該領域を貫通して設けられた第１導
電型のソース領域および前記環状ゲート領域の周辺に設
けられた、前記素子分離領域と接続された第１導電型の
ドレイン領域を有し、前記第１導電型半導体領域の一部
をチャネル領域とする接合型電界効果トランジスタと、
前記環状ゲート領域内に蓄積された信号電荷を引き抜く
ための電荷排出機構と、を具備するものであって、前記
環状ゲート領域は前記電荷転送領域より薄く形成されて
いることを特徴としている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の一実施例の平面
図であり、図１の（ｂ）、（ｃ）は、そのＢ−Ｂ線とＣ
−Ｃ線の断面図である。同図に示されるように、電荷転
送素子本体は、チャネルストッパ１２で囲まれてｐ型ウ
ェル２内に形成された電荷転送領域３と、その上にゲー
ト絶縁膜６を介して形成された電荷転送電極４によって
構成されている。
て説明する。図１の（ａ）は、本発明の一実施例の平面
図であり、図１の（ｂ）、（ｃ）は、そのＢ−Ｂ線とＣ
−Ｃ線の断面図である。同図に示されるように、電荷転
送素子本体は、チャネルストッパ１２で囲まれてｐ型ウ
ェル２内に形成された電荷転送領域３と、その上にゲー
ト絶縁膜６を介して形成された電荷転送電極４によって
構成されている。
【０００９】電荷転送素子本体により転送される信号電
荷を検出する接合ゲート型電界効果トランジスタは、電
荷転送素子本体の後段に出力ゲート５を介して配置され
たｎ導電型の接合ゲート領域７と、接合ゲート領域７内
に該領域を貫通して設けられたｐ導電型のソース領域８
と、接合ゲート領域７の両側にチャネルストッパと接す
るように設けられたｐ導電型のドレイン領域９と、チャ
ネル領域となる接合ゲート領域７下のｐ型ウェル２の部
分と、から構成される。
荷を検出する接合ゲート型電界効果トランジスタは、電
荷転送素子本体の後段に出力ゲート５を介して配置され
たｎ導電型の接合ゲート領域７と、接合ゲート領域７内
に該領域を貫通して設けられたｐ導電型のソース領域８
と、接合ゲート領域７の両側にチャネルストッパと接す
るように設けられたｐ導電型のドレイン領域９と、チャ
ネル領域となる接合ゲート領域７下のｐ型ウェル２の部
分と、から構成される。
【００１０】また、接合ゲート領域７をリセットするリ
セットトランジスタは、ソース領域となる接合ゲート領
域７と、一定電位の電圧Ｖ1 が印加されているリセット
ドレイン１０と、リセットパルスφR が印加されるリセ
ットゲート１１と、を備えている。
セットトランジスタは、ソース領域となる接合ゲート領
域７と、一定電位の電圧Ｖ1 が印加されているリセット
ドレイン１０と、リセットパルスφR が印加されるリセ
ットゲート１１と、を備えている。
【００１１】本実施例の図３に示す従来例と相違する点
は、接合ゲート領域７上に厚い酸化膜１３が形成されて
いる点である。このように構成したことにより、接合ゲ
ート領域７と出力ゲート５およびリセットゲート１１ま
での距離が伸びまた接合ゲート領域の厚さが減少してそ
の全静電容量が減少する。従って、本実施例により、接
合ゲート領域の面積を縮小することなく感度を向上させ
ることができる。例えば、ｐ型ウェル２の不純物濃度を
１×１０15cm-3として、接合ゲート領域上の酸化膜の膜
厚を１０００Åから３０００Åとすることにより、この
領域に係る全容量を０．０３ｐＦから０．０２５ｐＦに
約１５％削減することができた。
は、接合ゲート領域７上に厚い酸化膜１３が形成されて
いる点である。このように構成したことにより、接合ゲ
ート領域７と出力ゲート５およびリセットゲート１１ま
での距離が伸びまた接合ゲート領域の厚さが減少してそ
の全静電容量が減少する。従って、本実施例により、接
合ゲート領域の面積を縮小することなく感度を向上させ
ることができる。例えば、ｐ型ウェル２の不純物濃度を
１×１０15cm-3として、接合ゲート領域上の酸化膜の膜
厚を１０００Åから３０００Åとすることにより、この
領域に係る全容量を０．０３ｐＦから０．０２５ｐＦに
約１５％削減することができた。
【００１２】次に、図２を参照して本実施例の製造方法
について説明する。まず、ｎ型シリコン基板１上にｐ型
ウェル２を形成し、ｐウェルの表面領域内にｎ型不純物
を選択的に導入して電荷転送領域（３）と接合ゲート領
域７を形成する。次に、ＣＶＤ法により基板全面にシリ
コン窒化膜１５を成長させ、電荷転送領域（３）上、ソ
ース領域（８）上、ドレイン領域（９）上およびリセッ
トドレイン（１０）上を除いて窒化膜を除去する。次
に、活性領域上を覆うようにフォトレジストマスク１６
を設け、ボロン（Ｂ）をイオン注入してチャネルストッ
パ１２を形成する［図２の（ａ）］。
について説明する。まず、ｎ型シリコン基板１上にｐ型
ウェル２を形成し、ｐウェルの表面領域内にｎ型不純物
を選択的に導入して電荷転送領域（３）と接合ゲート領
域７を形成する。次に、ＣＶＤ法により基板全面にシリ
コン窒化膜１５を成長させ、電荷転送領域（３）上、ソ
ース領域（８）上、ドレイン領域（９）上およびリセッ
トドレイン（１０）上を除いて窒化膜を除去する。次
に、活性領域上を覆うようにフォトレジストマスク１６
を設け、ボロン（Ｂ）をイオン注入してチャネルストッ
パ１２を形成する［図２の（ａ）］。
【００１３】次に、フォトレジストマスク１６を除去し
て熱酸化を行い、厚い絶縁膜１３を形成した後、シリコ
ン窒化膜１５を除去する［図２の（ｂ）］。次に、ボロ
ンのイオン注入によりソース領域８、ドレイン領域９を
形成する［図２の（ｃ）］。続いて、常法により、リン
（Ｐ）のイオン注入によりリセットドレイン（１０）を
形成し、ゲート絶縁膜（６）を形成した後、電荷転送電
極（４）、出力ゲート（５）、リセットゲート（１１）
を形成する。
て熱酸化を行い、厚い絶縁膜１３を形成した後、シリコ
ン窒化膜１５を除去する［図２の（ｂ）］。次に、ボロ
ンのイオン注入によりソース領域８、ドレイン領域９を
形成する［図２の（ｃ）］。続いて、常法により、リン
（Ｐ）のイオン注入によりリセットドレイン（１０）を
形成し、ゲート絶縁膜（６）を形成した後、電荷転送電
極（４）、出力ゲート（５）、リセットゲート（１１）
を形成する。
【００１４】以上本発明の実施例について説明したが、
本発明はこの実施例に限定されるものではなく各種変更
が可能である。例えば、接合型電界効果トランジスタの
ドレイン領域は特別な領域として形成するのではなく、
チャネルストッパの一部をもってその代わりとすること
ができる。また、導電型をすべて実施例の逆とすること
ができる。
本発明はこの実施例に限定されるものではなく各種変更
が可能である。例えば、接合型電界効果トランジスタの
ドレイン領域は特別な領域として形成するのではなく、
チャネルストッパの一部をもってその代わりとすること
ができる。また、導電型をすべて実施例の逆とすること
ができる。
【００１５】
【発明の効果】以上説明したように、本発明は接合ゲー
ト領域上の絶縁膜の膜厚を電荷転送電極直下のゲート絶
縁膜のそれより厚くしたものであるので、本発明によれ
ば、電荷を電圧に変換する接合ゲート領域の静電容量を
小さくすることが可能となり、信号検出感度を向上させ
ることができる。また、本発明によれば、接合型電界効
果トランジスタのソース、ドレイン間の距離を短くする
必要がなくなるので、電荷検出部の製造上のばらつきを
抑制することが可能となり、歩留りの向上および特性の
安定化を実現することができる。
ト領域上の絶縁膜の膜厚を電荷転送電極直下のゲート絶
縁膜のそれより厚くしたものであるので、本発明によれ
ば、電荷を電圧に変換する接合ゲート領域の静電容量を
小さくすることが可能となり、信号検出感度を向上させ
ることができる。また、本発明によれば、接合型電界効
果トランジスタのソース、ドレイン間の距離を短くする
必要がなくなるので、電荷検出部の製造上のばらつきを
抑制することが可能となり、歩留りの向上および特性の
安定化を実現することができる。
【図１】本発明の一実施例を示す平面図と断面図。
【図２】本発明の一実施例の製造方法を説明するための
工程断面図。
工程断面図。
【図３】従来例の平面図と断面図。
１ ｎ型シリコン基板 ２ ｐ型ウェル ３ 電荷転送領域 ４ 電荷転送電極 ５ 出力ゲート ６ ゲート絶縁膜 ７ 接合ゲート領域 ８ ソース領域 ９ ドレイン領域 １０ リセットドレイン １１ リセットゲート １２ チャネルストッパ １３ 厚い絶縁膜 １４ 負荷トランジスタ １５ シリコン窒化膜 １６ フォトレジストマスク
Claims (1)
- 【請求項１】 第１導電型半導体領域内に第１導電型の
素子分離領域に区画されて設けられた第２導電型の電荷
転送領域および前記電荷転送領域上にゲート絶縁膜を介
して形成された電荷転送電極を有する電荷転送素子本体
と、 前記第１導電型半導体領域内に前記電荷転送素子本体の
出力端に隣接して設けられた、前記電荷転送素子本体か
ら信号電荷の転送を受ける第２導電型の環状ゲート領
域、前記環状ゲート領域内に該領域を貫通して設けられ
た第１導電型のソース領域および前記環状ゲート領域の
周辺に設けられた、前記素子分離領域と接続された第１
導電型のドレイン領域を有し、前記第１導電型半導体領
域の一部をチャネル領域とする接合型電界効果トランジ
スタと、 前記環状ゲート領域内に蓄積されている信号電荷を引き
抜くための電荷排出機構と、 を具備する電荷転送素子において、 前記環状ゲート領域は前記電荷転送領域より薄く形成さ
れ、かつ、前記環状ゲート領域上には前記ゲート絶縁膜
より厚い絶縁膜が形成されていることを特徴とする電荷
転送素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8995692A JP2885296B2 (ja) | 1992-03-13 | 1992-03-13 | 電荷転送素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8995692A JP2885296B2 (ja) | 1992-03-13 | 1992-03-13 | 電荷転送素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259198A JPH05259198A (ja) | 1993-10-08 |
| JP2885296B2 true JP2885296B2 (ja) | 1999-04-19 |
Family
ID=13985146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8995692A Expired - Lifetime JP2885296B2 (ja) | 1992-03-13 | 1992-03-13 | 電荷転送素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885296B2 (ja) |
-
1992
- 1992-03-13 JP JP8995692A patent/JP2885296B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05259198A (ja) | 1993-10-08 |
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