JP3028635B2 - メモリトランジスタ - Google Patents
メモリトランジスタInfo
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Description
【０００１】
【産業上の利用分野】この発明はメモリトランジスタに
関する。
関する。
【０００２】
【従来の技術】例えばＭＮＯＳ(Metal Nitride Oxide S
emiconductor)型と称される不揮発性メモリトランジス
タでは、ゲート絶縁膜として物質の異なる２層を備え、
下層ゲート絶縁膜がＳｉＯ2膜（トンネル酸化膜）で上
層ゲート絶縁膜がＳｉ3Ｈ4膜（シリコン窒化膜）等のシ
リサイド膜からなり、シリサイド膜上に形成されたゲー
ト電極に＋ＶGSが印化されると、チャネルから電子がト
ンネル酸化膜を通過してシリサイド膜との界面に捕獲さ
れ、これによりしきい値電圧Ｖthが正のエンハンスメン
ト型トランジスタとなり、データが書込まれ、一方、ゲ
ート電極に−ＶGSが印加されると、チャネルから正孔が
トンネル酸化膜を通過してシリサイド膜中に捕獲され、
これによりしきい値電圧Ｖthが負のデプレッション型ト
ランジスタとなり、データが消去されるようになってい
る。
emiconductor)型と称される不揮発性メモリトランジス
タでは、ゲート絶縁膜として物質の異なる２層を備え、
下層ゲート絶縁膜がＳｉＯ2膜（トンネル酸化膜）で上
層ゲート絶縁膜がＳｉ3Ｈ4膜（シリコン窒化膜）等のシ
リサイド膜からなり、シリサイド膜上に形成されたゲー
ト電極に＋ＶGSが印化されると、チャネルから電子がト
ンネル酸化膜を通過してシリサイド膜との界面に捕獲さ
れ、これによりしきい値電圧Ｖthが正のエンハンスメン
ト型トランジスタとなり、データが書込まれ、一方、ゲ
ート電極に−ＶGSが印加されると、チャネルから正孔が
トンネル酸化膜を通過してシリサイド膜中に捕獲され、
これによりしきい値電圧Ｖthが負のデプレッション型ト
ランジスタとなり、データが消去されるようになってい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
このようなメモリトランジスタでは、ＳｉＯ2膜からな
るトンネル酸化膜の膜厚を５０Å以下と極めて薄くする
必要がある関係から、トンネル酸化膜を形成する際、Ｈ
2とＯ2を用いた希釈酸化あるいは分圧酸化、Ｏ2を用い
たドライ酸化、ランプアニール酸化、ＨＣｌとＯ2を用
いた塩酸酸化、ＴＣＡ（トリクロロエタン）とＯ2を用
いたＴＣＡ酸化等の酸化法によって形成しているが、例
えば通常のＭＯＳ構造の薄膜トランジスタにおける同じ
くＳｉＯ2膜からなるゲート絶縁膜をパイロジェニック
スチーム酸化等の酸化法によって１０００〜３０００Å
程度と厚く形成した場合と比較して、５０Å以下の極薄
の酸化膜として最も重要な膜厚の制御性、均一性、再現
性が悪く、また界面準位密度が増加し、絶縁破壊特性が
劣化するという問題があった。しかしながら、パイロジ
ェニックスチーム酸化では、酸化膜を５０Å以下の極薄
には形成できない。この発明の目的は、トンネル酸化膜
の膜厚の制御性、均一性、再現性を良くすることがで
き、また界面準位密度を低減することのできるメモリト
ランジスタを提供することにある。
このようなメモリトランジスタでは、ＳｉＯ2膜からな
るトンネル酸化膜の膜厚を５０Å以下と極めて薄くする
必要がある関係から、トンネル酸化膜を形成する際、Ｈ
2とＯ2を用いた希釈酸化あるいは分圧酸化、Ｏ2を用い
たドライ酸化、ランプアニール酸化、ＨＣｌとＯ2を用
いた塩酸酸化、ＴＣＡ（トリクロロエタン）とＯ2を用
いたＴＣＡ酸化等の酸化法によって形成しているが、例
えば通常のＭＯＳ構造の薄膜トランジスタにおける同じ
くＳｉＯ2膜からなるゲート絶縁膜をパイロジェニック
スチーム酸化等の酸化法によって１０００〜３０００Å
程度と厚く形成した場合と比較して、５０Å以下の極薄
の酸化膜として最も重要な膜厚の制御性、均一性、再現
性が悪く、また界面準位密度が増加し、絶縁破壊特性が
劣化するという問題があった。しかしながら、パイロジ
ェニックスチーム酸化では、酸化膜を５０Å以下の極薄
には形成できない。この発明の目的は、トンネル酸化膜
の膜厚の制御性、均一性、再現性を良くすることがで
き、また界面準位密度を低減することのできるメモリト
ランジスタを提供することにある。
【０００４】
【課題を解決するための手段】この発明は、半導体層と
ゲート電極との間にトンネル酸化膜と絶縁膜とを介在し
てなるメモリトランジスタにおいて、トンネル酸化膜を
Ｏ３ガスを用いて形成したオゾン酸化膜としたものであ
る。
ゲート電極との間にトンネル酸化膜と絶縁膜とを介在し
てなるメモリトランジスタにおいて、トンネル酸化膜を
Ｏ３ガスを用いて形成したオゾン酸化膜としたものであ
る。
【０００５】
【作用】この発明によれば、トンネル酸化膜をＯ3ガス
を用いて形成したオゾン酸化膜としているので、ＳｉＯ
2膜からなるトンネル酸化膜と比較して、Ｏ3がＯ2に比
べて反応性が高く、このため３５０℃程度の低温下であ
っても酸化膜の成長速度が速く、ひいては膜厚が１０〜
５０Å程度と極めて薄くても、膜厚の均一性を良くする
ことができ、またＯ3の流量、温度、圧力等の酸化処理
条件の設定が容易であり、このため膜厚の制御性および
再現性を良くすることができ、さらに界面準位密度が低
減し、絶縁破壊特性を良くすることができる。
を用いて形成したオゾン酸化膜としているので、ＳｉＯ
2膜からなるトンネル酸化膜と比較して、Ｏ3がＯ2に比
べて反応性が高く、このため３５０℃程度の低温下であ
っても酸化膜の成長速度が速く、ひいては膜厚が１０〜
５０Å程度と極めて薄くても、膜厚の均一性を良くする
ことができ、またＯ3の流量、温度、圧力等の酸化処理
条件の設定が容易であり、このため膜厚の制御性および
再現性を良くすることができ、さらに界面準位密度が低
減し、絶縁破壊特性を良くすることができる。
【０００６】
【実施例】図１〜図６はそれぞれこの発明の一実施例に
おけるメモリトランジスタの各製造工程を示したもので
ある。そこで、これらの図を順に参照しながら、メモリ
トランジスタの構造についてその製造方法と併せ説明す
る。
おけるメモリトランジスタの各製造工程を示したもので
ある。そこで、これらの図を順に参照しながら、メモリ
トランジスタの構造についてその製造方法と併せ説明す
る。
【０００７】まず、図１に示すように、単結晶のｎ型Ｓ
ｉ基板（半導体層）１の上面側にボロンイオンの注入拡
散により形成されたｐ型領域２の上面の所定のメモリト
ランジスタ形成領域以外に、図示しないシリコン窒化膜
をマスクとして、ＬＯＣＯＳ法によりフィールド酸化膜
３を形成する。この場合、Ｓｉ基板の代わりに、ポリシ
リコン基板を用いるようにしてもよい。次に、マスクと
してのシリコン窒化膜をエッチングして除去し、この除
去した部分におけるＳｉ基板１の上面に、３５０℃程度
の温度下でＯ3（オゾン）ガスを用いた常圧熱酸化処理
を施すことにより、Ｏ3酸化膜からなる下層ＵＴＯ(Ultr
aThin Oxide)膜（トンネル酸化膜）４を１０〜５０Å程
度の厚さに形成する。Ｏ3酸化膜からなるトンネル酸化
膜は、ＳｉＯ2膜からなるトンネル酸化膜と比較して、
Ｏ3ガスはＯ2ガスに比べて反応性が高いので、３５０℃
程度の低温下であっても酸化膜の成長速度が速く、この
ため膜厚が１０〜５０Å程度と極めて薄くても、膜厚の
均一性を良くすることができ、またＯ3ガスは流量、温
度、圧力等の酸化処理条件の設定が容易であり、このた
め膜厚の制御性および再現性を良くすることができ、さ
らに界面準位密度が低減し、絶縁破壊特性を良くするこ
とができる。
ｉ基板（半導体層）１の上面側にボロンイオンの注入拡
散により形成されたｐ型領域２の上面の所定のメモリト
ランジスタ形成領域以外に、図示しないシリコン窒化膜
をマスクとして、ＬＯＣＯＳ法によりフィールド酸化膜
３を形成する。この場合、Ｓｉ基板の代わりに、ポリシ
リコン基板を用いるようにしてもよい。次に、マスクと
してのシリコン窒化膜をエッチングして除去し、この除
去した部分におけるＳｉ基板１の上面に、３５０℃程度
の温度下でＯ3（オゾン）ガスを用いた常圧熱酸化処理
を施すことにより、Ｏ3酸化膜からなる下層ＵＴＯ(Ultr
aThin Oxide)膜（トンネル酸化膜）４を１０〜５０Å程
度の厚さに形成する。Ｏ3酸化膜からなるトンネル酸化
膜は、ＳｉＯ2膜からなるトンネル酸化膜と比較して、
Ｏ3ガスはＯ2ガスに比べて反応性が高いので、３５０℃
程度の低温下であっても酸化膜の成長速度が速く、この
ため膜厚が１０〜５０Å程度と極めて薄くても、膜厚の
均一性を良くすることができ、またＯ3ガスは流量、温
度、圧力等の酸化処理条件の設定が容易であり、このた
め膜厚の制御性および再現性を良くすることができ、さ
らに界面準位密度が低減し、絶縁破壊特性を良くするこ
とができる。
【０００８】次に、図２に示すように、９００〜１２０
０℃の高温下でＮＨ3ガスまたはＮＨ3を主成分とする混
合ガスを用いた熱処理を施し、下層ＵＴＯ膜４を介して
そのすぐ下側におけるＳｉ基板１の上面を窒化し、ＵＴ
Ｎ(Ultra Thin Nitride)膜５を１０〜３０Å程度の厚さ
に形成する。この場合、下層ＵＴＯ膜４の部分に対応す
る領域のＳｉ基板１の上面のみを窒化することができる
ので、ＵＴＮ膜５を形成した後に下層ＵＴＯ膜４を形成
する場合に比べて、製造工程数を減少することができ、
かつ膜質が良好となり、エネルギバンドを緩傾斜とする
ので、一層の低電圧駆動が可能となる。
０℃の高温下でＮＨ3ガスまたはＮＨ3を主成分とする混
合ガスを用いた熱処理を施し、下層ＵＴＯ膜４を介して
そのすぐ下側におけるＳｉ基板１の上面を窒化し、ＵＴ
Ｎ(Ultra Thin Nitride)膜５を１０〜３０Å程度の厚さ
に形成する。この場合、下層ＵＴＯ膜４の部分に対応す
る領域のＳｉ基板１の上面のみを窒化することができる
ので、ＵＴＮ膜５を形成した後に下層ＵＴＯ膜４を形成
する場合に比べて、製造工程数を減少することができ、
かつ膜質が良好となり、エネルギバンドを緩傾斜とする
ので、一層の低電圧駆動が可能となる。
【０００９】次に、図３に示すように、下層ＵＴＯ膜４
およびフィールド酸化膜３の上面に７００〜８００℃の
温度下でＳｉＨ2Ｃｌ2とＮＨ3の混合ガスを用いた減圧
ＣＶＤ法によりＳｉ3Ｎ4からなるＳｉ窒化膜（シリサイ
ド膜）６を１００Å以下の厚さに形成する。この場合、
ＮＨ3の流量比を大きくしてＳｉ／Ｎ比を０．８５〜
１．１５程度として、Ｓｉ窒化膜６をＵＴＮ膜５よりも
Ｓｉ過剰とすると、電荷捕獲特性を大きくすることがで
きる。
およびフィールド酸化膜３の上面に７００〜８００℃の
温度下でＳｉＨ2Ｃｌ2とＮＨ3の混合ガスを用いた減圧
ＣＶＤ法によりＳｉ3Ｎ4からなるＳｉ窒化膜（シリサイ
ド膜）６を１００Å以下の厚さに形成する。この場合、
ＮＨ3の流量比を大きくしてＳｉ／Ｎ比を０．８５〜
１．１５程度として、Ｓｉ窒化膜６をＵＴＮ膜５よりも
Ｓｉ過剰とすると、電荷捕獲特性を大きくすることがで
きる。
【００１０】次に、図４に示すように、Ｓｉ窒化膜６の
上面を直接酸化することにより、Ｓｉ窒化膜６の上面に
上層ＵＴＯ膜７を２０Å程度の厚さに形成する。この方
法として、９００〜１２００℃で熱酸化する高温処理で
もよいが、この場合にも３５０℃程度の温度下でＯ3ガ
スを用いた常圧熱酸化処理を施すことが望ましい。次
に、上層ＵＴＯ膜７の上面に６００℃程度の温度下でＳ
ｉＨ4ガスを用いた減圧ＣＶＤ法によりゲート電極用の
ポリシリコン膜８を２０００Å程度の厚さに形成する。
上面を直接酸化することにより、Ｓｉ窒化膜６の上面に
上層ＵＴＯ膜７を２０Å程度の厚さに形成する。この方
法として、９００〜１２００℃で熱酸化する高温処理で
もよいが、この場合にも３５０℃程度の温度下でＯ3ガ
スを用いた常圧熱酸化処理を施すことが望ましい。次
に、上層ＵＴＯ膜７の上面に６００℃程度の温度下でＳ
ｉＨ4ガスを用いた減圧ＣＶＤ法によりゲート電極用の
ポリシリコン膜８を２０００Å程度の厚さに形成する。
【００１１】次に、図５に示すように、ポリシリコン膜
８の上面にフォトレジスト膜９をパターン形成し、ドラ
イエッチングにより幅が２μｍ以下のゲート形成領域１
０を形成する。次に、この状態でリンイオンを注入拡散
し、ゲート形成領域１０の両側におけるｐ型領域２内に
高濃度の２つのｎ型領域１１を形成するとともに、ポリ
シリコン膜からなるゲート電極８の抵抗値を所定の値に
減少させる。２つのｎ型領域１１はソース領域およびド
レイン領域を形成するためのものである。この後、フォ
トレジスト膜９をエッチングして除去する。
８の上面にフォトレジスト膜９をパターン形成し、ドラ
イエッチングにより幅が２μｍ以下のゲート形成領域１
０を形成する。次に、この状態でリンイオンを注入拡散
し、ゲート形成領域１０の両側におけるｐ型領域２内に
高濃度の２つのｎ型領域１１を形成するとともに、ポリ
シリコン膜からなるゲート電極８の抵抗値を所定の値に
減少させる。２つのｎ型領域１１はソース領域およびド
レイン領域を形成するためのものである。この後、フォ
トレジスト膜９をエッチングして除去する。
【００１２】次に、図６に示すように、全表面に熱酸化
法、常圧酸化法、スパッタ酸化法等により層間絶縁膜１
２を形成し、エッチングにより所定の部分の層間絶縁膜
１２を除去して２つのコンタクトホール１３を形成す
る。次に、層間絶縁膜１２の上面にＡｌからなるソース
・ドレイン電極１４をパターン形成して２つのｎ型領域
１１とそれぞれ接続させる。かくして、不揮発性メモリ
トランジスタが形成される。
法、常圧酸化法、スパッタ酸化法等により層間絶縁膜１
２を形成し、エッチングにより所定の部分の層間絶縁膜
１２を除去して２つのコンタクトホール１３を形成す
る。次に、層間絶縁膜１２の上面にＡｌからなるソース
・ドレイン電極１４をパターン形成して２つのｎ型領域
１１とそれぞれ接続させる。かくして、不揮発性メモリ
トランジスタが形成される。
【００１３】次に、このメモリトランジスタの動作につ
いて説明するに、まずデータを書込む場合には、ゲート
電極８に＋ＶGSを印加すると、チャネル１５から電子が
ＵＴＮ膜５および下層ＵＴＯ膜４を通過してＳｉ窒化膜
６中に捕獲され、これによりしきい値電圧Ｖthが正のエ
ンハンスメント型トランジスタとなり、データが書込ま
れる。データを消去する場合には、ゲート電極８に−Ｖ
GSを印加すると、チャネル１５から正孔がＵＴＮ膜５お
よび下層ＵＴＯ膜４を通過してＳｉ窒化膜６中に捕獲さ
れ、これによりしきい値電圧Ｖthが負のデプレッション
型トランジスタとなり、データが消去される。
いて説明するに、まずデータを書込む場合には、ゲート
電極８に＋ＶGSを印加すると、チャネル１５から電子が
ＵＴＮ膜５および下層ＵＴＯ膜４を通過してＳｉ窒化膜
６中に捕獲され、これによりしきい値電圧Ｖthが正のエ
ンハンスメント型トランジスタとなり、データが書込ま
れる。データを消去する場合には、ゲート電極８に−Ｖ
GSを印加すると、チャネル１５から正孔がＵＴＮ膜５お
よび下層ＵＴＯ膜４を通過してＳｉ窒化膜６中に捕獲さ
れ、これによりしきい値電圧Ｖthが負のデプレッション
型トランジスタとなり、データが消去される。
【００１４】ところで、このメモリトランジスタでは、
Ｓｉ窒化膜６を下層ＵＴＯ膜４と上層ＵＴＯ膜７との２
つの酸化膜によって包囲しているので、Ｓｉ窒化膜６を
周囲から絶縁することができ、このためＳｉ窒化膜６か
らゲート電極８へのリーク電流が生じることがなく、デ
ータ保持特性を改善することができる。また、Ｓｉ窒化
膜６を包囲している下層ＵＴＯ膜４および上層ＵＴＯ膜
７を高温の熱酸化により形成しているので、完全に良質
で安定な酸化膜とすることができ、耐久性を良くするこ
とができる。さらに、ＵＴＮ膜５、下層ＵＴＯ膜４およ
び上層ＵＴＯ膜７が極めて薄いので、動作電圧の低電圧
化を図ることもできる。なお、このメモリトランジスタ
では、従来のものがＭＮＯＳ型と称されているのに対
し、ＭＯＮＯＮＳ(Metal Oxide Nitride Oxide Nitride
Semiconductor)型と称することができる。しかしなが
ら、この発明は従来タイプのＭＮＯＳ型にも適用可能で
ある。
Ｓｉ窒化膜６を下層ＵＴＯ膜４と上層ＵＴＯ膜７との２
つの酸化膜によって包囲しているので、Ｓｉ窒化膜６を
周囲から絶縁することができ、このためＳｉ窒化膜６か
らゲート電極８へのリーク電流が生じることがなく、デ
ータ保持特性を改善することができる。また、Ｓｉ窒化
膜６を包囲している下層ＵＴＯ膜４および上層ＵＴＯ膜
７を高温の熱酸化により形成しているので、完全に良質
で安定な酸化膜とすることができ、耐久性を良くするこ
とができる。さらに、ＵＴＮ膜５、下層ＵＴＯ膜４およ
び上層ＵＴＯ膜７が極めて薄いので、動作電圧の低電圧
化を図ることもできる。なお、このメモリトランジスタ
では、従来のものがＭＮＯＳ型と称されているのに対
し、ＭＯＮＯＮＳ(Metal Oxide Nitride Oxide Nitride
Semiconductor)型と称することができる。しかしなが
ら、この発明は従来タイプのＭＮＯＳ型にも適用可能で
ある。
【００１５】なお、この発明は、図７に示すように、Ｌ
ＤＤ(LightlyDoped Drain)構造と称されるものにも適用
することができる。この図において、図６と同一名称部
分には同一の符号を付し、その説明を適宜省略する。こ
のメモリトランジスタでは、ＵＴＮ膜５の両側がその上
側の下層ＵＴＯ膜４等の両側に突出され、この突出され
た部分に対応する領域のｎ型領域１１が不純物濃度の低
いソース・ドレイン領域１１ａとされ、それ以外の領域
のｎ型領域１１が不純物濃度の高いソース・ドレイン領
域１１ｂとされ、そして不純物濃度の低いソース・ドレ
イン領域１１ａによって高電界を緩和するための領域が
形成され、これにより通常のＭＯＳ構造のものと比較し
て、耐圧の向上等を図って高信頼性化したＬＤＤ構造と
なっている。また、このメモリトランジスタでは、３つ
のｎ型領域１１が備えられ、左側と中央の２つのｎ型領
域１１に対応する部分によってＬＤＤ構造のメモリトラ
ンジスタ２１が形成され、中央と右側の２つのｎ型領域
１１に対応する部分によってＬＤＤ構造の選択トランジ
スタ２２が形成された構造となっている。そして、選択
トランジスタ２２のゲート電極２３にＶONが印加される
と、メモリトランジスタ２１が消去状態のデプレッショ
ン型トランジスタとなっている場合には２つのソース・
ドレイン電極１４間に電流が流れることによりデータが
読出され、書込み状態のエンハンスメント型トランジス
タとなっている場合には２つのソース・ドレイン電極１
４間に電流が流れず、メモリトランジスタ２１の状態を
判定することができる。
ＤＤ(LightlyDoped Drain)構造と称されるものにも適用
することができる。この図において、図６と同一名称部
分には同一の符号を付し、その説明を適宜省略する。こ
のメモリトランジスタでは、ＵＴＮ膜５の両側がその上
側の下層ＵＴＯ膜４等の両側に突出され、この突出され
た部分に対応する領域のｎ型領域１１が不純物濃度の低
いソース・ドレイン領域１１ａとされ、それ以外の領域
のｎ型領域１１が不純物濃度の高いソース・ドレイン領
域１１ｂとされ、そして不純物濃度の低いソース・ドレ
イン領域１１ａによって高電界を緩和するための領域が
形成され、これにより通常のＭＯＳ構造のものと比較し
て、耐圧の向上等を図って高信頼性化したＬＤＤ構造と
なっている。また、このメモリトランジスタでは、３つ
のｎ型領域１１が備えられ、左側と中央の２つのｎ型領
域１１に対応する部分によってＬＤＤ構造のメモリトラ
ンジスタ２１が形成され、中央と右側の２つのｎ型領域
１１に対応する部分によってＬＤＤ構造の選択トランジ
スタ２２が形成された構造となっている。そして、選択
トランジスタ２２のゲート電極２３にＶONが印加される
と、メモリトランジスタ２１が消去状態のデプレッショ
ン型トランジスタとなっている場合には２つのソース・
ドレイン電極１４間に電流が流れることによりデータが
読出され、書込み状態のエンハンスメント型トランジス
タとなっている場合には２つのソース・ドレイン電極１
４間に電流が流れず、メモリトランジスタ２１の状態を
判定することができる。
【００１６】上記実施例では、この発明を単結晶半導体
基板に適用した場合について説明したが、これに限定さ
れず、半導体薄膜を用いて実施することもできる。この
場合、コプラナ型のみならず、逆コプラナ型、スタガ
型、逆スタガ型等にも適用することができる。
基板に適用した場合について説明したが、これに限定さ
れず、半導体薄膜を用いて実施することもできる。この
場合、コプラナ型のみならず、逆コプラナ型、スタガ
型、逆スタガ型等にも適用することができる。
【００１７】
【発明の効果】以上説明したように、この発明によれ
ば、トンネル酸化膜をＯ3ガスを用いて形成したオゾン
酸化膜としているので、ＳｉＯ2膜からなるトンネル酸
化膜と比較して、Ｏ3ガスがＯ2ガスに比べて反応性が高
く、このため３５０℃程度の低温下であっても酸化膜の
成長速度が速く、ひいては膜厚が１０〜５０Å程度と極
めて薄くても、膜厚の均一性を良くすることができ、ま
たＯ3ガスは流量、温度、圧力等の酸化処理条件の設定
が容易であり、このため膜厚の制御性および再現性を良
くすることができ、さらに界面準位密度が低減し、絶縁
破壊特性を良くすることができる。
ば、トンネル酸化膜をＯ3ガスを用いて形成したオゾン
酸化膜としているので、ＳｉＯ2膜からなるトンネル酸
化膜と比較して、Ｏ3ガスがＯ2ガスに比べて反応性が高
く、このため３５０℃程度の低温下であっても酸化膜の
成長速度が速く、ひいては膜厚が１０〜５０Å程度と極
めて薄くても、膜厚の均一性を良くすることができ、ま
たＯ3ガスは流量、温度、圧力等の酸化処理条件の設定
が容易であり、このため膜厚の制御性および再現性を良
くすることができ、さらに界面準位密度が低減し、絶縁
破壊特性を良くすることができる。
【図１】この発明の一実施例におけるメモリトランジス
タの製造に際し、Ｓｉ基板上に下層ＵＴＯ膜を形成した
状態の断面図。
タの製造に際し、Ｓｉ基板上に下層ＵＴＯ膜を形成した
状態の断面図。
【図２】このメモリトランジスタの製造に際し、下層Ｕ
ＴＯ膜下のＳｉ基板上にＵＴＮ膜を形成した状態の断面
図。
ＴＯ膜下のＳｉ基板上にＵＴＮ膜を形成した状態の断面
図。
【図３】このメモリトランジスタの製造に際し、下層Ｕ
ＴＯ膜上にＳｉ窒化膜を形成した状態の断面図。
ＴＯ膜上にＳｉ窒化膜を形成した状態の断面図。
【図４】このメモリトランジスタの製造に際し、Ｓｉ窒
化膜上に上層ＵＴＯ膜を形成した状態の断面図。
化膜上に上層ＵＴＯ膜を形成した状態の断面図。
【図５】このメモリトランジスタの製造に際し、ゲート
形成領域を形成した状態の断面図。
形成領域を形成した状態の断面図。
【図６】このメモリトランジスタの製造に際し、ソース
・ドレイン電極等を形成した状態の断面図。
・ドレイン電極等を形成した状態の断面図。
【図７】この発明の他の実施例におけるメモリトランジ
スタの要部の断面図。
スタの要部の断面図。
１ Ｓｉ基板（半導体層） ４ 下層ＵＴＯ膜（トンネル酸化膜） ５ ＵＴＮ膜 ６ Ｓｉ窒化膜（シリサイド膜） ７ 上層ＵＴＯ膜 ８ ゲート電極
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (6)
- 【請求項１】 半導体層とゲート電極との間にトンネル
酸化膜と絶縁膜とを介在してなるメモリトランジスタに
おいて、 前記トンネル酸化膜はＯ３ガスを用いて形成したオゾン
酸化膜からなることを特徴とするメモリトランジスタ。 - 【請求項２】 前記トンネル酸化膜の膜厚は１０〜５０
Å程度であることを特徴とする請求項１記載のメモリト
ランジスタ。 - 【請求項３】 前記半導体層と前記トンネル酸化膜との
間にシリコン窒化薄膜を介在してなることを特徴とする
請求項１記載のメモリトランジスタ。 - 【請求項４】 前記半導体層と前記トンネル酸化膜との
間にシリコン窒化薄膜を介在するとともに、前記絶縁膜
と前記ゲート電極との間にシリコン酸化薄膜を介在して
なることを特徴とする請求項１記載のメモリトランジス
タ。 - 【請求項５】 前記半導体層はシリコンからなることを
特徴とする請求項１記載のメモリトランジスタ。 - 【請求項６】 前記半導体層はポリシリコンからなるこ
とを特徴とする請求項１記載のメモリトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113675A JP3028635B2 (ja) | 1991-04-19 | 1991-04-19 | メモリトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Family
ID=14618322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3113675A Expired - Lifetime JP3028635B2 (ja) | 1991-04-19 | 1991-04-19 | メモリトランジスタ |
Country Status (1)
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| JP (1) | JP3028635B2 (ja) |
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-
1991
- 1991-04-19 JP JP3113675A patent/JP3028635B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH04320378A (ja) | 1992-11-11 |
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