JP3026788B2 - ユニファイド・メモリ・アーキテクチャを有するコンピュータ・システム - Google Patents
ユニファイド・メモリ・アーキテクチャを有するコンピュータ・システムInfo
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Description
【０００１】
【発明の属する技術分野】本発明は総括的にいえば、コ
ンピュータ・システムなどのためのメモリ・システムに
関し、詳細にいえば、画像およびグラフィックス描画、
ならびに高解像度表示装置におけるスクリーン・リフレ
ッシュ操作のための、細分性の問題のない広帯域幅で、
フレキシブルなフレームバッファ構成が必要とされるコ
ンピュータ・メモリ・システム用の改善された方法およ
び装置に関する。
ンピュータ・システムなどのためのメモリ・システムに
関し、詳細にいえば、画像およびグラフィックス描画、
ならびに高解像度表示装置におけるスクリーン・リフレ
ッシュ操作のための、細分性の問題のない広帯域幅で、
フレキシブルなフレームバッファ構成が必要とされるコ
ンピュータ・メモリ・システム用の改善された方法およ
び装置に関する。
【０００２】
【従来の技術】インターナショナル・ビジネス・マシー
ンズ（ＩＢＭ）社のオリジナルなパーソナル・コンピュ
ータ（ＰＣ）のディスプレイ・メモリは、６４キロバイ
ト（６４ＫＢ）の予約ランダム・アクセス・メモリ（Ｒ
ＡＭ）アドレス空間で構成されており、そのうちの４Ｋ
Ｂがモノクロームのキャラクタ・ベースのディスプレイ
・アダプタに使用され、１６ＫＢがオプションのカラー
・グラフィックス・ディスプレイ・アダプタ（ＣＧＡ）
に使用されていた。追加の予約アドレス空間が元のモノ
クローム表示装置およびカラー・グラフィックス表示装
置よりも高い解像度の表示装置を目的としたものであっ
た。このメモリ・アドレスの割振りはＩＢＭ ＰＣで使
用されていたＩｎｔｅｌ８０８８マイクロプロセッサの
１６ビット内部アーキテクチャで利用可能な１メガバイ
ト（１ＭＢ）のアドレス指定に基づいていた。上位互換
性を与えるために、この「レガシー」アドレス空間はマ
イクロプロセッサおよびオペレーティング・システムの
以降の世代で保持されていた。最初の高解像度表示は拡
張グラフィックス・アダプタ（ＥＧＡ）表示仕様であ
り、その後ビデオ・グラフィックス・アレイ（ＶＧＡ）
表示仕様が現れた。
ンズ（ＩＢＭ）社のオリジナルなパーソナル・コンピュ
ータ（ＰＣ）のディスプレイ・メモリは、６４キロバイ
ト（６４ＫＢ）の予約ランダム・アクセス・メモリ（Ｒ
ＡＭ）アドレス空間で構成されており、そのうちの４Ｋ
Ｂがモノクロームのキャラクタ・ベースのディスプレイ
・アダプタに使用され、１６ＫＢがオプションのカラー
・グラフィックス・ディスプレイ・アダプタ（ＣＧＡ）
に使用されていた。追加の予約アドレス空間が元のモノ
クローム表示装置およびカラー・グラフィックス表示装
置よりも高い解像度の表示装置を目的としたものであっ
た。このメモリ・アドレスの割振りはＩＢＭ ＰＣで使
用されていたＩｎｔｅｌ８０８８マイクロプロセッサの
１６ビット内部アーキテクチャで利用可能な１メガバイ
ト（１ＭＢ）のアドレス指定に基づいていた。上位互換
性を与えるために、この「レガシー」アドレス空間はマ
イクロプロセッサおよびオペレーティング・システムの
以降の世代で保持されていた。最初の高解像度表示は拡
張グラフィックス・アダプタ（ＥＧＡ）表示仕様であ
り、その後ビデオ・グラフィックス・アレイ（ＶＧＡ）
表示仕様が現れた。
【０００３】今日、ＰＣは要求がますます高くなる表示
機能、特にマルチメディア・アプリケーション、ならび
にコンピュータ支援設計（ＣＡＤ）およびグラフィック
ス・レンダリング・アプリケーションで使用されてい
る。マルチメディア・アプリケーションとしては、モー
ション・ピクチャー・エキスパート・グループ（ＭＰＥ
Ｇ）規格を使用した完全動画ビデオ・クリップなどがあ
る。ＣＡＤおよびグラフィック・レンダリング・アプリ
ケーションは構造内でのシミュレートされた歩行を含む
物理的構造を「視覚化」するために使用できる３次元
（３Ｄ）ビューを生成するために使用される。
機能、特にマルチメディア・アプリケーション、ならび
にコンピュータ支援設計（ＣＡＤ）およびグラフィック
ス・レンダリング・アプリケーションで使用されてい
る。マルチメディア・アプリケーションとしては、モー
ション・ピクチャー・エキスパート・グループ（ＭＰＥ
Ｇ）規格を使用した完全動画ビデオ・クリップなどがあ
る。ＣＡＤおよびグラフィック・レンダリング・アプリ
ケーションは構造内でのシミュレートされた歩行を含む
物理的構造を「視覚化」するために使用できる３次元
（３Ｄ）ビューを生成するために使用される。
【０００４】これらの要求の厳しい表示機能はますます
多くのメモリの割振りを必要とするが、表示機能専用の
メモリ・アドレスを追加するだけではこの問題を解決す
ることはできず、また実際に新しい問題を生じている。
まず、表示画像を生成するディスプレイ・アダプタにメ
モリ内のデータを取得するだけでも、データ転送率ない
し帯域幅の問題がある。第２に、データ転送率の問題に
対して提案されている解決策の中には、細分性の問題を
生じるものがある。これらおよびその他の表示の問題は
将来もっと重大なものとなると考えられている。
多くのメモリの割振りを必要とするが、表示機能専用の
メモリ・アドレスを追加するだけではこの問題を解決す
ることはできず、また実際に新しい問題を生じている。
まず、表示画像を生成するディスプレイ・アダプタにメ
モリ内のデータを取得するだけでも、データ転送率ない
し帯域幅の問題がある。第２に、データ転送率の問題に
対して提案されている解決策の中には、細分性の問題を
生じるものがある。これらおよびその他の表示の問題は
将来もっと重大なものとなると考えられている。
【０００５】ディスプレイ・メモリの問題を解決する手
法の１つは、メイン・メモリとフレームバッファとが単
一のメモリ・システムに組み合わされるユニファイド・
メモリ・アーキテクチャ（ＵＭＡ）仕様を採用すること
である。 このアーキテクチャはメイン・メモリおよび
フレームバッファに対して記憶域をフレキシブルに共用
することにより総メモリ容量を減らすことができ、また
ローエンドＰＣに関して細分性の問題を解決できるとい
う利点がある。しかしながら、ＵＭＡ表示システムはグ
ラフィックス性能および解像度に対する要望が高くなっ
た場合に、性能上の問題があることが知られている。
法の１つは、メイン・メモリとフレームバッファとが単
一のメモリ・システムに組み合わされるユニファイド・
メモリ・アーキテクチャ（ＵＭＡ）仕様を採用すること
である。 このアーキテクチャはメイン・メモリおよび
フレームバッファに対して記憶域をフレキシブルに共用
することにより総メモリ容量を減らすことができ、また
ローエンドＰＣに関して細分性の問題を解決できるとい
う利点がある。しかしながら、ＵＭＡ表示システムはグ
ラフィックス性能および解像度に対する要望が高くなっ
た場合に、性能上の問題があることが知られている。
【０００６】本発明をよりよく理解するために、上記で
概要を述べた従来のメモリ・システム、および表示の問
題に対する解決策の例をまず説明する。図面、特に図１
を参照すると、現在のパーソナル・コンピュータ・シス
テム（ＰＣ）のＶＧＡ（ビデオ・グラフィックス・アレ
イ）に見られるフレームバッファに対して、専用のメモ
リ・システムが使用されているコンピュータ・システム
の例が示されている。図面の左側には、パーソナル・コ
ンピュータの関連するハードウェアが示されており、図
面の右側には、対応するメモリ・アドレス空間が示され
ている。コンピュータ・システムは中央演算処理装置
（ＣＰＵ）１１を備えており、このＣＰＵはコア論理１
２により、メイン・メモリ１３（すなわち、ＲＡＭ）お
よび入出力（Ｉ／Ｏ）バス１４の両方とインタフェース
している。Ｉ／Ｏバス１４には、フレームバッファ１６
を有するグラフィック・アクセラレータ１５が接続され
ている。グラフィック・アクセラレータの出力は陰極線
管（ＣＲＴ）などの表示装置（図示せず）に供給され
る。このコンピュータ・アーキテクチャにおいて、フレ
ームバッファ・アドレス空間がメイン・メモリのものと
別になっていることがわかる。
概要を述べた従来のメモリ・システム、および表示の問
題に対する解決策の例をまず説明する。図面、特に図１
を参照すると、現在のパーソナル・コンピュータ・シス
テム（ＰＣ）のＶＧＡ（ビデオ・グラフィックス・アレ
イ）に見られるフレームバッファに対して、専用のメモ
リ・システムが使用されているコンピュータ・システム
の例が示されている。図面の左側には、パーソナル・コ
ンピュータの関連するハードウェアが示されており、図
面の右側には、対応するメモリ・アドレス空間が示され
ている。コンピュータ・システムは中央演算処理装置
（ＣＰＵ）１１を備えており、このＣＰＵはコア論理１
２により、メイン・メモリ１３（すなわち、ＲＡＭ）お
よび入出力（Ｉ／Ｏ）バス１４の両方とインタフェース
している。Ｉ／Ｏバス１４には、フレームバッファ１６
を有するグラフィック・アクセラレータ１５が接続され
ている。グラフィック・アクセラレータの出力は陰極線
管（ＣＲＴ）などの表示装置（図示せず）に供給され
る。このコンピュータ・アーキテクチャにおいて、フレ
ームバッファ・アドレス空間がメイン・メモリのものと
別になっていることがわかる。
【０００７】コンピュータのフレームバッファ１６から
の出力を画像として、陰極線管（ＣＲＴ）などの画面に
一定の転送率で提示するのが普通である（スクリーン・
リフレッシュ操作と呼ぶ）。表示画像はフレームバッフ
ァ１６に格納されているピクセルの集まりで構成されて
いる。表示装置に対する画像およびグラフィックスの描
画はフレームバッファに収められているピクセル情報
を、中央演算処理装置（ＣＰＵ）１１およびグラフィッ
クス・アダプタ１５によって改変することによって行わ
れる。表示解像度と色の深さを増やすのには、スクリー
ン・リフレッシュ操作と、画像およびグラフィックス描
画に対するフレームバッファの密度を高め、データ転送
率を高くする必要がある。データ転送率の要件は単一ポ
ートの高速ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）を使用するか、あるいはビデオ・ランダム
・アクセス・メモリ（ＶＲＡＭ）などのデュアル・ポー
ト・メモリ・アーキテクチャを使用するスクリーン・リ
フレッシュ操作用の付加的な専用ポートを使用すること
によって満たされる。
の出力を画像として、陰極線管（ＣＲＴ）などの画面に
一定の転送率で提示するのが普通である（スクリーン・
リフレッシュ操作と呼ぶ）。表示画像はフレームバッフ
ァ１６に格納されているピクセルの集まりで構成されて
いる。表示装置に対する画像およびグラフィックスの描
画はフレームバッファに収められているピクセル情報
を、中央演算処理装置（ＣＰＵ）１１およびグラフィッ
クス・アダプタ１５によって改変することによって行わ
れる。表示解像度と色の深さを増やすのには、スクリー
ン・リフレッシュ操作と、画像およびグラフィックス描
画に対するフレームバッファの密度を高め、データ転送
率を高くする必要がある。データ転送率の要件は単一ポ
ートの高速ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）を使用するか、あるいはビデオ・ランダム
・アクセス・メモリ（ＶＲＡＭ）などのデュアル・ポー
ト・メモリ・アーキテクチャを使用するスクリーン・リ
フレッシュ操作用の付加的な専用ポートを使用すること
によって満たされる。
【０００８】図１に示すような専用フレームバッファ・
メモリ・システムは近い将来問題を生じる可能性があ
る。第１の問題はメモリ細分性の問題である。フレーム
バッファを構成するために必要なメモリ・チップの数
は、これまで減少してきている。現在、２メガバイト
（２ＭＢ）のフレームバッファは単一の１６メガビット
（１６Ｍｂ）のＤＲＡＭによって実現することができ
る。６４ＭｂのＤＲＡＭが使用される次の世代では、単
一のＤＲＡＭチップがフレームバッファに必要なものよ
りも多くのメモリを含むことができよう。したがって、
専用フレームバッファ・メモリ・システムはメモリ細分
性の問題をこうむることとなる。第２に、フレームバッ
ファ・メモリが含んでいるメモリ容量が限定された量で
ある（単一のフレームバッファに十分なだけの）ことが
しばしばあるため、付加的なメイン・メモリ空間を使用
しない限り、複数のフレームバッファを柔軟な態様で割
り振ることも、画像層構成を行うこともできない。この
種のデータの取扱いはマルチメディア・アプリケーショ
ンにおいてその重要度が高くなる。
メモリ・システムは近い将来問題を生じる可能性があ
る。第１の問題はメモリ細分性の問題である。フレーム
バッファを構成するために必要なメモリ・チップの数
は、これまで減少してきている。現在、２メガバイト
（２ＭＢ）のフレームバッファは単一の１６メガビット
（１６Ｍｂ）のＤＲＡＭによって実現することができ
る。６４ＭｂのＤＲＡＭが使用される次の世代では、単
一のＤＲＡＭチップがフレームバッファに必要なものよ
りも多くのメモリを含むことができよう。したがって、
専用フレームバッファ・メモリ・システムはメモリ細分
性の問題をこうむることとなる。第２に、フレームバッ
ファ・メモリが含んでいるメモリ容量が限定された量で
ある（単一のフレームバッファに十分なだけの）ことが
しばしばあるため、付加的なメイン・メモリ空間を使用
しない限り、複数のフレームバッファを柔軟な態様で割
り振ることも、画像層構成を行うこともできない。この
種のデータの取扱いはマルチメディア・アプリケーショ
ンにおいてその重要度が高くなる。
【０００９】最近、コンピュータ・システムのメイン・
メモリとフレームバッファが単一のメモリ・システムに
組み合わされるユニファイド・メモリ・アーキテクチャ
（ＵＭＡ）が多大な注目を集め始めている。これはメイ
ン・メモリとフレームバッファとに記憶域を柔軟に共用
することによって総メモリ容量を少なくすることがで
き、しかもフレームバッファに必要な容量が比較的少な
いローエンドＰＣに対するバッファメモリの細分性の問
題を解決できるからである（現在、フレームバッファに
１−２ＭＢ、メイン・メモリに８−１６ＭＢ）。
メモリとフレームバッファが単一のメモリ・システムに
組み合わされるユニファイド・メモリ・アーキテクチャ
（ＵＭＡ）が多大な注目を集め始めている。これはメイ
ン・メモリとフレームバッファとに記憶域を柔軟に共用
することによって総メモリ容量を少なくすることがで
き、しかもフレームバッファに必要な容量が比較的少な
いローエンドＰＣに対するバッファメモリの細分性の問
題を解決できるからである（現在、フレームバッファに
１−２ＭＢ、メイン・メモリに８−１６ＭＢ）。
【００１０】典型的なＵＭＡシステムを図２に示す。こ
のアーキテクチャにおいて、グラフィック・アクセラレ
ータはコア論理２１に組み込まれており、フレームバッ
ファはメイン・メモリ・アドレス空間の一部となってい
る。
のアーキテクチャにおいて、グラフィック・アクセラレ
ータはコア論理２１に組み込まれており、フレームバッ
ファはメイン・メモリ・アドレス空間の一部となってい
る。
【００１１】他方、ＵＭＡにはコンピュータ・システム
がより高いグラフィック性能およびより高解像度の表示
を必要とし始めた場合に、性能上の問題があることが知
られている。これはすべてのメモリ・アクセスが同じ単
一のメモリ・ポートを通じて行われたとしても、フレー
ムバッファを含んでいるメモリに対するアクセスが、ほ
かのものに比べてはるかに頻繁に行われるからである。
歴史的に、この帯域幅の要件がフレームバッファをメイ
ン・メモリと別のものとする要因となっていた。ＵＭＡ
システムにおけるこの厳しい帯域幅の要件は、近い将来
もっと悪いものになると考えられる。たとえば、１２０
０×１０２４ピクセルで、ピクセルあたり２４ビットの
解像度を有しているＳＸＧＡ表示装置はスクリーンのリ
フレッシュだけに３００ＭＢ超を、また３次元（３Ｄ）
グラフィックスおよび動画の操作を含む同時メモリ・ア
クセスに１ギガバイト（１ＧＢ）超を必要とする。この
メモリ要件がメモリ空間に沿って非対称的に分布してい
ることに留意することが重要である。換言すると、メモ
リ帯域幅の要件はスクリーン操作に関する特定のメモリ
・アドレス空間だけに対するものであり、通常のプログ
ラムおよびデータが格納されているほかのメモリ・アド
レス空間に対しては、帯域幅の要件はさほど厳しくはな
い。さらに、ＵＭＡにおけるメモリ帯域幅の問題はＣＰ
Ｕ、グラフィック・アクセラレータなどの複数のリソー
スからの同時メモリ・アクセスのためのバス・アービト
レーションによって生じるオーバヘッドにより更に大き
いものとなる。
がより高いグラフィック性能およびより高解像度の表示
を必要とし始めた場合に、性能上の問題があることが知
られている。これはすべてのメモリ・アクセスが同じ単
一のメモリ・ポートを通じて行われたとしても、フレー
ムバッファを含んでいるメモリに対するアクセスが、ほ
かのものに比べてはるかに頻繁に行われるからである。
歴史的に、この帯域幅の要件がフレームバッファをメイ
ン・メモリと別のものとする要因となっていた。ＵＭＡ
システムにおけるこの厳しい帯域幅の要件は、近い将来
もっと悪いものになると考えられる。たとえば、１２０
０×１０２４ピクセルで、ピクセルあたり２４ビットの
解像度を有しているＳＸＧＡ表示装置はスクリーンのリ
フレッシュだけに３００ＭＢ超を、また３次元（３Ｄ）
グラフィックスおよび動画の操作を含む同時メモリ・ア
クセスに１ギガバイト（１ＧＢ）超を必要とする。この
メモリ要件がメモリ空間に沿って非対称的に分布してい
ることに留意することが重要である。換言すると、メモ
リ帯域幅の要件はスクリーン操作に関する特定のメモリ
・アドレス空間だけに対するものであり、通常のプログ
ラムおよびデータが格納されているほかのメモリ・アド
レス空間に対しては、帯域幅の要件はさほど厳しくはな
い。さらに、ＵＭＡにおけるメモリ帯域幅の問題はＣＰ
Ｕ、グラフィック・アクセラレータなどの複数のリソー
スからの同時メモリ・アクセスのためのバス・アービト
レーションによって生じるオーバヘッドにより更に大き
いものとなる。
【００１２】図３は米国特許第４６６５４９５号に開示
されているものに類似したメモリ・システムを示すもの
であり、ＤＲＡＭとＶＲＡＭとが１つのメモリ・システ
ムを構成している。このアーキテクチャにおいて、ＣＰ
Ｕ１１はビデオ・システム・コントローラ３１を介し
て、メイン・メモリ１３およびフレームバッファ３２と
通信を行っており、フレームバッファ・アドレス空間は
メイン・メモリ・アドレス空間の一部となっている。
されているものに類似したメモリ・システムを示すもの
であり、ＤＲＡＭとＶＲＡＭとが１つのメモリ・システ
ムを構成している。このアーキテクチャにおいて、ＣＰ
Ｕ１１はビデオ・システム・コントローラ３１を介し
て、メイン・メモリ１３およびフレームバッファ３２と
通信を行っており、フレームバッファ・アドレス空間は
メイン・メモリ・アドレス空間の一部となっている。
【００１３】このメモリ・システムはＵＭＡにおけるス
クリーン・リフレッシュ操作用の付加的なメモリ・ポー
トを設けることにより、図１および図２に示すシステム
のメモリ細分性と帯域幅の問題をある程度軽減するもの
である。しかしながら、フレームバッファとメイン・メ
モリが依然同じメモリ・ポートを共用しているため、デ
ータ帯域幅の要件は依然としてきわめて厳しいものであ
る。
クリーン・リフレッシュ操作用の付加的なメモリ・ポー
トを設けることにより、図１および図２に示すシステム
のメモリ細分性と帯域幅の問題をある程度軽減するもの
である。しかしながら、フレームバッファとメイン・メ
モリが依然同じメモリ・ポートを共用しているため、デ
ータ帯域幅の要件は依然としてきわめて厳しいものであ
る。
【００１４】図４は高速グラフィックス・ポート（ＡＧ
Ｐ）を有するコンピュータ・システムを示す。グラフィ
ック・アクセラレータ４５およびフレームバッファ４６
を備えているグラフィックス・サブシステムは、ＣＰＵ
１１、メイン・メモリ１３およびグラフィックス・サブ
システムの間のデータ転送を加速するために、専用高速
グラフィック・システム・バス４８を介してコア論理４
２へ接続されている。テクスチャなどのグラフィック関
連データの一部はメイン・メモリ１３に格納されてい
る。
Ｐ）を有するコンピュータ・システムを示す。グラフィ
ック・アクセラレータ４５およびフレームバッファ４６
を備えているグラフィックス・サブシステムは、ＣＰＵ
１１、メイン・メモリ１３およびグラフィックス・サブ
システムの間のデータ転送を加速するために、専用高速
グラフィック・システム・バス４８を介してコア論理４
２へ接続されている。テクスチャなどのグラフィック関
連データの一部はメイン・メモリ１３に格納されてい
る。
【００１５】このメモリ・システムは十分なメモリ帯域
幅性能をもたらすものであるが、フレームバッファの細
分性の問題は依然存在している。さらに、このシステム
がメイン・メモリにグラフィック関連情報の一部を納め
ているため、このメモリシステム構成におけるメイン・
メモリ、フレームバッファおよびＣＰＵの間の広帯域幅
データ・フローは大量の電力を消費する。さらに、フレ
ームバッファ・メモリ・サイズが限定されていることに
よって、総メモリ・コストが下がるが、複数のフレーム
バッファを柔軟に割り振ることができない。
幅性能をもたらすものであるが、フレームバッファの細
分性の問題は依然存在している。さらに、このシステム
がメイン・メモリにグラフィック関連情報の一部を納め
ているため、このメモリシステム構成におけるメイン・
メモリ、フレームバッファおよびＣＰＵの間の広帯域幅
データ・フローは大量の電力を消費する。さらに、フレ
ームバッファ・メモリ・サイズが限定されていることに
よって、総メモリ・コストが下がるが、複数のフレーム
バッファを柔軟に割り振ることができない。
【００１６】図５はフレームバッファにＷｉｎｄｏｗＲ
ＡＭ５６を使用しているコンピュータ・システムを示
す。ＷｉｎｄｏｗＲＡＭは１つのチップに統合されたＤ
ＲＡＭアレイ、整合ＢｉｔＢＬＴ（ビット・ブロック転
送）機能などの限定された論理機能、および付加シリア
ル・ポートを含んでいる。
ＡＭ５６を使用しているコンピュータ・システムを示
す。ＷｉｎｄｏｗＲＡＭは１つのチップに統合されたＤ
ＲＡＭアレイ、整合ＢｉｔＢＬＴ（ビット・ブロック転
送）機能などの限定された論理機能、および付加シリア
ル・ポートを含んでいる。
【００１７】ランダム・ポート５９は内部論理機能に対
する付加的なハード・ワイヤ制御部を備えた標準ＤＲＡ
Ｍインタフェースを有している。しかしながら、外部ハ
ード・ワイヤ制御部には次の問題がある。第１に、制御
部用の特別なインタフェースが必要である。第２に、内
部論理機能の性能が低速な外部制御信号によって制限さ
れる。
する付加的なハード・ワイヤ制御部を備えた標準ＤＲＡ
Ｍインタフェースを有している。しかしながら、外部ハ
ード・ワイヤ制御部には次の問題がある。第１に、制御
部用の特別なインタフェースが必要である。第２に、内
部論理機能の性能が低速な外部制御信号によって制限さ
れる。
【００１８】最後に、Ｙａｍａｚａｋｉ他のＩＥＩＣＥ
の技術報告書、ＩＣＤ９３−１０５、１９９３はＵＭＡ
における帯域幅の問題の重要性を取り上げている。これ
はグラフィックスおよびＣＰＵのアクセスを交互に許可
することによる解決策を提供している。しかしながら、
この場合も、バス・インタフェースの重要性も、データ
集中計算機能も取り上げていない。
の技術報告書、ＩＣＤ９３−１０５、１９９３はＵＭＡ
における帯域幅の問題の重要性を取り上げている。これ
はグラフィックスおよびＣＰＵのアクセスを交互に許可
することによる解決策を提供している。しかしながら、
この場合も、バス・インタフェースの重要性も、データ
集中計算機能も取り上げていない。
【００１９】
【発明が解決しようとする課題】したがって、本発明の
目的はコンピュータ・システムにおける細分性およびメ
モリ帯域幅の問題を解決する改善された方法を提供する
ことである。
目的はコンピュータ・システムにおける細分性およびメ
モリ帯域幅の問題を解決する改善された方法を提供する
ことである。
【００２０】本発明の他の目的はメモリ帯域幅の要件が
より高いものとなった場合においても、電力消費量を削
減する改善された方法を提供することである。
より高いものとなった場合においても、電力消費量を削
減する改善された方法を提供することである。
【００２１】本発明のさらに他の目的は複数のフレーム
バッファという柔軟性のある構成を備えた改善されたメ
モリ・システムを提供することである。
バッファという柔軟性のある構成を備えた改善されたメ
モリ・システムを提供することである。
【００２２】
【課題を解決するための手段】本発明によれば、コンピ
ュータ・システムの既存の接続点に特別設計のメモリ・
チップを接続することにより、付加的なハード・ワイヤ
制御を必要としない改善されたメモリ・システム制御方
法が提供される。これはバス・インタフェースをメモリ
・チップに組み込むことにより可能となる。さらに、メ
モリ・チップは、バス・インタフェース論理およびオン
チップ・データ集中計算機能をダイナミックＲＡＭ（Ｄ
ＲＡＭ）メモリ・マクロとともに組み込む。この新しい
ＤＲＡＭおよび論理統合チップに対する２つのシステム
接続点を開示する。最初のものはローカル中央演算処理
装置（ＣＰＵ）バス・インタフェースを使用し、第２の
ものはメイン・メモリ・バスと、周辺コンポーネント相
互接続（ＰＣＩ）バスなどの代替システム・バスとの組
合せを使用する。
ュータ・システムの既存の接続点に特別設計のメモリ・
チップを接続することにより、付加的なハード・ワイヤ
制御を必要としない改善されたメモリ・システム制御方
法が提供される。これはバス・インタフェースをメモリ
・チップに組み込むことにより可能となる。さらに、メ
モリ・チップは、バス・インタフェース論理およびオン
チップ・データ集中計算機能をダイナミックＲＡＭ（Ｄ
ＲＡＭ）メモリ・マクロとともに組み込む。この新しい
ＤＲＡＭおよび論理統合チップに対する２つのシステム
接続点を開示する。最初のものはローカル中央演算処理
装置（ＣＰＵ）バス・インタフェースを使用し、第２の
ものはメイン・メモリ・バスと、周辺コンポーネント相
互接続（ＰＣＩ）バスなどの代替システム・バスとの組
合せを使用する。
【００２３】
【発明の実施の形態】特別なメモリ設計、インテリジェ
ント媒体メモリ・アーキテクチャ、およびこのアーキテ
クチャを実施するメモリ・チップが、本発明によって提
供される。メモリ・チップにはバス・インタフェース論
理およびオンチップ・データ集中計算機能がＤＲＡＭメ
モリ・マクロとともに組み込まれている。この新しいＤ
ＲＡＭおよび論理統合チップに対する２つのシステム接
続点を開示する。最初のものはローカルＣＰＵバス・イ
ンタフェースを使用し、第２のものはメイン・メモリ・
バスと、ＰＣＩバスなどの代替システム・バスとの組合
せを使用する。
ント媒体メモリ・アーキテクチャ、およびこのアーキテ
クチャを実施するメモリ・チップが、本発明によって提
供される。メモリ・チップにはバス・インタフェース論
理およびオンチップ・データ集中計算機能がＤＲＡＭメ
モリ・マクロとともに組み込まれている。この新しいＤ
ＲＡＭおよび論理統合チップに対する２つのシステム接
続点を開示する。最初のものはローカルＣＰＵバス・イ
ンタフェースを使用し、第２のものはメイン・メモリ・
バスと、ＰＣＩバスなどの代替システム・バスとの組合
せを使用する。
【００２４】図６は接続点がローカルＣＰＵバス・イン
タフェースであるメモリ・アーキテクチャのブロック図
を示す。このアーキテクチャは４つの主要チップを含ん
でいるが、チップの実際の数は選択したテクノロジー、
およびＬ２キャッシュや媒体プロセッサなどの他の必要
な機能に応じて変動できるものである。まず、ＣＰＵ６
１は汎用のデータ処理を担う。第２に、アーキテクチャ
はコア論理チップ６２を含んでおり、このチップはＰＣ
Ｉなどの入出力（Ｉ／Ｏ）バス・インタフェースおよび
標準ＤＲＡＭインタフェースを含んでいる。グラフィッ
ク・アクセラレーション機能の中には、コア論理に統合
できるものや、ＣＰＵに統合できるもの（マルチメディ
ア拡張機能（ＭＭＸ）など）がある。第３に、本発明の
主要構成要素として、メイン・メモリおよびフレームバ
ッファ用に十分な密度を含んでおり、バス・インタフェ
ース（Ｉ／Ｆ）６３１、オンチップ・データ集中計算機
能６３２およびオプションのＲＡＭディジタル・アナロ
グ変換（ＤＡＣ）機能６３３が統合された特別なメモリ
６３が必要である。メモリは待ち時間を短くし、データ
帯域幅を改善するために複数のバンク・アーキテクチャ
で配置されている。データ集中計算機能６３２は、効率
的な画像層構成のためのＢｉｔＢＬＴ（ビット・ブロッ
ク転送）、レンダリング、ｚ−比較、アルファ・ブレン
ディング、ＭＰＥＧ復号における動き補償などの機能を
実行できる。ＣＰＵ６１またはコア論理６２はメモリ帯
域幅によって制限されない、ＭＰＥＧ用のジオメトリ計
算およびＤＣＴ（離散コサイン変換）などの他の計算を
処理する。最後に、拡張が必要な場合には、標準のＤＲ
ＡＭ６４が追加される。これらのＤＲＡＭは主として、
帯域幅要件が厳しくない通常のプログラムやデータを格
納するためのものである。
タフェースであるメモリ・アーキテクチャのブロック図
を示す。このアーキテクチャは４つの主要チップを含ん
でいるが、チップの実際の数は選択したテクノロジー、
およびＬ２キャッシュや媒体プロセッサなどの他の必要
な機能に応じて変動できるものである。まず、ＣＰＵ６
１は汎用のデータ処理を担う。第２に、アーキテクチャ
はコア論理チップ６２を含んでおり、このチップはＰＣ
Ｉなどの入出力（Ｉ／Ｏ）バス・インタフェースおよび
標準ＤＲＡＭインタフェースを含んでいる。グラフィッ
ク・アクセラレーション機能の中には、コア論理に統合
できるものや、ＣＰＵに統合できるもの（マルチメディ
ア拡張機能（ＭＭＸ）など）がある。第３に、本発明の
主要構成要素として、メイン・メモリおよびフレームバ
ッファ用に十分な密度を含んでおり、バス・インタフェ
ース（Ｉ／Ｆ）６３１、オンチップ・データ集中計算機
能６３２およびオプションのＲＡＭディジタル・アナロ
グ変換（ＤＡＣ）機能６３３が統合された特別なメモリ
６３が必要である。メモリは待ち時間を短くし、データ
帯域幅を改善するために複数のバンク・アーキテクチャ
で配置されている。データ集中計算機能６３２は、効率
的な画像層構成のためのＢｉｔＢＬＴ（ビット・ブロッ
ク転送）、レンダリング、ｚ−比較、アルファ・ブレン
ディング、ＭＰＥＧ復号における動き補償などの機能を
実行できる。ＣＰＵ６１またはコア論理６２はメモリ帯
域幅によって制限されない、ＭＰＥＧ用のジオメトリ計
算およびＤＣＴ（離散コサイン変換）などの他の計算を
処理する。最後に、拡張が必要な場合には、標準のＤＲ
ＡＭ６４が追加される。これらのＤＲＡＭは主として、
帯域幅要件が厳しくない通常のプログラムやデータを格
納するためのものである。
【００２５】ＣＰＵ６１からの、あるいはバス・インタ
フェース６３１を通じてのコマンド制御により、インテ
リジェント媒体メモリ機能のソフトウェア制御が可能と
なり、ハード・ワイヤ制御を必要とすることがない。こ
のことは特別なインタフェース設計が回避されるだけで
はなく、オンチップ論理機能の制御を内部で行うことも
できるため有利である。メモリ内部の最高ビット操作能
力が３４ギガビット（３４Ｇｂ）程度で（１３３ＭＨｚ
および２５６ビットであると想定して）あり、これが今
日のハイエンド・パーソナル・コンピュータ・グラフィ
ック・システム（３３ＭＨｚおよび６４ビットであると
想定して）よりも１６倍高速であるため、制御およびア
ドレス・シーケンス生成が重大なオーバヘッドを生じる
ことに留意されたい。本発明の第１の実施の形態による
メモリ・システム・アーキテクチャは、ＵＭＡベースの
メモリ・システムの性能を向上させるためにこの高いオ
ンチップ帯域幅を利用することができる。
フェース６３１を通じてのコマンド制御により、インテ
リジェント媒体メモリ機能のソフトウェア制御が可能と
なり、ハード・ワイヤ制御を必要とすることがない。こ
のことは特別なインタフェース設計が回避されるだけで
はなく、オンチップ論理機能の制御を内部で行うことも
できるため有利である。メモリ内部の最高ビット操作能
力が３４ギガビット（３４Ｇｂ）程度で（１３３ＭＨｚ
および２５６ビットであると想定して）あり、これが今
日のハイエンド・パーソナル・コンピュータ・グラフィ
ック・システム（３３ＭＨｚおよび６４ビットであると
想定して）よりも１６倍高速であるため、制御およびア
ドレス・シーケンス生成が重大なオーバヘッドを生じる
ことに留意されたい。本発明の第１の実施の形態による
メモリ・システム・アーキテクチャは、ＵＭＡベースの
メモリ・システムの性能を向上させるためにこの高いオ
ンチップ帯域幅を利用することができる。
【００２６】更に技術が進むと、コア論理とメモリの統
合、あるいは、究極の目標として、本発明の当然の拡張
機能としてＣＰＵとの統合が実現される。
合、あるいは、究極の目標として、本発明の当然の拡張
機能としてＣＰＵとの統合が実現される。
【００２７】図７はメモリ・チップの異なる接続点を有
するアーキテクチャ例を示しており、これはメイン・メ
モリ・バスとＰＣＩバスなどの代替システム・バスとの
組み合わせである。システムは汎用データ処理を担うＣ
ＰＵ７１、Ｉ／Ｏバス７３およびメモリ・バス用のコア
論理チップ７２、ならびにバス・インタフェース回路７
４１を含んでいる。コア論理内のメモリ・バス・インタ
フェースはキャッシュ・メモリ（Ｌ２キャッシュが使用
されている場合）、メイン・メモリ７５、およびフレー
ムバッファ・メモリのマッピングおよび更新を制御す
る。ＣＰＵ７１はコア論理チップ７２を介して、フレー
ムバッファ・メモリまたはメイン・システム・メモリに
アクセスする。これにより、ＣＰＵ７１が画像およびグ
ラフィック・データ転送のために、コア論理チップ７２
を介して広帯域幅でフレームバッファへの読み書きを行
えるようになる。 ＣＰＵ７１はＩ／Ｏバス・インタフ
ェースを使用して、グラフィック・ラスタ化、ＢｉｔＢ
ＬＴ、および画像層構成などの媒体処理機能の高速化の
ためにコマンド・シーケンスをデータ集中計算機能に送
ることもできる。ＰＣＩおよびＡＧＰはＩ／Ｏバス・イ
ンタフェースの選択肢である。メモリ・アクセス間のア
ービトレーションはＶＥＳＡユニファイド・メモリ委員
会（ＶＵＭＡ）が提案しているような要求／許可方式に
よって取り扱うことができる。
するアーキテクチャ例を示しており、これはメイン・メ
モリ・バスとＰＣＩバスなどの代替システム・バスとの
組み合わせである。システムは汎用データ処理を担うＣ
ＰＵ７１、Ｉ／Ｏバス７３およびメモリ・バス用のコア
論理チップ７２、ならびにバス・インタフェース回路７
４１を含んでいる。コア論理内のメモリ・バス・インタ
フェースはキャッシュ・メモリ（Ｌ２キャッシュが使用
されている場合）、メイン・メモリ７５、およびフレー
ムバッファ・メモリのマッピングおよび更新を制御す
る。ＣＰＵ７１はコア論理チップ７２を介して、フレー
ムバッファ・メモリまたはメイン・システム・メモリに
アクセスする。これにより、ＣＰＵ７１が画像およびグ
ラフィック・データ転送のために、コア論理チップ７２
を介して広帯域幅でフレームバッファへの読み書きを行
えるようになる。 ＣＰＵ７１はＩ／Ｏバス・インタフ
ェースを使用して、グラフィック・ラスタ化、ＢｉｔＢ
ＬＴ、および画像層構成などの媒体処理機能の高速化の
ためにコマンド・シーケンスをデータ集中計算機能に送
ることもできる。ＰＣＩおよびＡＧＰはＩ／Ｏバス・イ
ンタフェースの選択肢である。メモリ・アクセス間のア
ービトレーションはＶＥＳＡユニファイド・メモリ委員
会（ＶＵＭＡ）が提案しているような要求／許可方式に
よって取り扱うことができる。
【００２８】図６に示すような接続に適応した本発明に
よるインテリジェント媒体メモリ接続の実施形態の特定
の実施例として、図８を参照されたい。スケーラブル・
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）は８メガビット
（８Ｍｂ）のブロック８０１に分割されており、その各
々は６４ビットのデータ・バスを備えている。合計８ブ
ロックのＳＤＲＡＭアレイがこの実施形態には設けられ
ており、合計８メガバイト（８ＭＢ）のダイナミック・
メモリを提供する。６４ビットのデータ・バス・インタ
フェースが、一時記憶レジスタないしライン・バッファ
８０２に接続している４つの１６ビット・ポートによっ
て構成されており、これらのレジスタないしバッファは
ＤＲＡＭアレイ８０１、入出力（Ｉ／Ｏ）ポートおよび
ピクセル処理エンジン（ＰＰＥ）８０４の間のインタフ
ェースとして使用される。バス・インタフェースおよび
制御ブロック８０３を使用して、マクロ・ブロックと外
部システム・バスの間のデータ転送を制御する。ＰＰＥ
８０４はデータのローカル処理に使用される。２次記憶
８０５は処理済のピクセル・データをバッファして、オ
プションのシリアル・ポートから出力するために使用さ
れたり、あるいはＣＲＴ表示装置を駆動するアナログＲ
ＧＢ信号への変換のためのＲＡＭ ＤＡＣマクロ８０７
への入力として使用される。チップ上の各種のマクロの
ためのクロック信号が、外部クロック（ＣＬＫ）信号を
受け取る位相ロック・ループ（ＰＬＬ）８０６によって
供給される。
よるインテリジェント媒体メモリ接続の実施形態の特定
の実施例として、図８を参照されたい。スケーラブル・
シンクロナスＤＲＡＭ（ＳＤＲＡＭ）は８メガビット
（８Ｍｂ）のブロック８０１に分割されており、その各
々は６４ビットのデータ・バスを備えている。合計８ブ
ロックのＳＤＲＡＭアレイがこの実施形態には設けられ
ており、合計８メガバイト（８ＭＢ）のダイナミック・
メモリを提供する。６４ビットのデータ・バス・インタ
フェースが、一時記憶レジスタないしライン・バッファ
８０２に接続している４つの１６ビット・ポートによっ
て構成されており、これらのレジスタないしバッファは
ＤＲＡＭアレイ８０１、入出力（Ｉ／Ｏ）ポートおよび
ピクセル処理エンジン（ＰＰＥ）８０４の間のインタフ
ェースとして使用される。バス・インタフェースおよび
制御ブロック８０３を使用して、マクロ・ブロックと外
部システム・バスの間のデータ転送を制御する。ＰＰＥ
８０４はデータのローカル処理に使用される。２次記憶
８０５は処理済のピクセル・データをバッファして、オ
プションのシリアル・ポートから出力するために使用さ
れたり、あるいはＣＲＴ表示装置を駆動するアナログＲ
ＧＢ信号への変換のためのＲＡＭ ＤＡＣマクロ８０７
への入力として使用される。チップ上の各種のマクロの
ためのクロック信号が、外部クロック（ＣＬＫ）信号を
受け取る位相ロック・ループ（ＰＬＬ）８０６によって
供給される。
【００２９】図８に示す実施形態は本発明によるインテ
リジェント媒体メモリ・チップの一例であり、当分野の
技術者にはこの例がさらに高いビデオ・メモリ機能やス
ループットをもたらすために規模を拡大できるものであ
ることが認識されよう。図６に示すような接続点を有す
る、本発明の第１の好ましい実施の形態はしたがって、
次のものを組み込んだものである。
リジェント媒体メモリ・チップの一例であり、当分野の
技術者にはこの例がさらに高いビデオ・メモリ機能やス
ループットをもたらすために規模を拡大できるものであ
ることが認識されよう。図６に示すような接続点を有す
る、本発明の第１の好ましい実施の形態はしたがって、
次のものを組み込んだものである。
【００３０】１．メイン・メモリおよびフレームバッフ
ァの両方のために十分な大きさのＤＲＡＭを、バス・イ
ンタフェースおよびデータ集中計算機能と統合する。計
算が論理速度ではなく、メモリ帯域幅によって制限され
る場合、そのような計算をデータ集中計算と定義する。
バス・インタフェースはマイクロ・コマンド生成および
内部論理機能のシーケンス制御のためのコマンド・イン
タプリタの役割を果たす回路を含んでいる。
ァの両方のために十分な大きさのＤＲＡＭを、バス・イ
ンタフェースおよびデータ集中計算機能と統合する。計
算が論理速度ではなく、メモリ帯域幅によって制限され
る場合、そのような計算をデータ集中計算と定義する。
バス・インタフェースはマイクロ・コマンド生成および
内部論理機能のシーケンス制御のためのコマンド・イン
タプリタの役割を果たす回路を含んでいる。
【００３１】２．チップはスクリーン・リフレッシュ操
作用の代替出力ポートを含んでいる。
作用の代替出力ポートを含んでいる。
【００３２】３．チップはＣＲＴ表示装置用のカラー・
パレットおよびスクリーン出力データのディジタル・ア
ナログ変換をもたらすことのできるＲＡＭディジタル・
アナログ変換（ＤＡＣ）マクロを含んでいる。
パレットおよびスクリーン出力データのディジタル・ア
ナログ変換をもたらすことのできるＲＡＭディジタル・
アナログ変換（ＤＡＣ）マクロを含んでいる。
【００３３】４．フレームバッファ・メモリまたはメイ
ン・システム・メモリへのメインＣＰＵ直接アクセスを
可能とする。これによって、コア論理およびＩ／Ｏバス
を通る場合に比較して広い帯域幅で、ＣＰＵがフレーム
バッファ・メモリに対する読み書きを行うことが可能と
なる。ＣＰＵはグラフィック・ラスタ化、ＢｉｔＢＬ
Ｔ、および画像層構成などの媒体処理機能の高速化のた
めにコマンド・シーケンスをデータ集中計算機能に送る
ことができる。
ン・システム・メモリへのメインＣＰＵ直接アクセスを
可能とする。これによって、コア論理およびＩ／Ｏバス
を通る場合に比較して広い帯域幅で、ＣＰＵがフレーム
バッファ・メモリに対する読み書きを行うことが可能と
なる。ＣＰＵはグラフィック・ラスタ化、ＢｉｔＢＬ
Ｔ、および画像層構成などの媒体処理機能の高速化のた
めにコマンド・シーケンスをデータ集中計算機能に送る
ことができる。
【００３４】５．メイン・システム・メモリの拡張は業
界標準のメモリ構成要素をメモリ・バス上の提案されて
いる回路に並列に配置することによって達成される。拡
張メモリはフレームバッファに使用されないので、帯域
幅の要件はそれほど厳しくない。
界標準のメモリ構成要素をメモリ・バス上の提案されて
いる回路に並列に配置することによって達成される。拡
張メモリはフレームバッファに使用されないので、帯域
幅の要件はそれほど厳しくない。
【００３５】本発明の第１の実施の形態による上記のア
ーキテクチャの利点は次のとおりである。
ーキテクチャの利点は次のとおりである。
【００３６】１．スクリーン・リフレッシュ操作に起因
するオーバヘッドを、ＶＲＡＭベースの専用フレームバ
ッファ・システムのものに匹敵する性能を提供すること
によって実質的に回避して、ＵＭＡの性能の問題を解決
する。
するオーバヘッドを、ＶＲＡＭベースの専用フレームバ
ッファ・システムのものに匹敵する性能を提供すること
によって実質的に回避して、ＵＭＡの性能の問題を解決
する。
【００３７】２．コア論理およびＧＵＩを通さずに、メ
モリにＣＰＵからランダムにアクセスできるため、この
アーキテクチャはＵＭＡベースのメモリ・システムの性
能を更に改善する。したがって、アクセスは従来のＵＭ
Ａシステムのものよりもはるかに高速になる。
モリにＣＰＵからランダムにアクセスできるため、この
アーキテクチャはＵＭＡベースのメモリ・システムの性
能を更に改善する。したがって、アクセスは従来のＵＭ
Ａシステムのものよりもはるかに高速になる。
【００３８】３．メモリ内部でデータ集中計算機能を行
うことによって、スクリーン関連操作の性能をさらに強
化することができる。
うことによって、スクリーン関連操作の性能をさらに強
化することができる。
【００３９】４．チップはチップに統合されたバス・イ
ンタフェース回路を含んでいる。バス・インタフェース
回路はいくつかのオンチップ機能およびオフチップ機能
の間のアービトレーションに必須である。また、外部ク
ロック周波数と内部クロック周波数の間の差による周波
数変換の要件も提供する。
ンタフェース回路を含んでいる。バス・インタフェース
回路はいくつかのオンチップ機能およびオフチップ機能
の間のアービトレーションに必須である。また、外部ク
ロック周波数と内部クロック周波数の間の差による周波
数変換の要件も提供する。
【００４０】５．チップがローカル・バスに直接接続さ
れているため、メモリ操作を制御するための付加的なハ
ード・ワイヤを必要としない。コマンド・シーケンスを
いくつかのＩ／Ｏアドレスに送るか、アドレス空間に特
にマップされたレジスタに書き込むことによって、コマ
ンドをＣＰＵからメモリへ渡すことができる。
れているため、メモリ操作を制御するための付加的なハ
ード・ワイヤを必要としない。コマンド・シーケンスを
いくつかのＩ／Ｏアドレスに送るか、アドレス空間に特
にマップされたレジスタに書き込むことによって、コマ
ンドをＣＰＵからメモリへ渡すことができる。
【００４１】６．制御信号が高速な内部クロック周波数
で送られるため、オンメモリ機能の制御オーバヘッドは
外部ハード・ワイヤ制御に比較してはるかに小さいもの
とすることができる。
で送られるため、オンメモリ機能の制御オーバヘッドは
外部ハード・ワイヤ制御に比較してはるかに小さいもの
とすることができる。
【００４２】７．本発明は複数のフレームバッファをチ
ップ内に柔軟に配置することを可能とするとともに、そ
れらのフレームバッファ間での画像構成機能を可能とす
る。
ップ内に柔軟に配置することを可能とするとともに、そ
れらのフレームバッファ間での画像構成機能を可能とす
る。
【００４３】この構成は特に、６４Ｍｂ以上などの超高
密度のＤＲＡＭを使用した場合に有利であるが、これは
６４ビットＩ／Ｏを備えた単一チップ自体が、３Ｄグラ
フィックスおよび動画に関連したフレームバッファその
他のバッファに十分な（少なくとも、ローエンドに対し
て）８ＭＢ以上のメモリを含むからである。プログラ
ム、データなどにもっとメモリが必要な場合には、標準
的な（ローコストで遅い）ＤＲＡＭを使用することがで
きる。
密度のＤＲＡＭを使用した場合に有利であるが、これは
６４ビットＩ／Ｏを備えた単一チップ自体が、３Ｄグラ
フィックスおよび動画に関連したフレームバッファその
他のバッファに十分な（少なくとも、ローエンドに対し
て）８ＭＢ以上のメモリを含むからである。プログラ
ム、データなどにもっとメモリが必要な場合には、標準
的な（ローコストで遅い）ＤＲＡＭを使用することがで
きる。
【００４４】本発明の第２の好ましい実施の形態は、図
７に示したような接続に特に適応する点で、第１の実施
の形態の変形である。第２の好ましい実施の形態にはし
たがって、次のものが組み込まれている。
７に示したような接続に特に適応する点で、第１の実施
の形態の変形である。第２の好ましい実施の形態にはし
たがって、次のものが組み込まれている。
【００４５】１．メイン・メモリおよびフレームバッフ
ァの両方のために十分な大きさのＤＲＡＭを、バス・イ
ンタフェースおよびデータ集中計算機能と統合する。
ァの両方のために十分な大きさのＤＲＡＭを、バス・イ
ンタフェースおよびデータ集中計算機能と統合する。
【００４６】２．チップが業界標準のメモリ・バスを含
んでおり、バス・アービトレーション信号は統合された
システム・メモリおよびフレームバッファ・メモリへ
の、システムコア論理による直接メモリ・アクセスを可
能とする。回路はマイクロ・コマンド生成および内部論
理機能のシーケンス制御のためのコマンド・インタプリ
タのための、ＰＣＩなどの代替Ｉ／Ｏバス・ポートも含
んでいる。
んでおり、バス・アービトレーション信号は統合された
システム・メモリおよびフレームバッファ・メモリへ
の、システムコア論理による直接メモリ・アクセスを可
能とする。回路はマイクロ・コマンド生成および内部論
理機能のシーケンス制御のためのコマンド・インタプリ
タのための、ＰＣＩなどの代替Ｉ／Ｏバス・ポートも含
んでいる。
【００４７】３．チップはスクリーン・リフレッシュ操
作用の代替出力ポートを含んでいる。チップはＣＲＴ表
示装置用のカラー・パレットおよびスクリーン出力デー
タのディジタル・アナログ変換をもたらすことのできる
ＲＡＭ ＤＡＣを含んでいる。
作用の代替出力ポートを含んでいる。チップはＣＲＴ表
示装置用のカラー・パレットおよびスクリーン出力デー
タのディジタル・アナログ変換をもたらすことのできる
ＲＡＭ ＤＡＣを含んでいる。
【００４８】４．コア論理チップを介する、フレーム・
バッファ・メモリまたはメイン・システム・メモリへの
メインＣＰＵ直接アクセスを可能とする。これにより、
画像およびグラフィック・データ転送のためのコア論理
チップ・セットを介して、メインＣＰＵが広い帯域幅で
フレームバッファ・メモリに対して読み書きを行うこと
が可能となる。ＣＰＵはＩ／Ｏバス・インタフェースを
使用して、グラフィック・ラスタ化、ＢｉｔＢＬＴ、お
よび画像層構成などの媒体処理機能の高速化のためにコ
マンド・シーケンスをデータ集中計算機能に送ることも
できる。
バッファ・メモリまたはメイン・システム・メモリへの
メインＣＰＵ直接アクセスを可能とする。これにより、
画像およびグラフィック・データ転送のためのコア論理
チップ・セットを介して、メインＣＰＵが広い帯域幅で
フレームバッファ・メモリに対して読み書きを行うこと
が可能となる。ＣＰＵはＩ／Ｏバス・インタフェースを
使用して、グラフィック・ラスタ化、ＢｉｔＢＬＴ、お
よび画像層構成などの媒体処理機能の高速化のためにコ
マンド・シーケンスをデータ集中計算機能に送ることも
できる。
【００４９】５．メイン・システム・メモリの拡張は業
界標準のメモリ構成要素をメモリ・バス上の提案されて
いる回路に並列に配置することによって達成される。拡
張メモリはフレームバッファに使用されないので、帯域
幅の要件はそれほど厳しくない。
界標準のメモリ構成要素をメモリ・バス上の提案されて
いる回路に並列に配置することによって達成される。拡
張メモリはフレームバッファに使用されないので、帯域
幅の要件はそれほど厳しくない。
【００５０】上記のアーキテクチャの利点は次のとおり
である。
である。
【００５１】１．フレームバッファ・メモリへの統合さ
れた広いデータ・バス接続により、スクリーン・リフレ
ッシュ操作のためにフレームバッファ・データを統合パ
レット／ＤＡＣへ効率よく転送することを可能とするこ
とによって、ＵＭＡにおける帯域幅性能の問題を解決す
ることができる。
れた広いデータ・バス接続により、スクリーン・リフレ
ッシュ操作のためにフレームバッファ・データを統合パ
レット／ＤＡＣへ効率よく転送することを可能とするこ
とによって、ＵＭＡにおける帯域幅性能の問題を解決す
ることができる。
【００５２】２．フレームバッファ・メモリがパレット
／ＤＡＣと統合して、システム・ボードへデータを駆動
する付加電力なしに、効率のよい広帯域幅転送を可能と
する点で、このアーキテクチャはＶＲＡＭベースの専用
フレームバッファ・システムを凌駕する利点を有してい
る。
／ＤＡＣと統合して、システム・ボードへデータを駆動
する付加電力なしに、効率のよい広帯域幅転送を可能と
する点で、このアーキテクチャはＶＲＡＭベースの専用
フレームバッファ・システムを凌駕する利点を有してい
る。
【００５３】３．オフチップ帯域幅の要件を軽減し、同
じ量の計算に対する電力消費量を下げるために、グラフ
ィック・ラスタ化機能およびビデオ復号の性能を高める
オプションのローカル処理機能を提供する。
じ量の計算に対する電力消費量を下げるために、グラフ
ィック・ラスタ化機能およびビデオ復号の性能を高める
オプションのローカル処理機能を提供する。
【００５４】４．メモリ・バス・アービトレーションを
使用して、統合プロセッサ、パレット、およびメインコ
ア論理の間のメモリ・アクセスの競合を回避することが
できる。
使用して、統合プロセッサ、パレット、およびメインコ
ア論理の間のメモリ・アクセスの競合を回避することが
できる。
【００５５】５．付加チップがローカル・バス外に配置
され、従来のメモリ・バスおよびシステム・バス・イン
タフェースだけを使用し、かつ既存のコア論理チップに
特別な改変を必要としないため、既存のパーソナル・コ
ンピュータ・アーキテクチャの最小限の変更でシステム
を実現することができる。
され、従来のメモリ・バスおよびシステム・バス・イン
タフェースだけを使用し、かつ既存のコア論理チップに
特別な改変を必要としないため、既存のパーソナル・コ
ンピュータ・アーキテクチャの最小限の変更でシステム
を実現することができる。
【００５６】
【００５７】
【図１】独立したフレームバッファとメイン・メモリ・
システムの実施例を示すブロック図である。
システムの実施例を示すブロック図である。
【図２】既存のＵＭＡ表示システムの典型的な実施形態
を示すブロック図である。
を示すブロック図である。
【図３】従来技術のメモリ・システムを示すブロック図
である。
である。
【図４】高速グラフィックス・ポートを備えたコンピュ
ータ・システムのブロック図である。
ータ・システムのブロック図である。
【図５】フレームバッファ用のＷｉｎｄｏｗＲＡＭを備
えたコンピュータ・システムのブロック図である。
えたコンピュータ・システムのブロック図である。
【図６】ＣＰＵ直接接続を使用した、本発明によるアー
キテクチャを示すブロック図である。
キテクチャを示すブロック図である。
【図７】従来のＤＲＡＭインタフェースとＰＣＩバス接
続とを使用した、本発明によるアーキテクチャを示すブ
ロック図である。
続とを使用した、本発明によるアーキテクチャを示すブ
ロック図である。
【図８】図６に示すような接続に適応した、本発明の好
ましい実施の形態によるインテリジェント媒体メモリの
ブロック図である。
ましい実施の形態によるインテリジェント媒体メモリの
ブロック図である。
６１ ＣＰＵ ６２ コア論理チップ ６３１ バス・インタフェース ６３２ オンチップ・データ集中計算機能 ６３３ ＲＡＭディジタル・アナログ変換（ＤＡＣ）機
能 ８５ 特別なメモリ
能 ８５ 特別なメモリ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファン・ビクター・コソノッキー アメリカ合衆国06820 コネチカット州 ダリエン、レークサイド・アベニュー 19 (72)発明者 宗藤 誠治 日本国154 東京都世田谷区世田谷３− 18−16−105 (56)参考文献 「日経エレクトロニクス３月11日 号」、ｎｏ．657、1996年３月11日発行、 日経ＢＰ社、ｐ．199−217 (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 1/60 G06F 12/00 580 G06T 1/00
Claims (5)
- 【請求項１】メイン・メモリと表示システムのフレーム
バッファとが単一のメモリ・システムに組み込まれてい
るユニファイド・メモリ・アーキテクチャ（ＵＭＡ）を
有するコンピュータ・システムであって、 中央演算処理装置（ＣＰＵ）と、 入出力（Ｉ／Ｏ）バスと、 拡張可能なメイン・メモリと、 ローカルＣＰＵバス・インタフェースによって前記ＣＰ
Ｕに接続され、前記Ｉ／Ｏバスおよび前記メイン・メモ
リに対するインタフェースを提供するコア論理と、 バス・インタフェース回路、オンチップ・データ集中計
算機能、および複数のバンクで構成されたフレームバッ
ファ・メモリを有する、表示出力を与えるための統合デ
ィスプレイ・チップと、 を備え、 前記フレームバッファ・メモリはユニファイド・メモリ
・アーキテクチャに従って前記メイン・メモリとアドレ
ス空間を共用するものであり、 前記バス・インタフェース回路が前記ローカルＣＰＵバ
ス・インタフェースによって前記ＣＰＵに接続されてい
ることを特徴とするコンピュータ・システム。 - 【請求項２】メイン・メモリと表示システムのフレーム
バッファとが単一のメモリ・システムに組み込まれてい
るユニファイド・メモリ・アーキテクチャ（ＵＭＡ）を
有するコンピュータ・システムであって、 中央演算処理装置（ＣＰＵ）と、 入出力（Ｉ／Ｏ）バスと、 拡張可能なメイン・メモリと、 ローカルＣＰＵバス・インタフェースによって前記ＣＰ
Ｕに接続され、前記Ｉ／Ｏバスおよび前記メイン・メモ
リに対するインタフェースを提供するコア論理と、 バス・インタフェース回路、オンチップ・データ集中計
算機能、および複数のバンクで構成されたフレームバッ
ファ・メモリを有する、表示出力を与えるための統合デ
ィスプレイ・チップと、 を備え、 前記フレームバッファ・メモリはユニファイド・メモリ
・アーキテクチャに従って前記メイン・メモリとアドレ
ス空間を共用するものであり、 前記バス・インタフェース回路が前記メイン・メモリに
対するインタフェースおよび代替システム・バスの組み
合わせによって前記コア論理に接続されていることを特
徴とするコンピュータ・システム。 - 【請求項３】前記統合ディスプレイ・チップにおいて、 前記フレームバッファ・メモリが、複数のバンクに配列
され、前記ＣＰＵによって直接アクセスされるシンクロ
ナス・ダイナミック・ランダム・アクセス・メモリ（Ｓ
ＤＲＡＭ）を含み、 前記バス・インタフェース回路が、前記ＳＤＲＡＭに接
続され、前記ＣＰＵからのコマンドに応答して前記統合
ディスプレイ・チップ内部の論理機能のシーケンス制御
を担う回路を含んでおり、 前記オンチップ・データ集中計算機能が、前記表示デー
タの前記統合ディスプレイ・チップにおける処理のため
に前記バス・インタフェースに接続されたピクセル処理
エンジンとを備えている、請求項１または２に記載のコ
ンピュータ・システム。 - 【請求項４】前記統合ディスプレイ・チップが、 スクリーン・リフレッシュ操作のために前記バス・イン
タフェース回路に接続された代替出力ポートと、 前記バス・インタフェース回路に接続され、表示装置用
のカラー・パレットおよびスクリーン出力データのディ
ジタル・アナログ変換をもたらすランダム・アクセス・
メモリ（ＲＡＭ）ディジタル・アナログ変換（ＤＡＣ）
マクロと、 をさらに備えている請求項３に記載のコンピュータ・シ
ステム。 - 【請求項５】スクリーン・リフレッシュ操作のために前
記バス・インタフェース回路に接続された代替出力ポー
トと、 前記バス・インタフェースに接続され、表示装置用のカ
ラー・パレットおよびスクリーン出力データのディジタ
ル・アナログ変換をもたらすランダム・アクセス・メモ
リ（ＲＡＭ）ディジタル・アナログ変換（ＤＡＣ）マク
ロとをさらに備えている請求項４に記載のコンピュータ
・システム。
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