JP3024258B2 - 化合物半導体装置の製造方法 - Google Patents
化合物半導体装置の製造方法Info
- Publication number
- JP3024258B2 JP3024258B2 JP3117261A JP11726191A JP3024258B2 JP 3024258 B2 JP3024258 B2 JP 3024258B2 JP 3117261 A JP3117261 A JP 3117261A JP 11726191 A JP11726191 A JP 11726191A JP 3024258 B2 JP3024258 B2 JP 3024258B2
- Authority
- JP
- Japan
- Prior art keywords
- annealing
- film
- compound semiconductor
- fet
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【0001】
【産業上の利用分野】本発明は、化合物半導体装置の製
造方法に係わり、特に、電界効果トランジスタおよび集
積回路の製造方法に関するものである。
造方法に係わり、特に、電界効果トランジスタおよび集
積回路の製造方法に関するものである。
【0002】
【従来の技術】従来、GaAsなどの化合物半導体を用
いた電界効果トランジスタ(以下FETと呼ぶ)製造工
程では、イオン注入を用いてFETの活性層を形成する
方法が広く用いられている。FET活性層形成方法に
は、高温熱処理(以下アニールと呼ぶ)工程がある。ア
ニール方法には、アニール前にアニール用の膜を堆積し
た後アニールするキャップアニールとアニール用の膜を
用いないキャップレスアニールとがある。
いた電界効果トランジスタ(以下FETと呼ぶ)製造工
程では、イオン注入を用いてFETの活性層を形成する
方法が広く用いられている。FET活性層形成方法に
は、高温熱処理(以下アニールと呼ぶ)工程がある。ア
ニール方法には、アニール前にアニール用の膜を堆積し
た後アニールするキャップアニールとアニール用の膜を
用いないキャップレスアニールとがある。
【0003】以下、キャップアニールについて図3を用
いて説明する。図3(a)に示すように、フォトリソグ
ラフィー工程を使用して、GaAs半導体基板13にゲート
電極11とイオン注入層12を形成する。次にアニール
用膜31を半導体表面に堆積する(図3(b))。その
後、アニールを行いFET活性層を形成する(図3
(c))。最後に、アニール用膜31を除去することに
より、FETの基本構造が形成される(図3(d))。
いて説明する。図3(a)に示すように、フォトリソグ
ラフィー工程を使用して、GaAs半導体基板13にゲート
電極11とイオン注入層12を形成する。次にアニール
用膜31を半導体表面に堆積する(図3(b))。その
後、アニールを行いFET活性層を形成する(図3
(c))。最後に、アニール用膜31を除去することに
より、FETの基本構造が形成される(図3(d))。
【0004】
【発明が解決しようとしている課題】このような従来の
アニール方法では、以下に述べるような問題がある。キ
ャップアニールでは、アニール用膜の堆積工程と除去工
程が必要となりFET製造工程が長くなる。また、アニ
ール時の半導体とアニール用膜の密着性が注入イオンの
活性化に大きな影響を与える可能性がある。注入イオン
の活性化が変動すれば、FETのしきい値や抵抗が変動
する。本発明は、工程を短縮するとともにFET特性を
安定化させる、化合物半導体装置の製造方法を提供する
ことを目的とする。
アニール方法では、以下に述べるような問題がある。キ
ャップアニールでは、アニール用膜の堆積工程と除去工
程が必要となりFET製造工程が長くなる。また、アニ
ール時の半導体とアニール用膜の密着性が注入イオンの
活性化に大きな影響を与える可能性がある。注入イオン
の活性化が変動すれば、FETのしきい値や抵抗が変動
する。本発明は、工程を短縮するとともにFET特性を
安定化させる、化合物半導体装置の製造方法を提供する
ことを目的とする。
【0005】
【課題を解決するための手段】本発明は上記目的を達成
するために、アニール用膜として絶縁膜と導電性膜を使
用し、アニール工程終了後、アニール用膜を全部除去せ
ず、導電性膜の所定部分を残して、そのまま半導体集積
回路の配線や抵抗に利用する。また、アニール用膜とし
て膜の応力がTENSILE(伸張)とCOMPRESSIBLE(圧縮)
という正反対の膜質を持つものを組み合わせて堆積さ
せ、アニール時の半導体とアニール用膜の密着性を改善
することを可能とする。
するために、アニール用膜として絶縁膜と導電性膜を使
用し、アニール工程終了後、アニール用膜を全部除去せ
ず、導電性膜の所定部分を残して、そのまま半導体集積
回路の配線や抵抗に利用する。また、アニール用膜とし
て膜の応力がTENSILE(伸張)とCOMPRESSIBLE(圧縮)
という正反対の膜質を持つものを組み合わせて堆積さ
せ、アニール時の半導体とアニール用膜の密着性を改善
することを可能とする。
【0006】
【作用】本発明は上記した方法により、アニール用膜に
半導体集積回路の配線や抵抗の役割とアニール時の注入
イオンの活性化の安定化の役割を合わせ持たせているの
で、FET製造工程における工程の短縮とFET特性や
抵抗の安定化を同時に実現できる。
半導体集積回路の配線や抵抗の役割とアニール時の注入
イオンの活性化の安定化の役割を合わせ持たせているの
で、FET製造工程における工程の短縮とFET特性や
抵抗の安定化を同時に実現できる。
【0007】
【実施例】以下、本発明の一実施例について図1、2を
参照しながら説明する。
参照しながら説明する。
【0008】図1(a)に示すように、フォトリソグラ
フィー工程とイオン注入工程を使用して、GaAs半導体基
板13にゲート電極11とイオン注入層12を形成す
る。次に絶縁性アニール用膜15・導電性アニール用膜
14をGaAs半導体基板13表面に堆積する(図1
(b))。その後アニールを行いイオン注入層を活性化
させFET活性層16が形成される(図1(c))。次
に、フォトレジスト17を塗布する(図1(d))。フ
ォトリソグラフィ工程を利用して、所定の部分のフォト
レジスト17を除去する(図2(a))。フォトレジス
ト17をマスクとしてエッチングを行い、導電性アニー
ル用膜14の所定の部分以外が除去される(図2
(b))。最後に、フォトレジスト17を除去して、導
電性アニール用膜14による配線工程が終了する(図2
(c))。
フィー工程とイオン注入工程を使用して、GaAs半導体基
板13にゲート電極11とイオン注入層12を形成す
る。次に絶縁性アニール用膜15・導電性アニール用膜
14をGaAs半導体基板13表面に堆積する(図1
(b))。その後アニールを行いイオン注入層を活性化
させFET活性層16が形成される(図1(c))。次
に、フォトレジスト17を塗布する(図1(d))。フ
ォトリソグラフィ工程を利用して、所定の部分のフォト
レジスト17を除去する(図2(a))。フォトレジス
ト17をマスクとしてエッチングを行い、導電性アニー
ル用膜14の所定の部分以外が除去される(図2
(b))。最後に、フォトレジスト17を除去して、導
電性アニール用膜14による配線工程が終了する(図2
(c))。
【0009】また、導電性アニール用膜14の厚さを変
えることによって任意の大きさの膜の抵抗を作製する事
が可能であり、導電性アニール用膜をそのまま化合物半
導体集積回路の抵抗として用いることができる。このよ
うにして作製される抵抗は、従来使用されているイオン
注入によって半導体中に作製される抵抗に比べて、ばら
つきが少なく抵抗に加えることができる電界も大きいと
言う利点がある。
えることによって任意の大きさの膜の抵抗を作製する事
が可能であり、導電性アニール用膜をそのまま化合物半
導体集積回路の抵抗として用いることができる。このよ
うにして作製される抵抗は、従来使用されているイオン
注入によって半導体中に作製される抵抗に比べて、ばら
つきが少なく抵抗に加えることができる電界も大きいと
言う利点がある。
【0010】さらに、絶縁性アニール用膜15と導電性
アニール用膜14の膜の応力がTENSILE(伸張)とCOMPR
ESSIBLE(圧縮)という正反対の膜質を持つものを組み
合わせて堆積させて、アニール時の半導体とアニール用
膜との密着性を改善することができる。
アニール用膜14の膜の応力がTENSILE(伸張)とCOMPR
ESSIBLE(圧縮)という正反対の膜質を持つものを組み
合わせて堆積させて、アニール時の半導体とアニール用
膜との密着性を改善することができる。
【0011】
【発明の効果】以上のように本発明によれば、アニール
用膜に半導体集積回路の配線や抵抗の役割と、アニール
時の注入イオンの活性化の安定化の役割を合わせ持たせ
ているので、FET製造工程における工程の短縮とFE
T特性や抵抗の安定化を同時に実現することが可能であ
る。
用膜に半導体集積回路の配線や抵抗の役割と、アニール
時の注入イオンの活性化の安定化の役割を合わせ持たせ
ているので、FET製造工程における工程の短縮とFE
T特性や抵抗の安定化を同時に実現することが可能であ
る。
【図1】本発明の一実施例のアニール用膜を使用した配
線形成工程断面図
線形成工程断面図
【図2】本発明の一実施例のアニール用膜を使用した配
線形成工程断面図
線形成工程断面図
【図3】従来のアニール過程を示す断面図
11 ゲート電極 12 イオン注入層 13 GaAs半導体基板 14 導電性アニール用膜 15 絶縁性アニール用膜金属 16 FET活性層 17 フォトレジスト
フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 27/04 29/78 29/812 (58)調査した分野(Int.Cl.7,DB名) H01L 21/265 H01L 21/3205 H01L 21/336 H01L 21/338 H01L 21/822 H01L 27/04 H01L 29/78 H01L 29/812
Claims (1)
- 【請求項1】 化合物半導体基板にイオン注入を行なっ
た後、前記化合物半導体基板上に絶縁膜および前記絶縁
膜と反対方向の応力を有する導電性膜を積層した状態
で、前記注入したイオンを活性化させるためのアニール
を行ない、その後、前記導電性膜の所定部分以外を除去
し、抵抗素子または配線を形成することを特徴とする化
合物半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3117261A JP3024258B2 (ja) | 1991-05-22 | 1991-05-22 | 化合物半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3117261A JP3024258B2 (ja) | 1991-05-22 | 1991-05-22 | 化合物半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04345021A JPH04345021A (ja) | 1992-12-01 |
JP3024258B2 true JP3024258B2 (ja) | 2000-03-21 |
Family
ID=14707386
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3117261A Expired - Fee Related JP3024258B2 (ja) | 1991-05-22 | 1991-05-22 | 化合物半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3024258B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2892733B1 (fr) * | 2005-10-28 | 2008-02-01 | Soitec Silicon On Insulator | Relaxation de couches |
-
1991
- 1991-05-22 JP JP3117261A patent/JP3024258B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04345021A (ja) | 1992-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2995539B2 (ja) | 半導体素子及びその製造方法 | |
US4332839A (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
JPS61182230A (ja) | 半導体ウエーハの反応性スパツタクリーニング | |
JPS6260812B2 (ja) | ||
JP2673109B2 (ja) | 自己整列型のt−ゲートガリウム砒素の金属半導体の電界効果トランジスタの製造方法 | |
JPS6335107B2 (ja) | ||
EP0259490B1 (en) | A method of producing a semiconductor device | |
USRE32207E (en) | Method for making integrated semiconductor circuit structure with formation of Ti or Ta silicide | |
JP3024258B2 (ja) | 化合物半導体装置の製造方法 | |
US3922184A (en) | Method for forming openings through insulative layers in the fabrication of integrated circuits | |
KR960006428B1 (ko) | 반도체 소자의 게이트전극 형성방법 | |
JP2974839B2 (ja) | 半導体装置の製造方法 | |
JP2000188396A (ja) | 半導体装置の製造方法 | |
JP2567589B2 (ja) | 半導体装置の製造方法 | |
JP3095928B2 (ja) | 化合物半導体の製造方法 | |
JP2667840B2 (ja) | 化合物半導体装置の製造方法 | |
JPH0381299B2 (ja) | ||
JPH10125623A (ja) | 半導体装置の製造方法 | |
KR0141943B1 (ko) | 반도체소자의 제조방법 | |
KR19990070036A (ko) | 반도체 소자의 제조방법 | |
KR0154289B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
KR100202657B1 (ko) | 트랜지스터의 제조방법 | |
KR100244273B1 (ko) | 반도체소자 제조방법 | |
JPH029451B2 (ja) | ||
JP2913987B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |