JP3023355B1 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 140
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 120
- 239000002184 metal Substances 0.000 claims abstract description 120
- 239000000758 substrate Substances 0.000 claims abstract description 71
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 65
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 65
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 59
- 230000002093 peripheral effect Effects 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims description 57
- 238000000059 patterning Methods 0.000 claims description 32
- 239000003990 capacitor Substances 0.000 claims description 26
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 24
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 24
- 239000011229 interlayer Substances 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 20
- 238000001039 wet etching Methods 0.000 claims description 15
- 230000008018 melting Effects 0.000 claims description 14
- 238000002844 melting Methods 0.000 claims description 14
- 150000001875 compounds Chemical class 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 6
- 230000004888 barrier function Effects 0.000 abstract description 11
- 239000010408 film Substances 0.000 description 432
- 239000012535 impurity Substances 0.000 description 25
- 239000010410 layer Substances 0.000 description 15
- 239000000243 solution Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000003870 refractory metal Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 239000012670 alkaline solution Substances 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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Abstract
【要約】
【課題】 互いに異なる膜厚を持つ第１のゲート絶縁膜
及び第２のゲート絶縁膜の信頼性を向上する。 【解決手段】 半導体基板１００のロジック周辺回路領
域においては、相対的に大きい膜厚を持つ第１のシリコ
ン酸化膜からなる第１のゲート絶縁膜１０２Ａと、多結
晶シリコン膜からなる第１のゲート電極１０３Ａとを有
する第１のＭＯＳＦＥＴが設けられている。半導体基板
１００のロジック内部回路領域においては、相対的に小
さい膜厚を持つ第２のシリコン酸化膜からなる第２のゲ
ート絶縁膜１１５と、第１の金属膜からなるバリアメタ
ル１１６と、第２の金属膜からなる第２のゲート電極１
１７とを有する第２のＭＯＳＦＥＴが設けられている。
及び第２のゲート絶縁膜の信頼性を向上する。 【解決手段】 半導体基板１００のロジック周辺回路領
域においては、相対的に大きい膜厚を持つ第１のシリコ
ン酸化膜からなる第１のゲート絶縁膜１０２Ａと、多結
晶シリコン膜からなる第１のゲート電極１０３Ａとを有
する第１のＭＯＳＦＥＴが設けられている。半導体基板
１００のロジック内部回路領域においては、相対的に小
さい膜厚を持つ第２のシリコン酸化膜からなる第２のゲ
ート絶縁膜１１５と、第１の金属膜からなるバリアメタ
ル１１６と、第２の金属膜からなる第２のゲート電極１
１７とを有する第２のＭＯＳＦＥＴが設けられている。
Description
【０００１】
【発明が属する技術分野】本発明は、互いに異なる膜厚
を持つゲート絶縁膜を有するＭＯＳＦＥＴを備えた半導
体装置及びその製造方法に関する。
を持つゲート絶縁膜を有するＭＯＳＦＥＴを備えた半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年の半導体集積回路装置における高速
化に対応するため、ＭＯＳＦＥＴのゲート絶縁膜の薄膜
化が進められている。
化に対応するため、ＭＯＳＦＥＴのゲート絶縁膜の薄膜
化が進められている。
【０００３】また、半導体集積回路装置の低消費電力化
を図るために、半導体集積回路のロジック回路において
は駆動電圧の低電圧化が進められているが、入出力を行
なうロジック回路の周辺回路においては、外部から入力
される電圧によってＭＯＳＦＥＴを駆動させる必要があ
る。このため、ロジック回路の周辺回路に設けられてい
るトランジスタにおいては耐圧を維持するため、ロジッ
ク回路の内部回路に設けられているトランジスタに比べ
て膜厚の大きいゲート絶縁膜が用いられる。
を図るために、半導体集積回路のロジック回路において
は駆動電圧の低電圧化が進められているが、入出力を行
なうロジック回路の周辺回路においては、外部から入力
される電圧によってＭＯＳＦＥＴを駆動させる必要があ
る。このため、ロジック回路の周辺回路に設けられてい
るトランジスタにおいては耐圧を維持するため、ロジッ
ク回路の内部回路に設けられているトランジスタに比べ
て膜厚の大きいゲート絶縁膜が用いられる。
【０００４】以下、図１０（ａ）〜（ｃ）を参照しなが
ら、膜厚が互いに異なるゲート絶縁膜を有するＭＯＳＦ
ＥＴの製造方法について説明する。
ら、膜厚が互いに異なるゲート絶縁膜を有するＭＯＳＦ
ＥＴの製造方法について説明する。
【０００５】まず、図１０（ａ）に示すように、シリコ
ンからなる半導体基板１０の上に素子分離領域１１を形
成した後、半導体基板１０の上に全面に亘ってゲート絶
縁膜となる例えば４ｎｍの膜厚を有する第１のシリコン
酸化膜１２ａを形成する。その後、第１のシリコン酸化
膜１２ａの上におけるロジック回路の周辺回路領域にレ
ジストパターン１３を形成した後、該レジストパターン
１３をマスクとして第１のシリコン酸化膜１２ａに対し
て、例えばフッ酸を用いるウェットエッチングを行なっ
て、第１のシリコン酸化膜１２ａにおけるロジック回路
の内部回路領域を除去する。
ンからなる半導体基板１０の上に素子分離領域１１を形
成した後、半導体基板１０の上に全面に亘ってゲート絶
縁膜となる例えば４ｎｍの膜厚を有する第１のシリコン
酸化膜１２ａを形成する。その後、第１のシリコン酸化
膜１２ａの上におけるロジック回路の周辺回路領域にレ
ジストパターン１３を形成した後、該レジストパターン
１３をマスクとして第１のシリコン酸化膜１２ａに対し
て、例えばフッ酸を用いるウェットエッチングを行なっ
て、第１のシリコン酸化膜１２ａにおけるロジック回路
の内部回路領域を除去する。
【０００６】次に、図１０（ｂ）に示すように、半導体
基板１０の上に全面に亘って例えば３ｎｍの膜厚を有す
る第２のシリコン酸化膜１２ｂを形成する。
基板１０の上に全面に亘って例えば３ｎｍの膜厚を有す
る第２のシリコン酸化膜１２ｂを形成する。
【０００７】次に、図１０（ｃ）に示すように、ロジッ
ク回路の内部回路領域に、第２のシリコン酸化膜１２ｂ
からなる第１のゲート絶縁膜１４Ａ及び多結晶シリコン
膜からなる第１のゲート電極１５Ａを形成すると共に、
ロジック回路の周辺回路領域に、第１のシリコン酸化膜
１２ａ及び第２のシリコン酸化膜１２ｂからなる第２の
ゲート絶縁膜１４Ｂ及び多結晶シリコン膜からなる第２
のゲート電極１５Ｂを形成する。
ク回路の内部回路領域に、第２のシリコン酸化膜１２ｂ
からなる第１のゲート絶縁膜１４Ａ及び多結晶シリコン
膜からなる第１のゲート電極１５Ａを形成すると共に、
ロジック回路の周辺回路領域に、第１のシリコン酸化膜
１２ａ及び第２のシリコン酸化膜１２ｂからなる第２の
ゲート絶縁膜１４Ｂ及び多結晶シリコン膜からなる第２
のゲート電極１５Ｂを形成する。
【０００８】次に、第１のゲート電極１５Ａ及び第２の
ゲート電極１５Ｂをマスクとして不純物の注入を行なっ
て低濃度不純物領域１６を形成した後、第１のゲート電
極１５Ａ及び第２のゲート電極１５Ｂにサイドウォール
１７を形成し、その後、第１のゲート電極１５Ａ及び第
２のゲート電極１５Ｂとサイドウォール１７とをマスク
として不純物の注入を行なって高濃度不純物領域１７を
形成する。
ゲート電極１５Ｂをマスクとして不純物の注入を行なっ
て低濃度不純物領域１６を形成した後、第１のゲート電
極１５Ａ及び第２のゲート電極１５Ｂにサイドウォール
１７を形成し、その後、第１のゲート電極１５Ａ及び第
２のゲート電極１５Ｂとサイドウォール１７とをマスク
として不純物の注入を行なって高濃度不純物領域１７を
形成する。
【０００９】このようにすると、ロジック回路の内部回
路領域においては、第２のシリコン酸化膜１２ｂからな
る３ｎｍの膜厚を持つ第１のゲート絶縁膜１４Ａを有す
る第１のＭＯＳＦＥＴが得られると共に、ロジック回路
の周辺回路領域においては、第１のシリコン酸化膜１２
ａ及び第２のシリコン酸化膜１２ｂからなる７ｎｍの膜
厚を持つ第２のゲート絶縁膜１４Ｂを有する第２のＭＯ
ＳＦＥＴが得られる。
路領域においては、第２のシリコン酸化膜１２ｂからな
る３ｎｍの膜厚を持つ第１のゲート絶縁膜１４Ａを有す
る第１のＭＯＳＦＥＴが得られると共に、ロジック回路
の周辺回路領域においては、第１のシリコン酸化膜１２
ａ及び第２のシリコン酸化膜１２ｂからなる７ｎｍの膜
厚を持つ第２のゲート絶縁膜１４Ｂを有する第２のＭＯ
ＳＦＥＴが得られる。
【００１０】
【発明が解決しようとする課題】ところが、前記従来の
半導体装置の製造方法によると、ロジック回路の周辺回
路に形成される第２のゲート絶縁膜１４Ｂは、２回に分
けて形成されるため、１回の酸化工程で得られるゲート
酸化膜と同等の寿命を維持することが困難であるという
問題がある。すなわち、第２のゲート絶縁膜１４Ｂを構
成する第２のシリコン酸化膜１２ｂは、レジストパター
ン１３が除去された後の第１のシリコン酸化膜１２ａの
上に形成されるため、第１のシリコン酸化膜１２ａの表
面はレジストパターン１３を除去する工程において、汚
染又は損傷を受けているので、第２のゲート絶縁膜１４
Ｂの信頼性が劣化するからである。
半導体装置の製造方法によると、ロジック回路の周辺回
路に形成される第２のゲート絶縁膜１４Ｂは、２回に分
けて形成されるため、１回の酸化工程で得られるゲート
酸化膜と同等の寿命を維持することが困難であるという
問題がある。すなわち、第２のゲート絶縁膜１４Ｂを構
成する第２のシリコン酸化膜１２ｂは、レジストパター
ン１３が除去された後の第１のシリコン酸化膜１２ａの
上に形成されるため、第１のシリコン酸化膜１２ａの表
面はレジストパターン１３を除去する工程において、汚
染又は損傷を受けているので、第２のゲート絶縁膜１４
Ｂの信頼性が劣化するからである。
【００１１】前記に鑑み、本発明は、互いに異なる膜厚
を持つ第１のゲート絶縁膜及び第２のゲート絶縁膜の信
頼性を向上することを目的とする。
を持つ第１のゲート絶縁膜及び第２のゲート絶縁膜の信
頼性を向上することを目的とする。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る第１の半導体装置は、半導体基板上に
形成された相対的に大きい膜厚を持つ第１のゲート絶縁
膜と、該第１のゲート絶縁膜の上に形成された多結晶シ
リコン膜からなる第１のゲート電極とを有する第１のＭ
ＯＳＦＥＴと、半導体基板上に形成された相対的に小さ
い膜厚を持つ第２のゲート絶縁膜と、該第２のゲート絶
縁膜の上に形成された、高融点金属又は高融点金属の化
合物よりなる金属膜からなる第２のゲート電極とを有す
る第２のＭＯＳＦＥＴとを備えている。
め、本発明に係る第１の半導体装置は、半導体基板上に
形成された相対的に大きい膜厚を持つ第１のゲート絶縁
膜と、該第１のゲート絶縁膜の上に形成された多結晶シ
リコン膜からなる第１のゲート電極とを有する第１のＭ
ＯＳＦＥＴと、半導体基板上に形成された相対的に小さ
い膜厚を持つ第２のゲート絶縁膜と、該第２のゲート絶
縁膜の上に形成された、高融点金属又は高融点金属の化
合物よりなる金属膜からなる第２のゲート電極とを有す
る第２のＭＯＳＦＥＴとを備えている。
【００１３】第１の半導体装置によると、第１のＭＯＳ
ＦＥＴにおいては、第１のゲート絶縁膜の膜厚が相対的
に大きいため、高い電圧による駆動が可能になる。
ＦＥＴにおいては、第１のゲート絶縁膜の膜厚が相対的
に大きいため、高い電圧による駆動が可能になる。
【００１４】また、第２のＭＯＳＦＥＴにおいては、第
２のゲート絶縁膜の膜厚が相対的に小さいため、低い電
圧による駆動が実現できるので、低消費電力化を図るこ
とができると共に、第２のゲート電極が高融点金属又は
高融点金属の化合物よりなる金属膜からなるため、第２
のゲート電極の空乏化を防止できるので、第２のＭＯＳ
ＦＥＴの性能が向上する。
２のゲート絶縁膜の膜厚が相対的に小さいため、低い電
圧による駆動が実現できるので、低消費電力化を図るこ
とができると共に、第２のゲート電極が高融点金属又は
高融点金属の化合物よりなる金属膜からなるため、第２
のゲート電極の空乏化を防止できるので、第２のＭＯＳ
ＦＥＴの性能が向上する。
【００１５】第１の半導体装置において、第１のＭＯＳ
ＦＥＴは、半導体基板におけるロジック回路の周辺回路
領域に形成されており、第２のＭＯＳＦＥＴは、半導体
基板におけるロジック回路の内部回路領域に形成されて
いることが好ましい。
ＦＥＴは、半導体基板におけるロジック回路の周辺回路
領域に形成されており、第２のＭＯＳＦＥＴは、半導体
基板におけるロジック回路の内部回路領域に形成されて
いることが好ましい。
【００１６】第１の半導体装置において、第１のＭＯＳ
ＦＥＴは、半導体基板におけるメモリセル領域に形成さ
れており、第２のＭＯＳＦＥＴは、半導体基板における
ロジック回路領域に形成されていることが好ましい。
ＦＥＴは、半導体基板におけるメモリセル領域に形成さ
れており、第２のＭＯＳＦＥＴは、半導体基板における
ロジック回路領域に形成されていることが好ましい。
【００１７】第１の半導体装置において、第１のゲート
電極を構成する多結晶シリコン膜と同一の工程で形成さ
れた多結晶シリコン膜からなる抵抗体をさらに備えてい
ることが好ましい。
電極を構成する多結晶シリコン膜と同一の工程で形成さ
れた多結晶シリコン膜からなる抵抗体をさらに備えてい
ることが好ましい。
【００１８】第１の半導体装置において、第１のゲート
絶縁膜はシリコン酸化膜からなると共に、第２のゲート
絶縁膜はシリコン窒化酸化膜からなることが好ましい。
絶縁膜はシリコン酸化膜からなると共に、第２のゲート
絶縁膜はシリコン窒化酸化膜からなることが好ましい。
【００１９】本発明に係る第２の半導体装置は、半導体
基板上に形成された相対的に大きい膜厚を持つ第１のゲ
ート絶縁膜と、該第１のゲート絶縁膜の上に形成され
た、下層の多結晶シリコン膜と、高融点金属又は高融点
金属の化合物よりなる上層の金属膜との積層体からなる
第１のゲート電極とを有する第１のＭＯＳＦＥＴと、半
導体基板上に形成された相対的に小さい膜厚を持つ第２
のゲート絶縁膜と、該第２のゲート絶縁膜の上に形成さ
れた、高融点金属又は高融点金属の化合物よりなる金属
膜からなる第２のゲート電極とを有する第２のＭＯＳＦ
ＥＴとを備えている。
基板上に形成された相対的に大きい膜厚を持つ第１のゲ
ート絶縁膜と、該第１のゲート絶縁膜の上に形成され
た、下層の多結晶シリコン膜と、高融点金属又は高融点
金属の化合物よりなる上層の金属膜との積層体からなる
第１のゲート電極とを有する第１のＭＯＳＦＥＴと、半
導体基板上に形成された相対的に小さい膜厚を持つ第２
のゲート絶縁膜と、該第２のゲート絶縁膜の上に形成さ
れた、高融点金属又は高融点金属の化合物よりなる金属
膜からなる第２のゲート電極とを有する第２のＭＯＳＦ
ＥＴとを備えている。
【００２０】第２の半導体装置によると、第１のＭＯＳ
ＦＥＴにおいては、第１のゲート絶縁膜の膜厚が相対的
に大きいと共に、第１のゲート電極が多結晶シリコン膜
と金属膜との積層体からなるため、ゲート電極の低抵抗
化及び高耐圧化を実現することができる。
ＦＥＴにおいては、第１のゲート絶縁膜の膜厚が相対的
に大きいと共に、第１のゲート電極が多結晶シリコン膜
と金属膜との積層体からなるため、ゲート電極の低抵抗
化及び高耐圧化を実現することができる。
【００２１】また、第２のＭＯＳＦＥＴにおいては、第
２のゲート絶縁膜の膜厚が相対的に小さいため、低い電
圧による駆動が実現できるので、低消費電力化を図るこ
とができる。第２のゲート電極が高融点金属又は高融点
金属の化合物よりなる金属膜からなるため、第２のゲー
ト電極の空乏化が防止できるので、第２のＭＯＳＦＥＴ
の高性能化を図ることができる。
２のゲート絶縁膜の膜厚が相対的に小さいため、低い電
圧による駆動が実現できるので、低消費電力化を図るこ
とができる。第２のゲート電極が高融点金属又は高融点
金属の化合物よりなる金属膜からなるため、第２のゲー
ト電極の空乏化が防止できるので、第２のＭＯＳＦＥＴ
の高性能化を図ることができる。
【００２２】第２の半導体装置において、第１のＭＯＳ
ＦＥＴは、半導体基板におけるメモリセル領域に形成さ
れており、第２のＭＯＳＦＥＴは、半導体基板における
ロジック回路に形成されていることが好ましい。
ＦＥＴは、半導体基板におけるメモリセル領域に形成さ
れており、第２のＭＯＳＦＥＴは、半導体基板における
ロジック回路に形成されていることが好ましい。
【００２３】本発明に係る第１の半導体装置の製造方法
は、半導体基板上に、相対的に大きい膜厚を持つ第１の
絶縁膜、及び多結晶シリコン膜を順次形成する第１の膜
形成工程と、多結晶シリコン膜及び第１の絶縁膜をパタ
ーニングして、第１の絶縁膜からなる第１のＭＯＳＦＥ
Ｔの第１のゲート絶縁膜及びダミーゲート絶縁膜、並び
に多結晶シリコン膜からなる第１のＭＯＳＦＥＴの第１
のゲート電極及びダミーゲート電極を形成するパターニ
ング工程と、第１のゲート電極及びダミーゲート電極に
それぞれサイドウォールを形成するサイドウォール形成
工程と、半導体基板の上に全面に亘って層間絶縁膜を堆
積した後、該層間絶縁膜における第１のゲート電極及び
ダミーゲート電極の上側の部分を除去して、第１のゲー
ト電極及びダミーゲート電極を露出させる絶縁膜除去工
程と、層間絶縁膜の上に、第１のゲート電極を覆う一
方、ダミーゲート電極を露出させるマスクパターンを形
成した後、該マスクパターンを用いてエッチングするこ
とにより、ダミーゲート電極及びダミーゲート絶縁膜を
除去してダミーゲート電極のサイドウォールの内側に凹
部を形成するエッチング工程と、半導体基板の上に全面
に亘って、相対的に小さい膜厚を持つ第２の絶縁膜、及
び高融点金属又は高融点金属の化合物よりなる金属膜
を、凹部が充填されるように順次形成する第２の膜形成
工程と、マスクパターン、第２の絶縁膜及び金属膜にお
ける凹部の外側の部分を除去することにより、第２の絶
縁膜からなる第２のＭＯＳＦＥＴの第２のゲート絶縁膜
及び金属膜からなる第２のＭＯＳＦＥＴの第２のゲート
電極を形成する膜除去工程とを備えている。
は、半導体基板上に、相対的に大きい膜厚を持つ第１の
絶縁膜、及び多結晶シリコン膜を順次形成する第１の膜
形成工程と、多結晶シリコン膜及び第１の絶縁膜をパタ
ーニングして、第１の絶縁膜からなる第１のＭＯＳＦＥ
Ｔの第１のゲート絶縁膜及びダミーゲート絶縁膜、並び
に多結晶シリコン膜からなる第１のＭＯＳＦＥＴの第１
のゲート電極及びダミーゲート電極を形成するパターニ
ング工程と、第１のゲート電極及びダミーゲート電極に
それぞれサイドウォールを形成するサイドウォール形成
工程と、半導体基板の上に全面に亘って層間絶縁膜を堆
積した後、該層間絶縁膜における第１のゲート電極及び
ダミーゲート電極の上側の部分を除去して、第１のゲー
ト電極及びダミーゲート電極を露出させる絶縁膜除去工
程と、層間絶縁膜の上に、第１のゲート電極を覆う一
方、ダミーゲート電極を露出させるマスクパターンを形
成した後、該マスクパターンを用いてエッチングするこ
とにより、ダミーゲート電極及びダミーゲート絶縁膜を
除去してダミーゲート電極のサイドウォールの内側に凹
部を形成するエッチング工程と、半導体基板の上に全面
に亘って、相対的に小さい膜厚を持つ第２の絶縁膜、及
び高融点金属又は高融点金属の化合物よりなる金属膜
を、凹部が充填されるように順次形成する第２の膜形成
工程と、マスクパターン、第２の絶縁膜及び金属膜にお
ける凹部の外側の部分を除去することにより、第２の絶
縁膜からなる第２のＭＯＳＦＥＴの第２のゲート絶縁膜
及び金属膜からなる第２のＭＯＳＦＥＴの第２のゲート
電極を形成する膜除去工程とを備えている。
【００２４】第１の半導体装置の製造方法によると、多
結晶シリコン膜及び相対的に大きい膜厚を持つ第１の絶
縁膜をパターニングして、第１の絶縁膜からなる第１の
ＭＯＳＦＥＴの第１のゲート絶縁膜及び多結晶シリコン
膜からなる第１のＭＯＳＦＥＴの第１のゲート電極を形
成するため、相対的に大きい膜厚を持つ第１のゲート絶
縁膜及び多結晶シリコン膜からなる第１のゲート電極を
有する第１のＭＯＳＦＥＴを形成することができる。
結晶シリコン膜及び相対的に大きい膜厚を持つ第１の絶
縁膜をパターニングして、第１の絶縁膜からなる第１の
ＭＯＳＦＥＴの第１のゲート絶縁膜及び多結晶シリコン
膜からなる第１のＭＯＳＦＥＴの第１のゲート電極を形
成するため、相対的に大きい膜厚を持つ第１のゲート絶
縁膜及び多結晶シリコン膜からなる第１のゲート電極を
有する第１のＭＯＳＦＥＴを形成することができる。
【００２５】また、ダミーゲート電極及びダミーゲート
絶縁膜が除去された跡に形成される凹部に、相対的に小
さい膜厚を持つ第２の絶縁膜及び金属膜を充填して、第
２の絶縁膜からなる第２のＭＯＳＦＥＴの第２のゲート
絶縁膜及び金属膜からなる第２のＭＯＳＦＥＴの第２の
ゲート電極を形成するため、相対的に小さい膜厚を持つ
第２のゲート絶縁膜及び金属膜からなる第２のゲート電
極を有する第２のＭＯＳＦＥＴを形成することができ
る。
絶縁膜が除去された跡に形成される凹部に、相対的に小
さい膜厚を持つ第２の絶縁膜及び金属膜を充填して、第
２の絶縁膜からなる第２のＭＯＳＦＥＴの第２のゲート
絶縁膜及び金属膜からなる第２のＭＯＳＦＥＴの第２の
ゲート電極を形成するため、相対的に小さい膜厚を持つ
第２のゲート絶縁膜及び金属膜からなる第２のゲート電
極を有する第２のＭＯＳＦＥＴを形成することができ
る。
【００２６】第１の半導体装置の製造方法において、パ
ターニング工程は、第１のゲート絶縁膜及び第１のゲー
ト電極を半導体基板におけるロジック回路の周辺回路領
域に形成すると共に、ダミー絶縁膜及びダミーゲート電
極を半導体基板におけるロジック回路の内部回路領域に
形成する工程を含むことが好ましい。
ターニング工程は、第１のゲート絶縁膜及び第１のゲー
ト電極を半導体基板におけるロジック回路の周辺回路領
域に形成すると共に、ダミー絶縁膜及びダミーゲート電
極を半導体基板におけるロジック回路の内部回路領域に
形成する工程を含むことが好ましい。
【００２７】第１の半導体装置の製造方法において、パ
ターニング工程は、第１のゲート絶縁膜及び第１のゲー
ト電極を半導体基板におけるメモリセル領域に形成する
と共に、ダミー絶縁膜及びダミーゲート電極を半導体基
板におけるロジック回路領域に形成する工程を含むこと
が好ましい。
ターニング工程は、第１のゲート絶縁膜及び第１のゲー
ト電極を半導体基板におけるメモリセル領域に形成する
と共に、ダミー絶縁膜及びダミーゲート電極を半導体基
板におけるロジック回路領域に形成する工程を含むこと
が好ましい。
【００２８】第１の半導体装置の製造方法において、パ
ターニング工程は、多結晶シリコン膜及び第１の絶縁膜
をパターニングして、第１の絶縁膜からなる抵抗絶縁膜
及び多結晶シリコン膜からなる抵抗体を形成する工程を
含むことが好ましい。
ターニング工程は、多結晶シリコン膜及び第１の絶縁膜
をパターニングして、第１の絶縁膜からなる抵抗絶縁膜
及び多結晶シリコン膜からなる抵抗体を形成する工程を
含むことが好ましい。
【００２９】第１の半導体装置の製造方法において、第
１の膜形成工程は、第１の絶縁膜としてシリコン酸化膜
を形成する工程と含み、第２の膜形成工程は、第２の絶
縁膜としてシリコン窒化酸化膜を形成する工程を含むこ
とが好ましい。
１の膜形成工程は、第１の絶縁膜としてシリコン酸化膜
を形成する工程と含み、第２の膜形成工程は、第２の絶
縁膜としてシリコン窒化酸化膜を形成する工程を含むこ
とが好ましい。
【００３０】第１の半導体装置の製造方法において、エ
ッチング工程は、ウェットエッチングによりダミーゲー
ト電極及びダミーゲート絶縁膜を除去する工程を含むこ
とが好ましい。
ッチング工程は、ウェットエッチングによりダミーゲー
ト電極及びダミーゲート絶縁膜を除去する工程を含むこ
とが好ましい。
【００３１】本発明に係る第２の半導体装置の製造方法
は、半導体基板上に、相対的に大きい膜厚を持つ第１の
絶縁膜、及び多結晶シリコン膜を順次形成する第１の膜
形成工程と、多結晶シリコン膜及び第１の絶縁膜をパタ
ーニングして、第１の絶縁膜からなるフラッシュメモリ
の第１層のゲート絶縁膜及びダミーゲート絶縁膜、並び
に多結晶シリコン膜からなるフラッシュメモリの浮遊ゲ
ート電極及びダミーゲート電極を形成する第１のパター
ニング工程と、浮遊ゲート電極及びダミーゲート電極に
それぞれサイドウォールを形成するサイドウォール形成
工程と、半導体基板の上に全面に亘って層間絶縁膜を堆
積した後、該層間絶縁膜における浮遊ゲート電極及びダ
ミーゲート電極の上側の部分を除去して、浮遊ゲート電
極及びダミーゲート電極を露出させる絶縁膜除去工程
と、層間絶縁膜の上に、浮遊ゲート電極を覆う一方、ダ
ミーゲート電極を露出させる第２の絶縁膜を形成した
後、該第２の絶縁膜を用いてエッチングを行なうことに
より、ダミーゲート電極及びダミーゲート絶縁膜を除去
してダミーゲート電極のサイドウォールの内側に凹部を
形成するエッチング工程と、半導体基板の上に全面に亘
って、相対的に小さい膜厚を持つ第３の絶縁膜、及び高
融点金属又は高融点金属の化合物よりなる金属膜を、凹
部が充填されるように順次形成する第２の膜形成工程
と、第２の絶縁膜、第３の絶縁膜及び金属膜をパターニ
ングすることにより、第２の絶縁膜及び第３の絶縁膜か
らなるフラッシュメモリの第２層のゲート絶縁膜、第３
の絶縁膜からなるＭＯＳＦＥＴのゲート絶縁膜、金属膜
からなるフラッシュメモリの制御電極、並びに金属膜か
らなるＭＯＳＦＥＴのゲート電極をそれぞれ形成する第
２のパターニング工程とを備えている。
は、半導体基板上に、相対的に大きい膜厚を持つ第１の
絶縁膜、及び多結晶シリコン膜を順次形成する第１の膜
形成工程と、多結晶シリコン膜及び第１の絶縁膜をパタ
ーニングして、第１の絶縁膜からなるフラッシュメモリ
の第１層のゲート絶縁膜及びダミーゲート絶縁膜、並び
に多結晶シリコン膜からなるフラッシュメモリの浮遊ゲ
ート電極及びダミーゲート電極を形成する第１のパター
ニング工程と、浮遊ゲート電極及びダミーゲート電極に
それぞれサイドウォールを形成するサイドウォール形成
工程と、半導体基板の上に全面に亘って層間絶縁膜を堆
積した後、該層間絶縁膜における浮遊ゲート電極及びダ
ミーゲート電極の上側の部分を除去して、浮遊ゲート電
極及びダミーゲート電極を露出させる絶縁膜除去工程
と、層間絶縁膜の上に、浮遊ゲート電極を覆う一方、ダ
ミーゲート電極を露出させる第２の絶縁膜を形成した
後、該第２の絶縁膜を用いてエッチングを行なうことに
より、ダミーゲート電極及びダミーゲート絶縁膜を除去
してダミーゲート電極のサイドウォールの内側に凹部を
形成するエッチング工程と、半導体基板の上に全面に亘
って、相対的に小さい膜厚を持つ第３の絶縁膜、及び高
融点金属又は高融点金属の化合物よりなる金属膜を、凹
部が充填されるように順次形成する第２の膜形成工程
と、第２の絶縁膜、第３の絶縁膜及び金属膜をパターニ
ングすることにより、第２の絶縁膜及び第３の絶縁膜か
らなるフラッシュメモリの第２層のゲート絶縁膜、第３
の絶縁膜からなるＭＯＳＦＥＴのゲート絶縁膜、金属膜
からなるフラッシュメモリの制御電極、並びに金属膜か
らなるＭＯＳＦＥＴのゲート電極をそれぞれ形成する第
２のパターニング工程とを備えている。
【００３２】第２の半導体装置の製造方法によると、第
１のパターニング工程において、相対的に大きい膜厚を
持つ第１の絶縁膜をパターニングして、フラッシュメモ
リの第１層のゲート絶縁膜を形成すると共に、第２のパ
ターニング工程において、第２の絶縁膜及び第３の絶縁
膜をパターニングして、フラッシュメモリの第２層のゲ
ート絶縁膜を形成するため、つまり、第１層のゲート絶
縁膜及び第２層のゲート絶縁膜の膜厚を確保できるた
め、フラッシュメモリの信頼性が向上する。
１のパターニング工程において、相対的に大きい膜厚を
持つ第１の絶縁膜をパターニングして、フラッシュメモ
リの第１層のゲート絶縁膜を形成すると共に、第２のパ
ターニング工程において、第２の絶縁膜及び第３の絶縁
膜をパターニングして、フラッシュメモリの第２層のゲ
ート絶縁膜を形成するため、つまり、第１層のゲート絶
縁膜及び第２層のゲート絶縁膜の膜厚を確保できるた
め、フラッシュメモリの信頼性が向上する。
【００３３】また、ダミーゲート電極及びダミーゲート
絶縁膜が除去された跡に形成される凹部に、相対的に小
さい膜厚を持つ第３の絶縁膜及び金属膜を充填して、第
３の絶縁膜からなるＭＯＳＦＥＴのゲート絶縁膜及び金
属膜からなるＭＯＳＦＥＴのゲート電極を形成するた
め、相対的に小さい膜厚を持つゲート絶縁膜及び金属膜
からなるゲート電極を有する信頼性の高いＭＯＳＦＥＴ
を形成することができる。
絶縁膜が除去された跡に形成される凹部に、相対的に小
さい膜厚を持つ第３の絶縁膜及び金属膜を充填して、第
３の絶縁膜からなるＭＯＳＦＥＴのゲート絶縁膜及び金
属膜からなるＭＯＳＦＥＴのゲート電極を形成するた
め、相対的に小さい膜厚を持つゲート絶縁膜及び金属膜
からなるゲート電極を有する信頼性の高いＭＯＳＦＥＴ
を形成することができる。
【００３４】第２の半導体装置の製造方法において、エ
ッチング工程は、ダミーゲート電極及びダミーゲート絶
縁膜をウェットエッチングにより除去する工程を含むこ
とが好ましい。
ッチング工程は、ダミーゲート電極及びダミーゲート絶
縁膜をウェットエッチングにより除去する工程を含むこ
とが好ましい。
【００３５】第２の半導体装置の製造方法において、第
１のパターニング工程は、多結晶シリコン膜及び第１の
絶縁膜をパターニングして、第１の絶縁膜からなる容量
素子絶縁膜及び多結晶シリコン膜からなる容量下部電極
を形成する工程を含み、第２のパターニング工程は、第
２の絶縁膜、第３の絶縁膜及び金属膜をパターニングし
て、第２の絶縁膜及び第３の絶縁膜からなる容量絶縁膜
及び金属膜からなる容量上部電極を形成する工程を含む
ことが好ましい。
１のパターニング工程は、多結晶シリコン膜及び第１の
絶縁膜をパターニングして、第１の絶縁膜からなる容量
素子絶縁膜及び多結晶シリコン膜からなる容量下部電極
を形成する工程を含み、第２のパターニング工程は、第
２の絶縁膜、第３の絶縁膜及び金属膜をパターニングし
て、第２の絶縁膜及び第３の絶縁膜からなる容量絶縁膜
及び金属膜からなる容量上部電極を形成する工程を含む
ことが好ましい。
【００３６】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置の製造方法として、
ロジック回路において入出力等を行なうロジック周辺回
路領域に第１のＭＯＳＦＥＴ及び抵抗体を形成すると共
に、ロジック回路において演算などを行なうロジック内
部回路領域に第２のＭＯＳＦＥＴを形成する方法につい
て図１〜図３を参照しながら説明する。
の第１の実施形態に係る半導体装置の製造方法として、
ロジック回路において入出力等を行なうロジック周辺回
路領域に第１のＭＯＳＦＥＴ及び抵抗体を形成すると共
に、ロジック回路において演算などを行なうロジック内
部回路領域に第２のＭＯＳＦＥＴを形成する方法につい
て図１〜図３を参照しながら説明する。
【００３７】まず、図１（ａ）に示すように、シリコン
からなる半導体基板１００の表面部に素子分離領域１０
１を形成した後、半導体基板１００の上に全面に亘っ
て、例えば７ｎｍの膜厚を持つ第１のシリコン酸化膜、
及び不純物がドーピングされた例えば１２０ｎｍの膜厚
を持つ多結晶シリコン膜を順次形成した後、これら多結
晶シリコン膜及び第１のシリコン酸化膜を順次パターニ
ングして、ロジック周辺回路領域のＭＯＳＦＥＴ形成領
域に、第１のシリコン酸化膜からなる第１のゲート絶縁
膜１０２Ａ及び多結晶シリコン膜からなる第１のゲート
電極１０３Ａを形成し、ロジック内部回路領域に、第１
のシリコン酸化膜からなるダミーゲート絶縁膜１０２Ｂ
及び多結晶シリコン膜からなるダミーゲート電極１０３
Ｂを形成し、ロジック周辺回路領域の抵抗体形成領域
に、第１のシリコン酸化膜からなる抵抗絶縁膜１０２Ｃ
及び多結晶シリコン膜からなる抵抗体１０３Ｃを形成す
る。
からなる半導体基板１００の表面部に素子分離領域１０
１を形成した後、半導体基板１００の上に全面に亘っ
て、例えば７ｎｍの膜厚を持つ第１のシリコン酸化膜、
及び不純物がドーピングされた例えば１２０ｎｍの膜厚
を持つ多結晶シリコン膜を順次形成した後、これら多結
晶シリコン膜及び第１のシリコン酸化膜を順次パターニ
ングして、ロジック周辺回路領域のＭＯＳＦＥＴ形成領
域に、第１のシリコン酸化膜からなる第１のゲート絶縁
膜１０２Ａ及び多結晶シリコン膜からなる第１のゲート
電極１０３Ａを形成し、ロジック内部回路領域に、第１
のシリコン酸化膜からなるダミーゲート絶縁膜１０２Ｂ
及び多結晶シリコン膜からなるダミーゲート電極１０３
Ｂを形成し、ロジック周辺回路領域の抵抗体形成領域
に、第１のシリコン酸化膜からなる抵抗絶縁膜１０２Ｃ
及び多結晶シリコン膜からなる抵抗体１０３Ｃを形成す
る。
【００３８】次に、第１のゲート電極１０３Ａ及びダミ
ーゲート電極１０３Ｂをマスクとして不純物を注入して
低濃度不純物領域１０４を形成した後、第１のゲート電
極１０３Ａ、ダミーゲート電極１０３Ｂ及び抵抗体１０
３Ｃにそれぞれサイドウォール１０５を形成する。次
に、第１のゲート電極１０３Ａ及びダミーゲート電極１
０３Ｂと、サイドウォール１０５とをマスクとして不純
物を注入してソース又はドレインとなる高濃度不純物領
域１０６を形成した後、例えば化学気相成長（ＣＶＤ）
法により、半導体基板１００の上に全面に亘って、例え
ば４００ｎｍの膜厚を持つシリコン酸化膜からなる第１
の層間絶縁膜１０７を堆積する。
ーゲート電極１０３Ｂをマスクとして不純物を注入して
低濃度不純物領域１０４を形成した後、第１のゲート電
極１０３Ａ、ダミーゲート電極１０３Ｂ及び抵抗体１０
３Ｃにそれぞれサイドウォール１０５を形成する。次
に、第１のゲート電極１０３Ａ及びダミーゲート電極１
０３Ｂと、サイドウォール１０５とをマスクとして不純
物を注入してソース又はドレインとなる高濃度不純物領
域１０６を形成した後、例えば化学気相成長（ＣＶＤ）
法により、半導体基板１００の上に全面に亘って、例え
ば４００ｎｍの膜厚を持つシリコン酸化膜からなる第１
の層間絶縁膜１０７を堆積する。
【００３９】次に、図１（ｂ）に示すように、例えば化
学機械研磨（ＣＭＰ）法により第１の層間絶縁膜１０７
を平坦化して、第１のゲート電極１０３Ａ、ダミーゲー
ト電極１０３Ｂ及び抵抗体１０３Ｃの上面をそれぞれ露
出させた後、半導体基板１００の上に全面に亘って、例
えば５０ｎｍの膜厚を持つシリコン窒化膜１０８を堆積
する。
学機械研磨（ＣＭＰ）法により第１の層間絶縁膜１０７
を平坦化して、第１のゲート電極１０３Ａ、ダミーゲー
ト電極１０３Ｂ及び抵抗体１０３Ｃの上面をそれぞれ露
出させた後、半導体基板１００の上に全面に亘って、例
えば５０ｎｍの膜厚を持つシリコン窒化膜１０８を堆積
する。
【００４０】次に、図２（ａ）に示すように、シリコン
窒化膜１０８の上にロジック周辺回路を覆うレジストパ
ターン１０９を形成した後、該レジストパターン１０９
をマスクとしてシリコン窒化膜１０８に対してエッチン
グを行なって、シリコン窒化膜１０８からなるマスクパ
ターン１１０を形成する。次に、マスクパターン１１０
を用いて、例えばＫＯＨ等のアルカリ溶液からなるエッ
チング液を用いるウェットエッチングを行なうことによ
りダミーゲート電極１０３Ｂを除去した後、例えばＨＦ
溶液からなるエッチング液を用いるウェットエッチング
を行なうことによりダミーゲート絶縁膜１０２Ｂを除去
して、ロジック内部回路領域のサイドウォール１０５の
内側に凹部１１１を形成する。
窒化膜１０８の上にロジック周辺回路を覆うレジストパ
ターン１０９を形成した後、該レジストパターン１０９
をマスクとしてシリコン窒化膜１０８に対してエッチン
グを行なって、シリコン窒化膜１０８からなるマスクパ
ターン１１０を形成する。次に、マスクパターン１１０
を用いて、例えばＫＯＨ等のアルカリ溶液からなるエッ
チング液を用いるウェットエッチングを行なうことによ
りダミーゲート電極１０３Ｂを除去した後、例えばＨＦ
溶液からなるエッチング液を用いるウェットエッチング
を行なうことによりダミーゲート絶縁膜１０２Ｂを除去
して、ロジック内部回路領域のサイドウォール１０５の
内側に凹部１１１を形成する。
【００４１】次に、図２（ｂ）に示すように、半導体基
板１００の上に全面に亘って、例えば３ｎｍの膜厚を持
つ第２のシリコン酸化膜１１２を形成した後、例えばＣ
ＶＤ法により、第２のシリコン酸化膜１１２に全面に亘
って例えば窒化タングステン等の高融点金属の化合物か
らなり約１０ｎｍの膜厚を持つ第１の金属膜１１３を堆
積した後、例えばＣＶＤ法により、第１の金属膜１１３
の上に全面に亘って例えばタングステンからなり約１２
０ｎｍの膜厚を持つ第２の金属膜１１４を堆積する。
板１００の上に全面に亘って、例えば３ｎｍの膜厚を持
つ第２のシリコン酸化膜１１２を形成した後、例えばＣ
ＶＤ法により、第２のシリコン酸化膜１１２に全面に亘
って例えば窒化タングステン等の高融点金属の化合物か
らなり約１０ｎｍの膜厚を持つ第１の金属膜１１３を堆
積した後、例えばＣＶＤ法により、第１の金属膜１１３
の上に全面に亘って例えばタングステンからなり約１２
０ｎｍの膜厚を持つ第２の金属膜１１４を堆積する。
【００４２】次に、図３（ａ）に示すように、例えばＣ
ＭＰ法により、第２の金属膜１１４、第１の金属膜１１
３及びマスクパターン１１０に対して、第１のゲート電
極１０３Ａの上面が露出するまで平坦化工程を行なっ
て、ロジック内部回路領域のサイドウォール１０５の内
側の凹部１１１に、第２のシリコン酸化膜１１２からな
る第２のゲート絶縁膜１１５、第１の金属膜１１３から
なるバリアメタル１１６及び第２の金属膜１１４からな
る第２のゲート電極１１７を形成する。尚、平坦化工程
においては、第１及び第２の金属膜１１３、１１４と、
マスクパターン１１０（シリコン窒化膜１０８）との間
に選択比が存在しないような研磨剤を用いることが好ま
しい。
ＭＰ法により、第２の金属膜１１４、第１の金属膜１１
３及びマスクパターン１１０に対して、第１のゲート電
極１０３Ａの上面が露出するまで平坦化工程を行なっ
て、ロジック内部回路領域のサイドウォール１０５の内
側の凹部１１１に、第２のシリコン酸化膜１１２からな
る第２のゲート絶縁膜１１５、第１の金属膜１１３から
なるバリアメタル１１６及び第２の金属膜１１４からな
る第２のゲート電極１１７を形成する。尚、平坦化工程
においては、第１及び第２の金属膜１１３、１１４と、
マスクパターン１１０（シリコン窒化膜１０８）との間
に選択比が存在しないような研磨剤を用いることが好ま
しい。
【００４３】次に、図３（ｂ）に示すように、半導体基
板１００の上に全面に亘ってシリコン酸化膜からなる第
２の層間絶縁膜１１８を堆積した後、例えばＣＭＰ法に
より第２の層間絶縁膜１１８を平坦化する。次に、第２
の層間絶縁膜１１８に、高濃度不純物領域１０６に接続
する第１のコンタクト１１９を形成すると共に、抵抗体
１０３Ｃと接続する第２のコンタクト１２０を形成した
後、これら第１のコンタクト１１９及び第２のコンタク
ト１２０に接続する金属配線１２１を形成すると、ロジ
ック周辺回路領域に第１のＭＯＳＦＥＴ及び抵抗体が形
成されると共に、ロジック内部回路領域に第２のＭＯＳ
ＦＥＴが形成される。
板１００の上に全面に亘ってシリコン酸化膜からなる第
２の層間絶縁膜１１８を堆積した後、例えばＣＭＰ法に
より第２の層間絶縁膜１１８を平坦化する。次に、第２
の層間絶縁膜１１８に、高濃度不純物領域１０６に接続
する第１のコンタクト１１９を形成すると共に、抵抗体
１０３Ｃと接続する第２のコンタクト１２０を形成した
後、これら第１のコンタクト１１９及び第２のコンタク
ト１２０に接続する金属配線１２１を形成すると、ロジ
ック周辺回路領域に第１のＭＯＳＦＥＴ及び抵抗体が形
成されると共に、ロジック内部回路領域に第２のＭＯＳ
ＦＥＴが形成される。
【００４４】第１の実施形態によると、ロジック周辺回
路領域においては、７ｎｍの膜厚を持つ第１のシリコン
酸化膜からなり１回の工程で形成された第１のゲート絶
縁膜１０２Ａを有する第１のＭＯＳＦＥＴが形成される
と共に、ロジック内部回路領域においては、３ｎｍの膜
厚を持つ第２のシリコン酸化膜１１２からなり１回の工
程で形成された第２のゲート絶縁膜１１５を有する第２
のＭＯＳＦＥＴが形成されるので、つまり、第１のゲー
ト絶縁膜１０２Ａ及び第２のゲート絶縁膜１１５はそれ
ぞれ１回の工程で形成されるので、従来のように２回の
工程で形成されるゲート絶縁膜に比べて信頼性が向上す
る。
路領域においては、７ｎｍの膜厚を持つ第１のシリコン
酸化膜からなり１回の工程で形成された第１のゲート絶
縁膜１０２Ａを有する第１のＭＯＳＦＥＴが形成される
と共に、ロジック内部回路領域においては、３ｎｍの膜
厚を持つ第２のシリコン酸化膜１１２からなり１回の工
程で形成された第２のゲート絶縁膜１１５を有する第２
のＭＯＳＦＥＴが形成されるので、つまり、第１のゲー
ト絶縁膜１０２Ａ及び第２のゲート絶縁膜１１５はそれ
ぞれ１回の工程で形成されるので、従来のように２回の
工程で形成されるゲート絶縁膜に比べて信頼性が向上す
る。
【００４５】また、ロジック内部回路領域に形成される
ので高性能が要求される第２のゲート電極１１７は、抵
抗値が低いと共にゲート絶縁膜との界面で空乏層が形成
され難い第２の金属膜１１４により形成することができ
る。
ので高性能が要求される第２のゲート電極１１７は、抵
抗値が低いと共にゲート絶縁膜との界面で空乏層が形成
され難い第２の金属膜１１４により形成することができ
る。
【００４６】また、ロジック周辺回路領域に形成される
ので高性能が要求されない第１のゲート電極１０３Ａ
は、或る程度の抵抗値が必要になる抵抗体１０３Ｃと共
に、多結晶シリコン膜により同一の工程で形成すること
ができるので、工程数の増加を招くことなく、抵抗体１
０３Ｃを形成することができる。
ので高性能が要求されない第１のゲート電極１０３Ａ
は、或る程度の抵抗値が必要になる抵抗体１０３Ｃと共
に、多結晶シリコン膜により同一の工程で形成すること
ができるので、工程数の増加を招くことなく、抵抗体１
０３Ｃを形成することができる。
【００４７】尚、第１の実施形態においては、マスクパ
ターン１１０はロジック周辺回路領域を全面に亘って覆
っていたが、マスクパターン１１０は少なくとも第１の
ゲート電極１０２Ａを覆っておればよい。
ターン１１０はロジック周辺回路領域を全面に亘って覆
っていたが、マスクパターン１１０は少なくとも第１の
ゲート電極１０２Ａを覆っておればよい。
【００４８】また、第２のゲート絶縁膜１１５は、第２
のシリコン酸化膜１１２から形成したが、これに代え
て、シリコン窒化酸化膜を用いてもよい。
のシリコン酸化膜１１２から形成したが、これに代え
て、シリコン窒化酸化膜を用いてもよい。
【００４９】また、第２のゲート電極１１７は、タング
ステンからなる第２の金属膜１１４から形成したが、こ
れに代えて、アルミニウム、銅、モリブデン、タングス
テンシリサイド又はこれらの金属の化合物からなる他の
金属膜を用いてもよい。
ステンからなる第２の金属膜１１４から形成したが、こ
れに代えて、アルミニウム、銅、モリブデン、タングス
テンシリサイド又はこれらの金属の化合物からなる他の
金属膜を用いてもよい。
【００５０】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置の製造方法として、メモリ回
路領域に第１のＭＯＳＦＥＴを形成すると共に、ロジッ
ク回路領域に第２のＭＯＳＦＥＴを形成する方法につい
て図４〜図６を参照しながら説明する。
実施形態に係る半導体装置の製造方法として、メモリ回
路領域に第１のＭＯＳＦＥＴを形成すると共に、ロジッ
ク回路領域に第２のＭＯＳＦＥＴを形成する方法につい
て図４〜図６を参照しながら説明する。
【００５１】まず、図４（ａ）に示すように、シリコン
からなる半導体基板２００の表面部に素子分離領域２０
１を形成する。次に、半導体基板２００の上に全面に亘
って、例えば７ｎｍの膜厚を持つ第１のシリコン酸化
膜、不純物がドーピングされた例えば５０ｎｍ程度の膜
厚を持つ多結晶シリコン膜、及びタングステンシリサイ
ド等の高融点金属の化合物からなる第１の金属膜を順次
形成した後、これら第１の金属膜、多結晶シリコン膜及
び第１のシリコン酸化膜を順次パターニングして、メモ
リ回路領域に、第１のシリコン酸化膜からなる第１のゲ
ート絶縁膜２０２Ａ、及び多結晶シリコン膜２０３Ａと
第１の金属膜２０４Ａとの積層体からなる第１のゲート
電極を形成し、ロジック回路領域に、第１のシリコン酸
化膜からなるダミーゲート絶縁膜２０２Ｂ、及び多結晶
シリコン膜２０３Ｂと第１の金属膜２０４Ｂとの積層体
からなるダミーゲート電極を形成する。
からなる半導体基板２００の表面部に素子分離領域２０
１を形成する。次に、半導体基板２００の上に全面に亘
って、例えば７ｎｍの膜厚を持つ第１のシリコン酸化
膜、不純物がドーピングされた例えば５０ｎｍ程度の膜
厚を持つ多結晶シリコン膜、及びタングステンシリサイ
ド等の高融点金属の化合物からなる第１の金属膜を順次
形成した後、これら第１の金属膜、多結晶シリコン膜及
び第１のシリコン酸化膜を順次パターニングして、メモ
リ回路領域に、第１のシリコン酸化膜からなる第１のゲ
ート絶縁膜２０２Ａ、及び多結晶シリコン膜２０３Ａと
第１の金属膜２０４Ａとの積層体からなる第１のゲート
電極を形成し、ロジック回路領域に、第１のシリコン酸
化膜からなるダミーゲート絶縁膜２０２Ｂ、及び多結晶
シリコン膜２０３Ｂと第１の金属膜２０４Ｂとの積層体
からなるダミーゲート電極を形成する。
【００５２】次に、第１のゲート電極（２０３Ａ、２０
４Ａ）及びダミーゲート電極（２０３Ｂ、２０４Ｂ）を
マスクとして不純物を注入して低濃度不純物領域２０５
を形成した後、第１のゲート電極（２０３Ａ、２０４
Ａ）及びダミーゲート電極（２０３Ｂ、２０４Ｂ）にそ
れぞれサイドウォール２０６を形成する。次に、第１の
ゲート電極（２０３Ａ、２０４Ａ）及びダミーゲート電
極（２０３Ｂ、２０４Ｂ）と、サイドウォール２０６と
をマスクとして不純物を注入してソース又はドレインと
なる高濃度不純物領域２０７を形成した後、例えばＣＶ
Ｄ法により、半導体基板２００の上に全面に亘って、例
えば５００ｎｍの膜厚を持つシリコン酸化膜からなる層
間絶縁膜２０８を堆積する。
４Ａ）及びダミーゲート電極（２０３Ｂ、２０４Ｂ）を
マスクとして不純物を注入して低濃度不純物領域２０５
を形成した後、第１のゲート電極（２０３Ａ、２０４
Ａ）及びダミーゲート電極（２０３Ｂ、２０４Ｂ）にそ
れぞれサイドウォール２０６を形成する。次に、第１の
ゲート電極（２０３Ａ、２０４Ａ）及びダミーゲート電
極（２０３Ｂ、２０４Ｂ）と、サイドウォール２０６と
をマスクとして不純物を注入してソース又はドレインと
なる高濃度不純物領域２０７を形成した後、例えばＣＶ
Ｄ法により、半導体基板２００の上に全面に亘って、例
えば５００ｎｍの膜厚を持つシリコン酸化膜からなる層
間絶縁膜２０８を堆積する。
【００５３】次に、図４（ｂ）に示すように、例えばＣ
ＭＰ法により層間絶縁膜２０８を平坦化して、第１のゲ
ート電極（２０３Ａ、２０４Ａ）及びダミーゲート電極
（２０３Ｂ、２０４Ｂ）の上面をそれぞれ露出させた
後、半導体基板２００の上に全面に亘って、例えば５０
ｎｍの膜厚を持つシリコン窒化膜２０９を堆積する。
ＭＰ法により層間絶縁膜２０８を平坦化して、第１のゲ
ート電極（２０３Ａ、２０４Ａ）及びダミーゲート電極
（２０３Ｂ、２０４Ｂ）の上面をそれぞれ露出させた
後、半導体基板２００の上に全面に亘って、例えば５０
ｎｍの膜厚を持つシリコン窒化膜２０９を堆積する。
【００５４】次に、図５（ａ）に示すように、シリコン
窒化膜２０９の上にメモリセル領域を覆うレジストパタ
ーン２１０を形成した後、該レジストパターン２１０を
マスクとしてシリコン窒化膜２０９に対してエッチング
を行なって、シリコン窒化膜２０９からなるマスクパタ
ーン２１１を形成する。次に、マスクパターン２１１を
用いて、硫酸と過酸化水素水との混合液からなるエッチ
ング液を用いるウェットエッチングを行なって第１の金
属膜２０４Ｂを除去した後、例えばＫＯＨ等のアルカリ
溶液からなるエッチング液を用いるウェットエッチング
を行なって多結晶シリコン膜２０３Ｂを除去し、その
後、ＨＦ溶液からなるエッチング液を用いるウェットエ
ッチングを行なってダミーゲート絶縁膜２０２Ｂを除去
することにより、ロジック回路領域のサイドウォール２
０６の内側に凹部２１２を形成する。
窒化膜２０９の上にメモリセル領域を覆うレジストパタ
ーン２１０を形成した後、該レジストパターン２１０を
マスクとしてシリコン窒化膜２０９に対してエッチング
を行なって、シリコン窒化膜２０９からなるマスクパタ
ーン２１１を形成する。次に、マスクパターン２１１を
用いて、硫酸と過酸化水素水との混合液からなるエッチ
ング液を用いるウェットエッチングを行なって第１の金
属膜２０４Ｂを除去した後、例えばＫＯＨ等のアルカリ
溶液からなるエッチング液を用いるウェットエッチング
を行なって多結晶シリコン膜２０３Ｂを除去し、その
後、ＨＦ溶液からなるエッチング液を用いるウェットエ
ッチングを行なってダミーゲート絶縁膜２０２Ｂを除去
することにより、ロジック回路領域のサイドウォール２
０６の内側に凹部２１２を形成する。
【００５５】次に、図５（ｂ）に示すように、半導体基
板２００の上に全面に亘って、例えば３ｎｍの膜厚を持
つ第２のシリコン酸化膜２１３を形成した後、例えばＣ
ＶＤ法により、第２のシリコン酸化膜２１３に全面に亘
って例えば窒化タングステン等の高融点金属の化合物か
らなり約１０ｎｍの膜厚を持つ第２の金属膜２１４を堆
積した後、例えばＣＶＤ法により、第２の金属膜２１４
の上に全面に亘って例えばタングステンからなり約１２
０の膜厚を持つ第３の金属膜２１５を堆積する。
板２００の上に全面に亘って、例えば３ｎｍの膜厚を持
つ第２のシリコン酸化膜２１３を形成した後、例えばＣ
ＶＤ法により、第２のシリコン酸化膜２１３に全面に亘
って例えば窒化タングステン等の高融点金属の化合物か
らなり約１０ｎｍの膜厚を持つ第２の金属膜２１４を堆
積した後、例えばＣＶＤ法により、第２の金属膜２１４
の上に全面に亘って例えばタングステンからなり約１２
０の膜厚を持つ第３の金属膜２１５を堆積する。
【００５６】次に、図６に示すように、例えばＣＭＰ法
により、第３の金属膜２１５、第２の金属膜２１４及び
マスクパターン２１１に対して、第１のゲート電極（２
０３Ａ、２０４Ａ）の上面が露出するまで平坦化を行な
って、ロジック回路領域のサイドウォール２０６の内側
の凹部２１２に、第２のシリコン酸化膜２１３からなる
第２のゲート絶縁膜２１６、第２の金属膜２１４からな
るバリアメタル２１７及び第３の金属膜２１５からなる
第２のゲート電極２１８を形成する。尚、平坦化工程に
おいては、第２及び第３の金属膜２１４、２１５と、シ
リコン窒化膜２０９からなるマスクパターン２１１との
間に選択比が存在しないような研磨剤を用いることが好
ましい。
により、第３の金属膜２１５、第２の金属膜２１４及び
マスクパターン２１１に対して、第１のゲート電極（２
０３Ａ、２０４Ａ）の上面が露出するまで平坦化を行な
って、ロジック回路領域のサイドウォール２０６の内側
の凹部２１２に、第２のシリコン酸化膜２１３からなる
第２のゲート絶縁膜２１６、第２の金属膜２１４からな
るバリアメタル２１７及び第３の金属膜２１５からなる
第２のゲート電極２１８を形成する。尚、平坦化工程に
おいては、第２及び第３の金属膜２１４、２１５と、シ
リコン窒化膜２０９からなるマスクパターン２１１との
間に選択比が存在しないような研磨剤を用いることが好
ましい。
【００５７】第２の実施形態によると、メモリ回路領域
においては、７ｎｍの膜厚を有する第１のシリコン酸化
膜からなり１回の工程で形成される第１のゲート絶縁膜
２０２Ａを有する第１のＭＯＳＦＥＴが形成されると共
に、ロジック回路領域においては、３ｎｍの膜厚を持つ
第２のシリコン酸化膜２１３からなり１回の工程で形成
される第２のゲート絶縁膜２１６を有する第２のＭＯＳ
ＦＥＴが形成されるので、つまり、第１のゲート絶縁膜
２０２Ａ及び第２のゲート絶縁膜２１６はそれぞれ１回
の工程で形成されるので、従来のように２回の工程で形
成されるゲート絶縁膜に比べて信頼性が向上する。
においては、７ｎｍの膜厚を有する第１のシリコン酸化
膜からなり１回の工程で形成される第１のゲート絶縁膜
２０２Ａを有する第１のＭＯＳＦＥＴが形成されると共
に、ロジック回路領域においては、３ｎｍの膜厚を持つ
第２のシリコン酸化膜２１３からなり１回の工程で形成
される第２のゲート絶縁膜２１６を有する第２のＭＯＳ
ＦＥＴが形成されるので、つまり、第１のゲート絶縁膜
２０２Ａ及び第２のゲート絶縁膜２１６はそれぞれ１回
の工程で形成されるので、従来のように２回の工程で形
成されるゲート絶縁膜に比べて信頼性が向上する。
【００５８】また、ロジック回路領域に形成されるので
高性能が要求される第２のゲート電極２１８は、抵抗値
が低いと共にゲート絶縁膜との界面で空乏層が形成され
難い第３の金属膜２１５により形成することができる。
高性能が要求される第２のゲート電極２１８は、抵抗値
が低いと共にゲート絶縁膜との界面で空乏層が形成され
難い第３の金属膜２１５により形成することができる。
【００５９】また、メモリ回路領域に形成されるので高
性能が要求されない第１のゲート電極は、多結晶シリコ
ン膜２０３Ａと第１の金属膜２０４Ａとの積層体により
形成することができる。
性能が要求されない第１のゲート電極は、多結晶シリコ
ン膜２０３Ａと第１の金属膜２０４Ａとの積層体により
形成することができる。
【００６０】従って、第２の実施形態によると、ロジッ
ク回路領域に、相対的に薄い膜厚を持つ第２のシリコン
酸化膜２１３からなる第２のゲート絶縁膜２１６及び低
抵抗な第３の金属膜２１８からなる第２のゲート電極２
１８を有する第２のＭＯＳＦＥＴを備えているため、信
頼性の高いＤＲＡＭ混載ロジックＬＳＩを形成すること
ができる。
ク回路領域に、相対的に薄い膜厚を持つ第２のシリコン
酸化膜２１３からなる第２のゲート絶縁膜２１６及び低
抵抗な第３の金属膜２１８からなる第２のゲート電極２
１８を有する第２のＭＯＳＦＥＴを備えているため、信
頼性の高いＤＲＡＭ混載ロジックＬＳＩを形成すること
ができる。
【００６１】また、第２の実施形態においては、多結晶
シリコン膜２０３Ａと第１の金属膜２０４Ａとの積層体
からなる第１のゲート電極を有する第１のＭＯＳＦＥＴ
を備えているため、第１の実施形態に比べてゲート電極
の抵抗値を低減することができる。
シリコン膜２０３Ａと第１の金属膜２０４Ａとの積層体
からなる第１のゲート電極を有する第１のＭＯＳＦＥＴ
を備えているため、第１の実施形態に比べてゲート電極
の抵抗値を低減することができる。
【００６２】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置の製造方法として、メモリ回
路にフラッシュメモリ及び容量素子を形成すると共に、
ロジック回路にＭＯＳＦＥＴを形成する方法について図
７〜図９を参照しながら説明する。
実施形態に係る半導体装置の製造方法として、メモリ回
路にフラッシュメモリ及び容量素子を形成すると共に、
ロジック回路にＭＯＳＦＥＴを形成する方法について図
７〜図９を参照しながら説明する。
【００６３】まず、図７（ａ）に示すように、シリコン
からなる半導体基板３００の表面部に素子分離領域３０
１を形成した後、半導体基板３００の上に全面に亘っ
て、例えば７ｎｍの膜厚を持つ第１のシリコン酸化膜、
及び不純物がドーピングされた例えば１２０ｎｍの膜厚
を持つ多結晶シリコン膜を順次形成する。次に、多結晶
シリコン膜及び第１のシリコン酸化膜を順次パターニン
グして、メモリセル領域のフラッシュメモリ形成領域
に、第１のシリコン酸化膜からなる第１層のゲート絶縁
膜３０２Ａ及び多結晶シリコン膜からなる浮遊ゲート電
極３０３Ａを形成し、ロジック回路領域に、第１のシリ
コン酸化膜からなるダミーゲート絶縁膜３０２Ｂ及び多
結晶シリコン膜からなるダミーゲート電極３０３Ｂを形
成し、メモリセル領域の容量素子形成領域に、第１のシ
リコン酸化膜からなる容量素子絶縁膜３０２Ｃ及び多結
晶シリコン膜からなる容量下部電極３０３Ｃを形成す
る。
からなる半導体基板３００の表面部に素子分離領域３０
１を形成した後、半導体基板３００の上に全面に亘っ
て、例えば７ｎｍの膜厚を持つ第１のシリコン酸化膜、
及び不純物がドーピングされた例えば１２０ｎｍの膜厚
を持つ多結晶シリコン膜を順次形成する。次に、多結晶
シリコン膜及び第１のシリコン酸化膜を順次パターニン
グして、メモリセル領域のフラッシュメモリ形成領域
に、第１のシリコン酸化膜からなる第１層のゲート絶縁
膜３０２Ａ及び多結晶シリコン膜からなる浮遊ゲート電
極３０３Ａを形成し、ロジック回路領域に、第１のシリ
コン酸化膜からなるダミーゲート絶縁膜３０２Ｂ及び多
結晶シリコン膜からなるダミーゲート電極３０３Ｂを形
成し、メモリセル領域の容量素子形成領域に、第１のシ
リコン酸化膜からなる容量素子絶縁膜３０２Ｃ及び多結
晶シリコン膜からなる容量下部電極３０３Ｃを形成す
る。
【００６４】次に、浮遊ゲート電極３０３Ａ及びダミー
ゲート電極３０３Ｂをマスクとして不純物を注入して低
濃度不純物領域３０４を形成した後、浮遊ゲート電極３
０３Ａ、ダミーゲート電極３０３Ｂ及び容量下部電極３
０３Ｃにそれぞれサイドウォール３０５を形成する。次
に、浮遊ゲート電極３０３Ａ及びダミーゲート電極３０
３Ｂと、サイドウォール３０５とをマスクとして不純物
を注入してソース又はドレインとなる高濃度不純物領域
３０６を形成した後、例えばＣＶＤ法により、半導体基
板３００の上に全面に亘って、例えば４００ｎｍの膜厚
を持つシリコン酸化膜からなる層間絶縁膜３０７を堆積
する。
ゲート電極３０３Ｂをマスクとして不純物を注入して低
濃度不純物領域３０４を形成した後、浮遊ゲート電極３
０３Ａ、ダミーゲート電極３０３Ｂ及び容量下部電極３
０３Ｃにそれぞれサイドウォール３０５を形成する。次
に、浮遊ゲート電極３０３Ａ及びダミーゲート電極３０
３Ｂと、サイドウォール３０５とをマスクとして不純物
を注入してソース又はドレインとなる高濃度不純物領域
３０６を形成した後、例えばＣＶＤ法により、半導体基
板３００の上に全面に亘って、例えば４００ｎｍの膜厚
を持つシリコン酸化膜からなる層間絶縁膜３０７を堆積
する。
【００６５】次に、図７（ｂ）に示すように、例えばＣ
ＭＰ法により層間絶縁膜３０７を平坦化して、浮遊ゲー
ト電極３０３Ａ、ダミーゲート電極３０３Ｂ及び容量下
部電極３０３Ｃの上面をそれぞれ露出させた後、半導体
基板３００の上に全面に亘って、例えば１０ｎｍの膜厚
を持つシリコン窒化膜３０８を堆積する。
ＭＰ法により層間絶縁膜３０７を平坦化して、浮遊ゲー
ト電極３０３Ａ、ダミーゲート電極３０３Ｂ及び容量下
部電極３０３Ｃの上面をそれぞれ露出させた後、半導体
基板３００の上に全面に亘って、例えば１０ｎｍの膜厚
を持つシリコン窒化膜３０８を堆積する。
【００６６】次に、図８（ａ）に示すように、シリコン
窒化膜３０８の上にメモリセル領域を覆うレジストパタ
ーン３０９を形成した後、該レジストパターン３０９を
マスクとしてシリコン窒化膜３０８に対してエッチング
を行なって、シリコン窒化膜３０８からなるマスクパタ
ーン３１０を形成する。次に、マスクパターン３１０を
用いて、例えばＫＯＨ等のアルカリ溶液からなるエッチ
ング液を用いるウェットエッチングを行なうことにより
ダミーゲート電極３０３Ｂを除去した後、ＨＦ溶液から
なるエッチング液を用いるウェットエッチングを行なっ
てダミーゲート絶縁膜３０２Ｂを除去することにより、
ロジック回路領域のサイドウォール３０５の内側に凹部
３１１を形成する。このウェットエッチング工程におい
ては、マスクパターン３１０が除去されないようなエッ
チング液を用いることが好ましい。
窒化膜３０８の上にメモリセル領域を覆うレジストパタ
ーン３０９を形成した後、該レジストパターン３０９を
マスクとしてシリコン窒化膜３０８に対してエッチング
を行なって、シリコン窒化膜３０８からなるマスクパタ
ーン３１０を形成する。次に、マスクパターン３１０を
用いて、例えばＫＯＨ等のアルカリ溶液からなるエッチ
ング液を用いるウェットエッチングを行なうことにより
ダミーゲート電極３０３Ｂを除去した後、ＨＦ溶液から
なるエッチング液を用いるウェットエッチングを行なっ
てダミーゲート絶縁膜３０２Ｂを除去することにより、
ロジック回路領域のサイドウォール３０５の内側に凹部
３１１を形成する。このウェットエッチング工程におい
ては、マスクパターン３１０が除去されないようなエッ
チング液を用いることが好ましい。
【００６７】次に、図８（ｂ）に示すように、半導体基
板３００の上に全面に亘って、例えば３ｎｍの膜厚を持
つ第２のシリコン酸化膜３１２を形成した後、例えばＣ
ＶＤ法により、第２のシリコン酸化膜３１２に全面に亘
って例えば窒化タングステン等の高融点金属の化合物か
らなり約１０ｎｍの膜厚を持つ第１の金属膜３１３を堆
積した後、例えばＣＶＤ法により、第１の金属膜３１３
の上に全面に亘って例えばタングステンからなり約１２
０ｎｍの膜厚を持つ第２の金属膜３１４を堆積する。
板３００の上に全面に亘って、例えば３ｎｍの膜厚を持
つ第２のシリコン酸化膜３１２を形成した後、例えばＣ
ＶＤ法により、第２のシリコン酸化膜３１２に全面に亘
って例えば窒化タングステン等の高融点金属の化合物か
らなり約１０ｎｍの膜厚を持つ第１の金属膜３１３を堆
積した後、例えばＣＶＤ法により、第１の金属膜３１３
の上に全面に亘って例えばタングステンからなり約１２
０ｎｍの膜厚を持つ第２の金属膜３１４を堆積する。
【００６８】次に、第２の金属膜３１４、第１の金属膜
３１３、第２のシリコン酸化膜３１２及びマスクパター
ン３１０（シリコン窒化膜３０８）を所定形状にそれぞ
れパターニングして、メモリセル領域のフラッシュメモ
リ形成領域に、シリコン窒化膜３０８及び第２のシリコ
ン酸化膜３１２からなる第２層のゲート絶縁膜３１５、
第１の金属膜３１３からなる第１のバリアメタル３１６
及び第２の金属膜３１４からなる制御電極３１７を形成
し、ロジック回路領域に、第２のシリコン酸化膜３１２
からなるゲート絶縁膜３１８、第１の金属膜３１３から
なる第２のバリアメタル３１９及び第２の金属膜３１４
からなるゲート電極３２０を形成し、メモリセル領域の
容量素子形成領域に、シリコン窒化膜３０８及び第２の
シリコン酸化膜３１２からなる容量絶縁膜３２１、第１
の金属膜３１３からなる第３のバリアメタル３２２及び
第２の金属膜３１４からなる容量上部電極３２３を形成
する。
３１３、第２のシリコン酸化膜３１２及びマスクパター
ン３１０（シリコン窒化膜３０８）を所定形状にそれぞ
れパターニングして、メモリセル領域のフラッシュメモ
リ形成領域に、シリコン窒化膜３０８及び第２のシリコ
ン酸化膜３１２からなる第２層のゲート絶縁膜３１５、
第１の金属膜３１３からなる第１のバリアメタル３１６
及び第２の金属膜３１４からなる制御電極３１７を形成
し、ロジック回路領域に、第２のシリコン酸化膜３１２
からなるゲート絶縁膜３１８、第１の金属膜３１３から
なる第２のバリアメタル３１９及び第２の金属膜３１４
からなるゲート電極３２０を形成し、メモリセル領域の
容量素子形成領域に、シリコン窒化膜３０８及び第２の
シリコン酸化膜３１２からなる容量絶縁膜３２１、第１
の金属膜３１３からなる第３のバリアメタル３２２及び
第２の金属膜３１４からなる容量上部電極３２３を形成
する。
【００６９】第３の実施形態によると、メモリセル領域
においては、フラッシュメモリの第１層のゲート絶縁膜
３０２Ａは、１回の工程で形成され且つ７ｎｍの膜厚を
持つ第１のシリコン酸化膜からなるため、信頼性が向上
し、また、第２層のゲート絶縁膜３１５は、シリコン窒
化膜３０８及び第２のシリコン酸化膜３１２の積層体か
らなるため、信頼性が向上するので、フラッシュメモリ
の信頼性が向上する。
においては、フラッシュメモリの第１層のゲート絶縁膜
３０２Ａは、１回の工程で形成され且つ７ｎｍの膜厚を
持つ第１のシリコン酸化膜からなるため、信頼性が向上
し、また、第２層のゲート絶縁膜３１５は、シリコン窒
化膜３０８及び第２のシリコン酸化膜３１２の積層体か
らなるため、信頼性が向上するので、フラッシュメモリ
の信頼性が向上する。
【００７０】ロジック回路領域においては、３ｎｍの膜
厚を持つ第２のシリコン酸化膜３１２からなり１回の工
程で形成されたゲート絶縁膜３１８を有するＭＯＳＦＥ
Ｔが形成されるので、従来のように２回の工程で形成さ
れるゲート絶縁膜に比べて信頼性が向上する。
厚を持つ第２のシリコン酸化膜３１２からなり１回の工
程で形成されたゲート絶縁膜３１８を有するＭＯＳＦＥ
Ｔが形成されるので、従来のように２回の工程で形成さ
れるゲート絶縁膜に比べて信頼性が向上する。
【００７１】また、ロジック回路領域に形成されるので
高性能が要求されるＭＯＳＦＥＴのゲート電極３２０
は、抵抗値が低いと共にゲート絶縁膜との界面で空乏層
が形成されない第２の金属膜３１４により形成されてい
る。
高性能が要求されるＭＯＳＦＥＴのゲート電極３２０
は、抵抗値が低いと共にゲート絶縁膜との界面で空乏層
が形成されない第２の金属膜３１４により形成されてい
る。
【００７２】また、容量素子を構成する容量絶縁膜３２
１は、シリコン窒化膜３０８と第２のシリコン酸化膜３
１２との積層体により形成したので、容量素子の信頼性
も確保できる。
１は、シリコン窒化膜３０８と第２のシリコン酸化膜３
１２との積層体により形成したので、容量素子の信頼性
も確保できる。
【００７３】さらに、メモリセル領域においては、浮遊
ゲート電極３０３Ａは容量下部電極３０３Ｃと共に、第
２層のゲート絶縁膜３１５は容量絶縁膜３２１と共に、
制御電極３１７は容量上部電極３２３と共に、それぞれ
同一の工程で形成することができるので、工程数の増加
を招くことなく容量素子を形成することができる。
ゲート電極３０３Ａは容量下部電極３０３Ｃと共に、第
２層のゲート絶縁膜３１５は容量絶縁膜３２１と共に、
制御電極３１７は容量上部電極３２３と共に、それぞれ
同一の工程で形成することができるので、工程数の増加
を招くことなく容量素子を形成することができる。
【００７４】
【発明の効果】第１の半導体装置によると、第１のＭＯ
ＳＦＥＴは高い電圧による駆動が可能になると共に、第
２のＭＯＳＦＥＴは、低い電圧による駆動が可能になる
と共にゲート絶縁膜の界面における空乏化が防止できる
ためゲート電極の高性能化を図ることができるので、要
求される性能が異なる２つのＭＯＳＦＥＴを１つの半導
体基板上に高い信頼性を持って形成することができる。
ＳＦＥＴは高い電圧による駆動が可能になると共に、第
２のＭＯＳＦＥＴは、低い電圧による駆動が可能になる
と共にゲート絶縁膜の界面における空乏化が防止できる
ためゲート電極の高性能化を図ることができるので、要
求される性能が異なる２つのＭＯＳＦＥＴを１つの半導
体基板上に高い信頼性を持って形成することができる。
【００７５】第１の半導体装置において、第１のＭＯＳ
ＦＥＴがロジック回路の周辺回路領域に形成されてお
り、第２のＭＯＳＦＥＴがロジック回路の内部回路領域
に形成されていると、ロジック回路の周辺回路において
要求される高い電圧による駆動を実現できると共に、ロ
ジックの内部回路に要求される、低い電圧による駆動及
びトランジスタの高性能能化を同時に実現することがで
きる。
ＦＥＴがロジック回路の周辺回路領域に形成されてお
り、第２のＭＯＳＦＥＴがロジック回路の内部回路領域
に形成されていると、ロジック回路の周辺回路において
要求される高い電圧による駆動を実現できると共に、ロ
ジックの内部回路に要求される、低い電圧による駆動及
びトランジスタの高性能能化を同時に実現することがで
きる。
【００７６】第１の半導体装置において、第１のＭＯＳ
ＦＥＴがメモリセル領域に形成されており、第２のＭＯ
ＳＦＥＴがロジック回路領域に形成されていると、メモ
リセルにおいて要求される、リーク電流に起因するポー
ズタイム（メモリセル１個当たりの電荷保持時間）の低
減の防止を実現できると共に、ロジック回路において要
求されるＭＯＳＦＥＴの高性能化を同時に実現すること
ができる。
ＦＥＴがメモリセル領域に形成されており、第２のＭＯ
ＳＦＥＴがロジック回路領域に形成されていると、メモ
リセルにおいて要求される、リーク電流に起因するポー
ズタイム（メモリセル１個当たりの電荷保持時間）の低
減の防止を実現できると共に、ロジック回路において要
求されるＭＯＳＦＥＴの高性能化を同時に実現すること
ができる。
【００７７】第１の半導体装置において、第１のゲート
電極を構成する多結晶シリコン膜と同一の工程で形成さ
れた多結晶シリコン膜からなる抵抗体を備えていると、
工程数の増加を招くことなく抵抗体を設けることができ
る。
電極を構成する多結晶シリコン膜と同一の工程で形成さ
れた多結晶シリコン膜からなる抵抗体を備えていると、
工程数の増加を招くことなく抵抗体を設けることができ
る。
【００７８】第１の半導体装置において、第１のゲート
絶縁膜がシリコン酸化膜からなると共に、第２のゲート
絶縁膜がシリコン窒化酸化膜からなると、第２のゲート
絶縁膜の一層の薄膜化と信頼性の向上とを図ることがで
きるので、第２のＭＯＳＦＥＴの性能を一層向上させる
ことができる。
絶縁膜がシリコン酸化膜からなると共に、第２のゲート
絶縁膜がシリコン窒化酸化膜からなると、第２のゲート
絶縁膜の一層の薄膜化と信頼性の向上とを図ることがで
きるので、第２のＭＯＳＦＥＴの性能を一層向上させる
ことができる。
【００７９】第２の半導体装置によると、第１のＭＯＳ
ＦＥＴはゲート電極の低抵抗化及び高耐圧化を実現でき
ると共に、第２のＭＯＳＦＥＴは、低い電圧による駆動
が可能になると共にゲート絶縁膜の界面における空乏化
が防止できるためゲート電極の高性能化を図ることがで
きるので、要求される性能が異なる２つのＭＯＳＦＥＴ
を１つの半導体基板上に高い信頼性を持って形成するこ
とができる。
ＦＥＴはゲート電極の低抵抗化及び高耐圧化を実現でき
ると共に、第２のＭＯＳＦＥＴは、低い電圧による駆動
が可能になると共にゲート絶縁膜の界面における空乏化
が防止できるためゲート電極の高性能化を図ることがで
きるので、要求される性能が異なる２つのＭＯＳＦＥＴ
を１つの半導体基板上に高い信頼性を持って形成するこ
とができる。
【００８０】第２の半導体装置において、第１のＭＯＳ
ＦＥＴが半導体基板におけるメモリセル領域に形成され
ており、第２のＭＯＳＦＥＴが半導体基板におけるロジ
ック回路に形成されていると、メモリセル領域において
は、ゲート電極の低抵抗化及び高耐圧化を実現すること
ができると共に、ロジック回路においては、トランジス
タの高性能化を図ることができる。
ＦＥＴが半導体基板におけるメモリセル領域に形成され
ており、第２のＭＯＳＦＥＴが半導体基板におけるロジ
ック回路に形成されていると、メモリセル領域において
は、ゲート電極の低抵抗化及び高耐圧化を実現すること
ができると共に、ロジック回路においては、トランジス
タの高性能化を図ることができる。
【００８１】第１の半導体装置の製造方法によると、１
つの半導体基板の上に、相対的に大きい膜厚を持つ第１
のゲート絶縁膜と、多結晶シリコン膜からなる第１のゲ
ート電極とを有する第１のＭＯＳＦＥＴ、及び、相対的
に小さい膜厚を持つ第１のゲート絶縁膜と、金属膜から
なる第２のゲート電極とを有する第２のＭＯＳＦＥＴを
形成することができるので、要求される性能が互いに異
なる２つのＭＯＳＦＥＴを１つの半導体基板上に高い信
頼性を持って確実に形成することができる。
つの半導体基板の上に、相対的に大きい膜厚を持つ第１
のゲート絶縁膜と、多結晶シリコン膜からなる第１のゲ
ート電極とを有する第１のＭＯＳＦＥＴ、及び、相対的
に小さい膜厚を持つ第１のゲート絶縁膜と、金属膜から
なる第２のゲート電極とを有する第２のＭＯＳＦＥＴを
形成することができるので、要求される性能が互いに異
なる２つのＭＯＳＦＥＴを１つの半導体基板上に高い信
頼性を持って確実に形成することができる。
【００８２】また、第１のＭＯＳＦＥＴの第１のゲート
絶縁膜は、１回の工程で形成される第１の絶縁膜をパタ
ーニングすることにより形成されるので、従来のように
２回の工程で形成されるゲート絶縁膜に比べて信頼性が
向上する。
絶縁膜は、１回の工程で形成される第１の絶縁膜をパタ
ーニングすることにより形成されるので、従来のように
２回の工程で形成されるゲート絶縁膜に比べて信頼性が
向上する。
【００８３】第１の半導体装置の製造方法において、パ
ターニング工程が、第１のゲート絶縁膜及び第１のゲー
ト電極をロジック回路の周辺回路に形成すると共に、ダ
ミー絶縁膜及びダミーゲート電極をロジック回路の内部
回路に形成する工程を含むと、ロジック回路の周辺回路
には、高い電圧による駆動を実現できる第１のＭＯＳＦ
ＥＴを形成することができると共に、ロジックの内部回
路には、低い電圧による駆動及びトランジスタの高性能
能化を同時に実現できる第２のＭＯＳＦＥＴを形成する
ことができる。
ターニング工程が、第１のゲート絶縁膜及び第１のゲー
ト電極をロジック回路の周辺回路に形成すると共に、ダ
ミー絶縁膜及びダミーゲート電極をロジック回路の内部
回路に形成する工程を含むと、ロジック回路の周辺回路
には、高い電圧による駆動を実現できる第１のＭＯＳＦ
ＥＴを形成することができると共に、ロジックの内部回
路には、低い電圧による駆動及びトランジスタの高性能
能化を同時に実現できる第２のＭＯＳＦＥＴを形成する
ことができる。
【００８４】第１の半導体装置の製造方法において、パ
ターニング工程が、第１のゲート絶縁膜及び第１のゲー
ト電極をメモリセル領域に形成すると共に、ダミー絶縁
膜及びダミーゲート電極をロジック回路領域に形成する
工程を含むと、メモリセル領域には、リーク電流に起因
するポーズタイムの低減の防止を実現できる第１のＭＯ
ＳＦＥＴを形成することができると共に、ロジック回路
には、高性能な第２のＭＯＳＦＥＴを形成することがで
きる。
ターニング工程が、第１のゲート絶縁膜及び第１のゲー
ト電極をメモリセル領域に形成すると共に、ダミー絶縁
膜及びダミーゲート電極をロジック回路領域に形成する
工程を含むと、メモリセル領域には、リーク電流に起因
するポーズタイムの低減の防止を実現できる第１のＭＯ
ＳＦＥＴを形成することができると共に、ロジック回路
には、高性能な第２のＭＯＳＦＥＴを形成することがで
きる。
【００８５】第１の半導体装置の製造方法において、パ
ターニング工程が、多結晶シリコン膜及び第１の絶縁膜
をパターニングして、第１の絶縁膜からなる抵抗絶縁膜
及び多結晶シリコン膜からなる抵抗体を形成する工程を
含むと、工程数の増加を招くことなく抵抗体を形成する
ことができる。
ターニング工程が、多結晶シリコン膜及び第１の絶縁膜
をパターニングして、第１の絶縁膜からなる抵抗絶縁膜
及び多結晶シリコン膜からなる抵抗体を形成する工程を
含むと、工程数の増加を招くことなく抵抗体を形成する
ことができる。
【００８６】第１の半導体装置の製造方法において、第
１の絶縁膜がシリコン酸化膜であり、第２の絶縁膜がシ
リコン窒化酸化膜であると、第２のゲート絶縁膜の一層
の薄膜化と信頼性の向上とを図ることができるので、第
２のＭＯＳＦＥＴの性能を一層向上させることができ
る。
１の絶縁膜がシリコン酸化膜であり、第２の絶縁膜がシ
リコン窒化酸化膜であると、第２のゲート絶縁膜の一層
の薄膜化と信頼性の向上とを図ることができるので、第
２のＭＯＳＦＥＴの性能を一層向上させることができ
る。
【００８７】第１の半導体装置の製造方法において、エ
ッチング工程が、ウェットエッチングによりダミーゲー
ト電極及びダミーゲート絶縁膜を除去する工程を含む
と、半導体基板におけるチャネルとなる領域がダメージ
を受ける事態を回避することができる。
ッチング工程が、ウェットエッチングによりダミーゲー
ト電極及びダミーゲート絶縁膜を除去する工程を含む
と、半導体基板におけるチャネルとなる領域がダメージ
を受ける事態を回避することができる。
【００８８】第２の半導体装置の製造方法によると、相
対的に大きい膜厚を持つ第１層のゲート絶縁膜及び第２
の絶縁膜及び第３の絶縁膜の積層体からなる第２層のゲ
ート絶縁膜を有するフラッシュメモリを形成できるの
で、フラッシュメモリの信頼性が向上する。
対的に大きい膜厚を持つ第１層のゲート絶縁膜及び第２
の絶縁膜及び第３の絶縁膜の積層体からなる第２層のゲ
ート絶縁膜を有するフラッシュメモリを形成できるの
で、フラッシュメモリの信頼性が向上する。
【００８９】また、相対的に小さい膜厚を持つゲート絶
縁膜及び金属膜からなるゲート電極を有するＭＯＳＦＥ
Ｔを形成できるので、ＭＯＳＦＥＴの高性能化を実現す
ることができる。また、ＭＯＳＦＥＴのゲート絶縁膜
は、１回の工程で形成される第１の絶縁膜をパターニン
グすることにより形成されるので、従来のように２回の
工程で形成されるゲート絶縁膜に比べて信頼性が向上す
る。
縁膜及び金属膜からなるゲート電極を有するＭＯＳＦＥ
Ｔを形成できるので、ＭＯＳＦＥＴの高性能化を実現す
ることができる。また、ＭＯＳＦＥＴのゲート絶縁膜
は、１回の工程で形成される第１の絶縁膜をパターニン
グすることにより形成されるので、従来のように２回の
工程で形成されるゲート絶縁膜に比べて信頼性が向上す
る。
【００９０】第２の半導体装置の製造方法において、エ
ッチング工程が、ダミーゲート電極及びダミーゲート絶
縁膜をウェットエッチングにより除去する工程を含む
と、半導体基板におけるチャネルとなる領域がダメージ
を受ける事態を回避することができる。
ッチング工程が、ダミーゲート電極及びダミーゲート絶
縁膜をウェットエッチングにより除去する工程を含む
と、半導体基板におけるチャネルとなる領域がダメージ
を受ける事態を回避することができる。
【００９１】第２の半導体装置の製造方法において、多
結晶シリコン膜及び第１の絶縁膜をパターニングして、
第１の絶縁膜からなる容量素子絶縁膜及び多結晶シリコ
ン膜からなる容量下部電極を形成すると共に、第２の絶
縁膜、第３の絶縁膜及び金属膜をパターニングして、第
２の絶縁膜及び第３の絶縁膜からなる容量絶縁膜及び金
属膜からなる容量上部電極を形成すると、工程数の増加
を招くことなく、信頼性の高い容量素子を形成すること
ができる。
結晶シリコン膜及び第１の絶縁膜をパターニングして、
第１の絶縁膜からなる容量素子絶縁膜及び多結晶シリコ
ン膜からなる容量下部電極を形成すると共に、第２の絶
縁膜、第３の絶縁膜及び金属膜をパターニングして、第
２の絶縁膜及び第３の絶縁膜からなる容量絶縁膜及び金
属膜からなる容量上部電極を形成すると、工程数の増加
を招くことなく、信頼性の高い容量素子を形成すること
ができる。
【図１】（ａ）及び（ｂ）は、本発明の第１の実施形態
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図２】（ａ）及び（ｂ）は、本発明の第１の実施形態
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図３】（ａ）及び（ｂ）は、本発明の第１の実施形態
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図４】（ａ）及び（ｂ）は、本発明の第２の実施形態
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図５】（ａ）及び（ｂ）は、本発明の第２の実施形態
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図６】本発明の第２の実施形態に係る半導体装置の製
造方法の各工程を示す断面図である。
造方法の各工程を示す断面図である。
【図７】（ａ）及び（ｂ）は、本発明の第３の実施形態
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図８】（ａ）及び（ｂ）は、本発明の第３の実施形態
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
に係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図９】本発明の第３の実施形態に係る半導体装置の製
造方法の各工程を示す断面図である。
造方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は従来の半導体装置の製造方
法の各工程を示す断面図である。
法の各工程を示す断面図である。
１００ 半導体基板 １０１ 素子分離領域 １０２Ａ 第１のゲート絶縁膜 １０２Ｂ ダミーゲート絶縁膜 １０２Ｃ 抵抗絶縁膜 １０３Ａ 第１のゲート電極 １０３Ｂ ダミーゲート電極 １０３Ｃ 抵抗体 １０４ 低濃度不純物領域 １０５ サイドウォール １０６ 高濃度不純物領域 １０７ 第１の層間絶縁膜 １０８ シリコン窒化膜 １０９ レジストパターン １１０ マスクパターン １１１ 凹部 １１２ 第２のシリコン酸化膜 １１３ 第１の金属膜 １１４ 第２の金属膜 １１５ 第２のゲート絶縁膜 １１６ バリアメタル １１７ 第２のゲート電極 １１８ 第２の層間絶縁膜 １１９ 第１のコンタクト １２０ 第２のコンタクト １２１ 金属配線 ２００ 半導体基板 ２０１ 素子分離領域 ２０２Ａ 第１のゲート絶縁膜 ２０２Ｂ ダミーゲート絶縁膜 ２０３Ａ 多結晶シリコン膜（第１のゲート電極） ２０３Ｂ 多結晶シリコン膜（ダミーゲート電極） ２０４Ａ 第１の金属膜（第１のゲート電極） ２０４Ｂ 第１の金属膜（ダミーゲート電極） ２０５ 低濃度不純物領域 ２０６ サイドウォール ２０７ 高濃度不純物領域 ２０８ 層間絶縁膜 ２０９ シリコン窒化膜 ２１０ レジストパターン ２１１ マスクパターン ２１２ 凹部 ２１３ 第２のシリコン酸化膜 ２１４ 第２の金属膜 ２１５ 第３の金属膜 ２１６ 第２のゲート絶縁膜 ２１７ バリアメタル ２１８ 第２のゲート電極 ３００ 半導体基板 ３０１ 素子分離領域 ３０２Ａ 第１層のゲート絶縁膜 ３０２Ｂ ダミーゲート絶縁膜 ３０２Ｃ 容量素子絶縁膜 ３０３Ａ 浮遊ゲート電極 ３０３Ｂ ダミーゲート電極 ３０３Ｃ 容量下部電極 ３０４ 低濃度不純物領域 ３０５ サイドウォール ３０６ 高濃度不純物領域 ３０７ 層間絶縁膜 ３０８ シリコン窒化膜 ３０９ レジストパターン ３１０ マスクパターン ３１１ 凹部 ３１２ 第２のシリコン酸化膜 ３１３ 第１の金属膜 ３１４ 第２の金属膜 ３１５ 第２層のゲート絶縁膜 ３１６ 第１のバリアメタル ３１７ 制御電極 ３１８ ゲート絶縁膜 ３１９ 第２のバリアメタル ３２０ ゲート電極 ３２１ 容量絶縁膜 ３２２ 第３のバリアメタル ３２３ 容量上部電極
フロントページの続き (56)参考文献 特開 平９−148449（ＪＰ，Ａ) 特開 平４−162771（ＪＰ，Ａ) 特開 平３−46267（ＪＰ，Ａ) 特開 平11−74368（ＪＰ，Ａ) 特開 平11−126829（ＪＰ，Ａ) 特開 平９−232443（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8234 H01L 27/088
Claims (16)
- 【請求項１】 半導体基板上に形成された相対的に大き
い膜厚を持つ第１のゲート絶縁膜と、該第１のゲート絶
縁膜の上に形成された多結晶シリコン膜からなる第１の
ゲート電極とを有する第１のＭＯＳＦＥＴと、 前記半導体基板上に形成された相対的に小さい膜厚を持
つ第２のゲート絶縁膜と、該第２のゲート絶縁膜の上に
形成された金属膜からなる第２のゲート電極と、前記第
２のゲート絶縁膜と前記第２のゲート電極との間に形成
され、前記第２のゲート電極の側面及び底面を覆うバリ
アメタルとを有する第２のＭＯＳＦＥＴとを備えている
ことを特徴とする半導体装置。 - 【請求項２】 前記第１のＭＯＳＦＥＴは、前記半導体
基板におけるロジック回路の周辺回路領域に形成されて
おり、 前記第２のＭＯＳＦＥＴは、前記半導体基板におけるロ
ジック回路の内部回路領域に形成されていることを特徴
とする請求項１に記載の半導体装置。 - 【請求項３】 前記第１のＭＯＳＦＥＴは、前記半導体
基板におけるメモリセル領域に形成されており、 前記第２のＭＯＳＦＥＴは、前記半導体基板におけるロ
ジック回路領域に形成されていることを特徴とする請求
項１に記載の半導体装置。 - 【請求項４】 前記第１のゲート電極を構成する多結晶
シリコン膜と同一の工程で形成された多結晶シリコン膜
からなる抵抗体をさらに備えていることを特徴とする請
求項１に記載の半導体装置。 - 【請求項５】 前記第１のゲート絶縁膜はシリコン酸化
膜からなると共に、前記第２のゲート絶縁膜はシリコン
窒化酸化膜からなることを特徴とする請求項１に記載の
半導体装置。 - 【請求項６】 半導体基板上に形成された相対的に大き
い膜厚を持つ第１のゲート絶縁膜と、該第１のゲート絶
縁膜の上に形成された、下層の多結晶シリコン膜と、高
融点金属又は高融点金属の化合物よりなる上層の金属膜
との積層体からなる第１のゲート電極とを有する第１の
ＭＯＳＦＥＴと、 前記半導体基板上に形成された相対的に小さい膜厚を持
つ第２のゲート絶縁膜と、該第２のゲート絶縁膜の上に
形成された金属膜からなる第２のゲート電極と、前記第
２のゲート絶縁膜と前記第２のゲート電極との間に形成
され、前記第２のゲート電極の側面及び底面を覆うバリ
アメタルとを有する第２のＭＯＳＦＥＴとを備えている
ことを特徴とする半導体装置。 - 【請求項７】 前記第１のＭＯＳＦＥＴは、前記半導体
基板におけるメモリセル領域に形成されており、 前記第２のＭＯＳＦＥＴは、前記半導体基板におけるロ
ジック回路に形成されていることを特徴とする請求項６
に記載の半導体装置。 - 【請求項８】 半導体基板上に、相対的に大きい膜厚を
持つ第１の絶縁膜、及び多結晶シリコン膜を順次形成す
る第１の膜形成工程と、 前記多結晶シリコン膜及び第１の絶縁膜をパターニング
して、前記第１の絶縁膜からなる第１のＭＯＳＦＥＴの
第１のゲート絶縁膜及びダミーゲート絶縁膜、並びに前
記多結晶シリコン膜からなる第１のＭＯＳＦＥＴの第１
のゲート電極及びダミーゲート電極を形成するパターニ
ング工程と、 前記第１のゲート電極及びダミーゲート電極にそれぞれ
サイドウォールを形成するサイドウォール形成工程と、 前記半導体基板の上に全面に亘って層間絶縁膜を堆積し
た後、該層間絶縁膜における前記第１のゲート電極及び
ダミーゲート電極の上側の部分を除去して、前記第１の
ゲート電極及びダミーゲート電極を露出させる絶縁膜除
去工程と、 前記層間絶縁膜の上に、前記第１のゲート電極を覆う一
方、前記ダミーゲート電極を露出させるマスクパターン
を形成した後、該マスクパターンを用いてエッチングす
ることにより、前記ダミーゲート電極及びダミーゲート
絶縁膜を除去して前記ダミーゲート電極のサイドウォー
ルの内側に凹部を形成するエッチング工程と、 前記半導体基板の上に全面に亘って、相対的に小さい膜
厚を持つ第２の絶縁膜、及び金属膜を、前記凹部が充填
されるように順次形成する第２の膜形成工程と、 前記マスクパターン、第２の絶縁膜及び金属膜における
前記凹部の外側の部分を除去することにより、前記第２
の絶縁膜からなる第２のＭＯＳＦＥＴの第２のゲート絶
縁膜及び前記金属膜からなる第２のＭＯＳＦＥＴの第２
のゲート電極を形成する膜除去工程とを備えていること
を特徴とする半導体装置の製造方法。 - 【請求項９】 前記パターニング工程は、前記第１のゲ
ート絶縁膜及び第１のゲート電極を前記半導体基板にお
けるロジック回路の周辺回路領域に形成すると共に、前
記ダミー絶縁膜及びダミーゲート電極を前記半導体基板
におけるロジック回路の内部回路領域に形成する工程を
含むことを特徴とする請求項８に記載の半導体装置の製
造方法。 - 【請求項１０】 前記パターニング工程は、前記第１の
ゲート絶縁膜及び第１のゲート電極を前記半導体基板に
おけるメモリセル領域に形成すると共に、前記ダミー絶
縁膜及びダミーゲート電極を前記半導体基板におけるロ
ジック回路領域に形成する工程を含むことを特徴とする
請求項８に記載の半導体装置の製造方法。 - 【請求項１１】 前記パターニング工程は、前記多結晶
シリコン膜及び第１の絶縁膜をパターニングして、前記
第１の絶縁膜からなる抵抗絶縁膜及び前記多結晶シリコ
ン膜からなる抵抗体を形成する工程を含むことを特徴と
する請求項８に記載の半導体装置の製造方法。 - 【請求項１２】 前記第１の膜形成工程は、前記第１の
絶縁膜としてシリコン酸化膜を形成する工程を含み、 前記第２の膜形成工程は、前記第２の絶縁膜としてシリ
コン窒化酸化膜を形成する工程を含むことを特徴とする
請求項８に記載の半導体装置の製造方法。 - 【請求項１３】 前記エッチング工程は、ウェットエッ
チングにより前記ダミーゲート電極及びダミーゲート絶
縁膜を除去する工程を含むことを特徴とする請求項８に
記載の半導体装置の製造方法。 - 【請求項１４】 半導体基板上に、相対的に大きい膜厚
を持つ第１の絶縁膜、及び多結晶シリコン膜を順次形成
する第１の膜形成工程と、 前記多結晶シリコン膜及び第１の絶縁膜をパターニング
して、前記第１の絶縁膜からなるフラッシュメモリの第
１層のゲート絶縁膜及びダミーゲート絶縁膜、並びに前
記多結晶シリコン膜からなるフラッシュメモリの浮遊ゲ
ート電極及びダミーゲート電極を形成する第１のパター
ニング工程と、 前記浮遊ゲート電極及びダミーゲート電極にそれぞれサ
イドウォールを形成するサイドウォール形成工程と、 前記半導体基板の上に全面に亘って層間絶縁膜を堆積し
た後、該層間絶縁膜における前記浮遊ゲート電極及びダ
ミーゲート電極の上側の部分を除去して、前記浮遊ゲー
ト電極及びダミーゲート電極を露出させる絶縁膜除去工
程と、 前記層間絶縁膜の上に、前記浮遊ゲート電極を覆う一
方、前記ダミーゲート電極を露出させる第２の絶縁膜を
形成した後、該第２の絶縁膜を用いてエッチングを行な
うことにより、前記ダミーゲート電極及びダミーゲート
絶縁膜を除去して前記ダミーゲート電極のサイドウォー
ルの内側に凹部を形成するエッチング工程と、 前記半導体基板の上に全面に亘って、相対的に小さい膜
厚を持つ第３の絶縁膜、及び金属膜を、前記凹部が充填
されるように順次形成する第２の膜形成工程と、 前記第２の絶縁膜、第３の絶縁膜及び金属膜をパターニ
ングすることにより、前記第２の絶縁膜及び第３の絶縁
膜からなるフラッシュメモリの第２層のゲート絶縁膜、
前記第３の絶縁膜からなるＭＯＳＦＥＴのゲート絶縁
膜、前記金属膜からなるフラッシュメモリの制御電極、
並びに前記金属膜からなるＭＯＳＦＥＴのゲート電極を
それぞれ形成する第２のパターニング工程とを備えてい
ることを特徴とする半導体装置の製造方法。 - 【請求項１５】 前記エッチング工程は、前記ダミーゲ
ート電極及びダミーゲート絶縁膜をウェットエッチング
により除去する工程を含むことを特徴とする請求項１４
に記載の半導体装置の製造方法。 - 【請求項１６】 前記第１のパターニング工程は、前記
多結晶シリコン膜及び第１の絶縁膜をパターニングし
て、前記第１の絶縁膜からなる容量素子絶縁膜及び前記
多結晶シリコン膜からなる容量下部電極を形成する工程
を含み、 前記第２のパターニング工程は、前記第２の絶縁膜、第
３の絶縁膜及び金属膜をパターニングして、前記第２の
絶縁膜及び第３の絶縁膜からなる容量絶縁膜及び前記金
属膜からなる容量上部電極を形成する工程を含むことを
特徴とする請求項１４に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10370113A JP3023355B1 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置及びその製造方法 |
| US09/433,221 US6333223B1 (en) | 1998-12-25 | 1999-11-04 | Semiconductor device and method of manufacturing the same |
| US09/854,468 US6462386B2 (en) | 1998-12-25 | 2001-05-15 | Semiconductor device and method of manufacturing the same |
| US09/931,719 US6509225B2 (en) | 1998-12-25 | 2001-08-20 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10370113A JP3023355B1 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3023355B1 true JP3023355B1 (ja) | 2000-03-21 |
| JP2000195966A JP2000195966A (ja) | 2000-07-14 |
Family
ID=18496110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10370113A Expired - Fee Related JP3023355B1 (ja) | 1998-12-25 | 1998-12-25 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6333223B1 (ja) |
| JP (1) | JP3023355B1 (ja) |
Families Citing this family (92)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3023355B1 (ja) * | 1998-12-25 | 2000-03-21 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
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| JP2881824B2 (ja) | 1989-07-13 | 1999-04-12 | 株式会社デンソー | 半導体装置の製造方法 |
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-
1998
- 1998-12-25 JP JP10370113A patent/JP3023355B1/ja not_active Expired - Fee Related
-
1999
- 1999-11-04 US US09/433,221 patent/US6333223B1/en not_active Expired - Fee Related
-
2001
- 2001-05-15 US US09/854,468 patent/US6462386B2/en not_active Expired - Lifetime
- 2001-08-20 US US09/931,719 patent/US6509225B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US20020004270A1 (en) | 2002-01-10 |
| US6333223B1 (en) | 2001-12-25 |
| JP2000195966A (ja) | 2000-07-14 |
| US6462386B2 (en) | 2002-10-08 |
| US6509225B2 (en) | 2003-01-21 |
| US20010026978A1 (en) | 2001-10-04 |
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