JP3019405B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 半導体装置の製造方法に分類され、詳しくは自己整合
的な薄膜トランジスタを、大面積基板上につくるための
製造方法の改良である。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is classified into a method of manufacturing a semiconductor device, and more specifically, an improvement of a method of manufacturing a self-aligned thin film transistor on a large-area substrate.
自己整合的な構造を目的とした薄膜トランジスタの製
造方法としては、イオン打ち込みを基本とした製造技術
が知られている。最近では、大面積に対応する為に質量
分析系のないイオン打ち込み装置が使用されようとして
いる。しかし、この装置では、発生するすべての不純物
を打ち込むため、打ち込みエネルギを大きくすると基板
温度が上昇して、基板が反る、うねる等の問題が発生す
る。この対策としてゲート絶縁膜を除去してからの打ち
込みが考案されたが、この方法ではゲート絶縁膜とチャ
ネル部の多結晶シリコンの間の耐圧確保が不十分であっ
た。As a method for manufacturing a thin film transistor having a self-aligned structure, a manufacturing technique based on ion implantation is known. Recently, an ion implantation apparatus without a mass spectrometry system is being used to cope with a large area. However, in this apparatus, since all generated impurities are implanted, when the implantation energy is increased, the substrate temperature rises, and problems such as warpage and undulation of the substrate occur. As a countermeasure, implantation after removing the gate insulating film has been devised. However, in this method, the withstand voltage between the gate insulating film and the polycrystalline silicon in the channel portion is insufficient.
薄膜トランジスタのゲート絶縁膜とチャネル部との耐
圧を容易に確保できる製造方法を考案することにより、
大面積上への薄膜トランジスタの製造への、質量分析系
のないイオン打ち込み装置を使用可能とする。By devising a manufacturing method that can easily ensure the withstand voltage between the gate insulating film and the channel portion of the thin film transistor,
It is possible to use an ion implantation apparatus without a mass spectrometry system for manufacturing a thin film transistor on a large area.
本発明の半導体装置の製造方法は、前記問題点を解決
するためのものであり、 絶縁基板ないし絶縁膜上に多結晶シリコンを形成する
工程と、次にゲート絶縁膜となるシリコン窒化膜を形成
する工程と、次に同じくゲート絶縁膜となるシリコン酸
化膜を形成する工程と、次にゲート電極となる多結晶シ
リコン膜を推積し、パタンニングする工程と、次に該ゲ
ート電極をマスクとして、ゲート絶縁膜であるシリコン
酸化膜の一部を除去する工程と、次に該ゲート電極をマ
スクとして不純物を打ち込み、自己整合的にソース・ド
レイン部を形成する工程と、次にソース・ドレイン領域
の活性化のために450℃以上でアニールする工程と、次
に層間絶縁膜を形成し、ソース・ドレイン領域に電極配
線用のコンタクトホールを形成する工程と、次に金属等
で電極を配線する工程を含むことを特徴とする。A method of manufacturing a semiconductor device according to the present invention is directed to solving the above-described problems. The method includes the steps of forming polycrystalline silicon on an insulating substrate or an insulating film, and then forming a silicon nitride film to be a gate insulating film. A step of forming a silicon oxide film also serving as a gate insulating film, a step of depositing and patterning a polycrystalline silicon film serving as a gate electrode, and a step of using the gate electrode as a mask. Removing a part of the silicon oxide film as a gate insulating film, then implanting impurities using the gate electrode as a mask to form a source / drain portion in a self-aligned manner, Annealing at 450 ° C. or higher to activate GaN, then forming an interlayer insulating film, forming contact holes for electrode wiring in source / drain regions, and then metal And a step of wiring electrodes.
本発明の詳細を実施例により説明する。第１図は本発
明による半導体素子の製造方法を示す実施例である。The details of the present invention will be described with reference to examples. FIG. 1 is an embodiment showing a method for manufacturing a semiconductor device according to the present invention.
第１図（ａ）に示すように先ずガラス基板101上に絶
縁膜102を形成する。前記絶縁膜はガラス基板に含まれ
ている重金属などが、熱処理時に素子部に拡散するのを
防ぐのが目的であり、ガラス基板の純度が十分高ければ
なくてもよい。次にノンドープの多結晶シリコン103を
堆積しパタンニングする。次に第１図（ｂ）に示すよう
に第一のゲート絶縁膜として、シリコン窒化膜104をCVD
装置を用いて、250Åの膜厚で堆積する。続けて第二の
ゲート絶縁膜として、シリコン酸化膜105を、1000Å堆
積する。次にリンを含む多結晶シリコン106を堆積し、
パタンニングする。次に第１図（ｃ）に示すように、シ
リコン酸化膜のみを除去し、ゲート電極をマスクとし
て、PH3を５％含むH2ガスを原料としたプラズマから、6
0KeVのエネルギで不純物イオン107を打ち込み、ソース
・ドレイン部110を自己整合的に形成し、450℃でアニー
ルして不純物を活性化させる。次に第１図（ｄ）に示す
ように、層間絶縁膜108を形成し、ソース・ドレイン領
域にコンタクトホールを開口しAlにて電極配線を行な
う。First, an insulating film 102 is formed on a glass substrate 101 as shown in FIG. The purpose of the insulating film is to prevent heavy metals and the like contained in the glass substrate from diffusing into the element portion during heat treatment, and the purity of the glass substrate may not be sufficiently high. Next, non-doped polycrystalline silicon 103 is deposited and patterned. Next, as shown in FIG. 1B, a silicon nitride film 104 is formed as a first gate insulating film by CVD.
Deposit with a thickness of 250 ° using an apparatus. Subsequently, a silicon oxide film 105 is deposited as a second gate insulating film by 1000. Next, polycrystalline silicon 106 containing phosphorus is deposited,
Pattern. Next, as shown in FIG. 1 (c), only to remove the silicon oxide film, a gate electrode as a mask, the H 2 gas containing PH 3 5% from the plasma as a raw material, 6
Impurity ions 107 are implanted at an energy of 0 KeV to form source / drain portions 110 in a self-aligned manner, and annealing is performed at 450 ° C. to activate the impurities. Next, as shown in FIG. 1 (d), an interlayer insulating film 108 is formed, contact holes are opened in the source / drain regions, and electrode wiring is performed with Al.
本発明により、薄膜トランジスタのゲート耐圧を容易
に確保することが可能となった。また、低エネルギで打
ち込むことにより基板の温度上昇が抑えられ、その結果
として、基板の反り、うねりが抑制され、製品の品質確
保が容易になった。さらには、質量分析系のないイオン
打ち込み装置を使用することが可能となり、大面積基板
上への自己整合的な薄膜トランジスタを製造することが
容易となった。According to the present invention, it is possible to easily secure the gate breakdown voltage of the thin film transistor. In addition, by implanting with low energy, the temperature rise of the substrate was suppressed, and as a result, the warpage and undulation of the substrate were suppressed, and the quality of the product was easily ensured. Further, it becomes possible to use an ion implantation apparatus without a mass spectrometry system, and it becomes easy to manufacture a self-aligned thin film transistor on a large-area substrate.
第１図（ａ）〜（ｄ）は本発明の半導体装置の製造方法
の一実施例の工程図である。 101……ガラス基板 102……絶縁膜 103……多結晶シリコン 104……シリコン窒化膜 105……シリコン酸化膜 106……リンを含む多結晶シリコン 107……不純物イオンビーム 108……層間絶縁膜 109……Al配線 110……不純物打ち込みによって形成されたソース・ド
レイン領域1 (a) to 1 (d) are process diagrams of an embodiment of a method for manufacturing a semiconductor device according to the present invention. 101 glass substrate 102 insulating film 103 polycrystalline silicon 104 silicon nitride film 105 silicon oxide film 106 polycrystalline silicon containing phosphorus 107 impurity ion beam 108 interlayer insulating film 109 ... Al wiring 110 ... Source / drain regions formed by impurity implantation
Claims (1)
を形成する工程と、次にゲート絶縁膜となるシリコン窒
化膜を形成する工程と、次に同じくゲート絶縁膜となる
シリコン酸化膜を形成する工程と、次にゲート電極とな
る多結晶シリコン膜を推積し、パタンニングする工程
と、次に該ゲート電極をマスクとして、ゲート絶縁膜で
ある前記のシリコン酸化膜の一部を除去する工程と、次
に該ゲート電極をマスクとし、質量分析系のないイオン
打ち込み装置を使用して、不純物を打ち込み自己整合的
にソース・ドレイン領域を形成する工程と、次にソース
・ドレイン領域の活性化のために450℃以上でアニール
する工程と、次に層間絶縁膜を形成し、電極配線用のコ
ンタクトホールをソース・ドレイン領域に形成する工程
と、次に金属等で電極を配線する工程を含むことを特徴
とする半導体装置の製造方法。1. A step of forming polycrystalline silicon on an insulating substrate or an insulating film, a step of forming a silicon nitride film as a gate insulating film, and a step of forming a silicon oxide film also as a gate insulating film And then depositing and patterning a polycrystalline silicon film to be a gate electrode, and then removing part of the silicon oxide film as a gate insulating film using the gate electrode as a mask. And then using the gate electrode as a mask to form a source / drain region in a self-aligned manner by implanting impurities using an ion implanter without a mass spectrometry system, and then forming an active region of the source / drain region. Annealing process at 450 ° C or higher for the next step, forming interlayer insulating film, forming contact holes for electrode wiring in source / drain regions, The method of manufacturing a semiconductor device characterized by including a wiring to process.
Priority Applications (1)
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|---|---|---|---|
| JP2315405A JP3019405B2 (en) | 1990-11-20 | 1990-11-20 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
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| JP2315405A JP3019405B2 (en) | 1990-11-20 | 1990-11-20 | Method for manufacturing semiconductor device |
Publications (2)
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| JPH04186734A JPH04186734A (en) | 1992-07-03 |
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Families Citing this family (3)
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- 1990-11-20 JP JP2315405A patent/JP3019405B2/en not_active Expired - Fee Related
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