JPH1174215A - Manufacture of semiconductor device - Google Patents
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- JPH1174215A JPH1174215A JP23258797A JP23258797A JPH1174215A JP H1174215 A JPH1174215 A JP H1174215A JP 23258797 A JP23258797 A JP 23258797A JP 23258797 A JP23258797 A JP 23258797A JP H1174215 A JPH1174215 A JP H1174215A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものである。[0001] The present invention relates to a method for manufacturing a semiconductor device.
【０００２】[0002]
【従来の技術】半導体装置の製造において、イオン注入
は、例えばＭＯＳトランジスタのソース・ドレイン形
成、閾値電圧制御、及び多結晶シリコン抵抗形成等に用
いられている。このときのイオン注入阻止用材料として
レジストを用いる方法が最も工程が短く、一般的に多く
使われている。2. Description of the Related Art In the manufacture of semiconductor devices, ion implantation is used, for example, for forming a source / drain of a MOS transistor, controlling a threshold voltage, and forming a polycrystalline silicon resistor. At this time, a method using a resist as a material for preventing ion implantation has the shortest steps and is generally used in many cases.
【０００３】図５は従来の技術にかかる半導体基板を用
いた場合のＮチャネル型のＭＯＳトランジスタを形成す
る際のイオン注入時の平面図、図６は図５におけるＣ−
Ｃ′線矢視の断面図である。これらの図において、１０
はＰ型のシリコン基板などの半導体基板、１１は表面酸
化膜、７はレジスト、６はイオン（リンＰ- ）の注入に
よって形成されたソース・ドレイン領域、８ａはＮＭＯ
Ｓトランジスタの形成領域、８ｂはＰＭＯＳトランジス
タの形成予定領域である。FIG. 5 is a plan view at the time of ion implantation when an N-channel MOS transistor is formed using a semiconductor substrate according to the prior art, and FIG.
It is sectional drawing of C 'arrow. In these figures, 10
Is a semiconductor substrate such as a P-type silicon substrate, 11 is a surface oxide film, 7 is a resist, 6 is a source / drain region formed by ion (phosphorus P − ) implantation, and 8a is an NMO
An S transistor formation region, 8b is a region where a PMOS transistor is to be formed.
【０００４】Ｐ型の半導体基板１０の表面に表面酸化膜
１１が形成されており、その表面酸化膜１１上にレジス
ト７を塗布し、レジスト７においてＮＭＯＳトランジス
タ８ａのソース・ドレイン領域６の形成予定箇所をエッ
チング等で除去してレジスト開口部７ａを形成し、イオ
ンＰ- をレジスト開口部７ａを通してまた表面酸化膜１
１を介してＰ型半導体基板１０に注入する。このイオン
注入によりＮ型のソース・ドレイン領域６が形成され、
これによってＮチャネル型のＭＯＳトランジスタ８ａが
形成されることになる。この場合において、レジスト７
は、図６のようにＰＭＯＳトランジスタの形成予定領域
８ｂを覆うことはもちろん、図５のように周辺の配線領
域や端子部領域等（図示せず）をも覆い、ソース・ドレ
イン領域６の形成予定箇所のみを開口（７ａ）する状態
でほぼ全域にわたって覆うようにしている。A surface oxide film 11 is formed on the surface of a P-type semiconductor substrate 10. A resist 7 is applied on the surface oxide film 11, and a source / drain region 6 of an NMOS transistor 8a is formed in the resist 7. A portion is removed by etching or the like to form a resist opening 7a, and ions P - are passed through the resist opening 7a and the surface oxide film 1 is formed.
1 is injected into the P-type semiconductor substrate 10. By this ion implantation, an N-type source / drain region 6 is formed,
As a result, an N-channel MOS transistor 8a is formed. In this case, the resist 7
Covers not only the region 8b where the PMOS transistor is to be formed as shown in FIG. 6, but also the peripheral wiring region and the terminal region (not shown) as shown in FIG. The opening (7a) covers almost the entire area in a state where only the planned portion is opened (7a).
【０００５】イオン注入後において、レジスト７を除去
するが、イオン注入後のレジストは容易に除去すること
がむずかしいため、プラズマアッシング法を用いて、あ
るいはプラズマアッシング法とレジスト剥離液の併用処
理により、レジスト除去を行うようにしている。After the ion implantation, the resist 7 is removed. However, since the resist after the ion implantation is difficult to remove easily, the plasma ashing method or a combined treatment of the plasma ashing method and the resist stripper is used. The resist is removed.
【０００６】基板１０が半導体基板であるため、ＮＭＯ
Ｓトランジスタ（あるいはＰＭＯＳトランジスタ）を形
成する場合のイオン注入に際して、ＮＭＯＳトランジス
タの形成領域（あるいはＰＭＯＳトランジスタの形成領
域）以外の部分がイオン注入によって導電性になること
を防止するために、ＮＭＯＳトランジスタの形成領域
（あるいはＰＭＯＳトランジスタの形成領域）のみを開
口する状態でレジスト７をパターニングすることとな
り、結果的にレジストが基板のほぼ全域を覆うこととな
り、レジスト除去が非常に困難なものとなっていた。Since the substrate 10 is a semiconductor substrate, NMO
At the time of ion implantation for forming an S transistor (or a PMOS transistor), an NMOS transistor is formed in order to prevent a portion other than the NMOS transistor formation region (or a PMOS transistor formation region) from becoming conductive by ion implantation. The resist 7 is patterned in a state where only the formation region (or the formation region of the PMOS transistor) is opened, and as a result, the resist covers almost the entire region of the substrate, making it very difficult to remove the resist. .
【０００７】上記は半導体基板に対してＭＯＳトランジ
スタを形成する場合についてであったが、以下では、ガ
ラス基板や石英基板などの絶縁性基板に対してＭＯＳト
ランジスタを形成する場合を図３、図４に基づいて説明
する。Although the above description has been made on the case where a MOS transistor is formed on a semiconductor substrate, the case where a MOS transistor is formed on an insulating substrate such as a glass substrate or a quartz substrate will be described below with reference to FIGS. It will be described based on.
【０００８】図３は別の従来の技術にかかる絶縁性基板
を用いた場合にＮチャネル型のＭＯＳトランジスタを形
成する際のイオン注入時の平面図、図４は図３における
Ｂ−Ｂ′線矢視の断面図である。これらの図において、
１はガラス基板や石英基板などの絶縁性基板、２はＳｉ
Ｏ2 膜等による第１絶縁膜、３は半導体薄膜、４はＳｉ
Ｏ2 膜等のゲート絶縁膜、５はゲート電極、６はソース
・ドレイン領域、７はレジスト、８ａはＮＭＯＳトラン
ジスタの形成領域、８ｂはＰＭＯＳトランジスタの形成
予定領域である。FIG. 3 is a plan view at the time of ion implantation when an N-channel MOS transistor is formed using an insulating substrate according to another conventional technique, and FIG. 4 is a line BB 'in FIG. It is sectional drawing of an arrow. In these figures,
1 is an insulating substrate such as a glass substrate or a quartz substrate, and 2 is Si
A first insulating film such as an O 2 film, 3 is a semiconductor thin film, and 4 is Si
A gate insulating film such as an O 2 film, 5 is a gate electrode, 6 is a source / drain region, 7 is a resist, 8a is an NMOS transistor formation region, and 8b is a PMOS transistor formation region.
【０００９】絶縁性基板１上に第１絶縁膜２を形成し、
第１絶縁膜２上に半導体薄膜３を堆積し、半導体薄膜３
上にゲート絶縁膜４を形成する。ゲート絶縁膜４上であ
って半導体薄膜３の中央相当位置にゲート電極５を形成
する。ゲート絶縁膜４及びゲート電極５上にレジスト７
を塗布し、レジスト７においてＮＭＯＳトランジスタ８
ａの形成予定箇所をエッチング等で除去してレジスト開
口部７ａを形成する。レジスト７及びゲート電極５をマ
スクとして、マイナスのリンイオンＰ- をレジスト開口
部７ａを通して半導体薄膜３に注入する。このイオン注
入によりゲート電極５の両側相当位置にＮ型のソース・
ドレイン領域６が形成され、これによってＮチャネル型
のＭＯＳトランジスタ８ａが形成されることになる。A first insulating film 2 is formed on an insulating substrate 1,
A semiconductor thin film 3 is deposited on the first insulating film 2, and the semiconductor thin film 3
A gate insulating film 4 is formed thereon. A gate electrode 5 is formed on the gate insulating film 4 at a position corresponding to the center of the semiconductor thin film 3. Resist 7 on gate insulating film 4 and gate electrode 5
Is applied, and the NMOS transistor 8
A portion where a is to be formed is removed by etching or the like to form a resist opening 7a. Using the resist 7 and the gate electrode 5 as a mask, negative phosphorus ions P − are implanted into the semiconductor thin film 3 through the resist opening 7a. By this ion implantation, an N-type source
The drain region 6 is formed, whereby an N-channel MOS transistor 8a is formed.
【００１０】この場合において、レジスト７は、図４の
ようにＰＭＯＳトランジスタの形成予定領域８ｂを覆う
ことはもちろん、図３のように周辺の配線領域や端子部
領域等（図示せず）をも覆い、ソース・ドレイン領域６
の形成予定箇所のみを開口（７ａ）する状態でほぼ全域
にわたって覆うようにしている。これは、図５、図６の
方法をそのまま踏襲したものである。In this case, the resist 7 covers not only the region 8b where the PMOS transistor is to be formed as shown in FIG. 4 but also a peripheral wiring region, a terminal region and the like (not shown) as shown in FIG. Cover, source / drain region 6
Is formed so as to cover almost the entire area in a state where the opening (7a) is formed only at the portion where the pattern is to be formed. This follows the method of FIGS. 5 and 6 as it is.
【００１１】イオン注入後において、レジスト７を除去
するが、イオン注入後のレジストは容易に除去すること
がむずかしいため、プラズマアッシング法を用いて、あ
るいはプラズマアッシング法とレジスト剥離液の併用処
理により、レジスト除去を行うようにしている。After the ion implantation, the resist 7 is removed. However, since the resist after the ion implantation is difficult to remove easily, a plasma ashing method or a combined treatment of a plasma ashing method and a resist stripper is used. The resist is removed.
【００１２】レジスト７の除去後に、今度は、ＰＭＯＳ
トランジスタの形成予定領域８ｂのみを開口する状態で
レジストをパターニングし、プラスのホウ素イオンＢ+
のイオン注入を行って、ＰＭＯＳトランジスタ８ｂを形
成する。ＰＭＯＳトランジスタ８ｂの形成後において、
上記と同様にして、プラズマアッシング法を用いて、あ
るいはプラズマアッシング法とレジスト剥離液の併用処
理により、レジスト除去を行う。After the removal of the resist 7, this time, the PMOS
The resist is patterned in such a manner that only the transistor formation region 8b is opened, and a positive boron ion B +
Is performed to form the PMOS transistor 8b. After the formation of the PMOS transistor 8b,
In the same manner as described above, the resist is removed by using a plasma ashing method or by using a plasma ashing method and a resist stripper in combination.
【００１３】[0013]
【発明が解決しようとする課題】イオン注入後のレジス
トについては、イオン注入時に発生する熱やイオンによ
る損傷のために、レジストが硬化し、容易に除去するこ
とができない。With respect to the resist after ion implantation, the resist is hardened and cannot be easily removed due to damage caused by heat or ions generated at the time of ion implantation.
【００１４】基板をガラス基板や石英基板などの絶縁性
基板にした際にも、レジストのパターニングについては
基板が半導体基板の場合の方式がそのまま踏襲されてお
り、ＮＭＯＳトランジスタ（あるいはＰＭＯＳトランジ
スタ）を形成する場合のイオン注入に際して、ＮＭＯＳ
トランジスタの形成領域（あるいはＰＭＯＳトランジス
タの形成領域）以外の半導体層領域であるＰＭＯＳトラ
ンジスタの形成領域（あるいはＮＭＯＳトランジスタの
形成領域）の部分がイオン注入によって導電性になるこ
とを防止するために、ＮＭＯＳトランジスタの形成領域
（あるいはＰＭＯＳトランジスタの形成領域）のみを開
口する状態でレジスト７をパターニングすることとな
り、結果的にレジストが基板のほぼ全域を覆うこととな
り、レジスト除去が非常に困難なものとなっていた。[0014] Even when the substrate is an insulating substrate such as a glass substrate or a quartz substrate, the patterning of the resist is performed in the same manner as in the case where the substrate is a semiconductor substrate, and an NMOS transistor (or a PMOS transistor) is formed. When performing ion implantation when performing
In order to prevent the portion of the PMOS transistor formation region (or NMOS transistor formation region), which is a semiconductor layer region other than the transistor formation region (or PMOS transistor formation region), from becoming conductive by ion implantation, an NMOS transistor is used. The resist 7 is patterned in a state where only the transistor formation region (or the PMOS transistor formation region) is opened, and as a result, the resist covers almost the entire area of the substrate, making it very difficult to remove the resist. I was
【００１５】現在行われている最も有効なレジスト除去
方法として、プラズマアッシング法があるが、レジスト
を完全に除去するためには長時間の処理、または高パワ
ーでの処理が必要である。The most effective resist removal method currently used is a plasma ashing method. However, a long-time treatment or a treatment with high power is required to completely remove the resist.
【００１６】しかし、プラズマを長時間、または高パワ
ーで照射することにより、半導体素子自体が損傷を受
け、半導体素子の品質を低下させてしまうといった問題
点がある。本発明は上記問題点を解決する方法を提供す
ることを目的としている。However, there is a problem in that the semiconductor element itself is damaged by irradiating the plasma with the plasma for a long time or at a high power, thereby deteriorating the quality of the semiconductor element. An object of the present invention is to provide a method for solving the above problems.
【００１７】[0017]
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、基板として絶縁性基板を用い、イオン
注入阻止材としてレジストを用いる半導体装置の製造方
法において、レジストを、イオン注入を行うべき半導体
層領域以外の半導体層領域のみを覆う島状のパターンに
パターニングすることを特徴とし、周辺の配線領域・端
子部領域等、本来イオン注入が必要でない領域に対して
もイオン注入を行うものである。According to a method of manufacturing a semiconductor device according to the present invention, a resist is ion-implanted in a method of manufacturing a semiconductor device using an insulating substrate as a substrate and using a resist as an ion implantation inhibiting material. It is characterized in that it is patterned into an island pattern that covers only the semiconductor layer region other than the semiconductor layer region to be ionized, and performs ion implantation even in regions that do not originally require ion implantation, such as peripheral wiring regions and terminal regions. It is.
【００１８】本発明によれば、イオン注入を阻止するレ
ジストの面積を、従来の技術に比べて大幅に少なくする
ことができるため、レジストの除去を容易に行うことが
できる。半導体素子の損傷も充分に抑制して、高品質を
確保することができる。According to the present invention, the area of the resist for preventing the ion implantation can be greatly reduced as compared with the prior art, so that the resist can be easily removed. Damage to the semiconductor element can be sufficiently suppressed, and high quality can be ensured.
【００１９】[0019]
【発明の実施の形態】以下、本発明にかかる半導体装置
の製造方法の実施の形態について、図面に基づいて詳細
に説明する。ここでは、半導体装置として多結晶シリコ
ン薄膜トランジスタを例にあげて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of a method for manufacturing a semiconductor device according to the present invention will be described in detail with reference to the drawings. Here, a polycrystalline silicon thin film transistor will be described as an example of the semiconductor device.
【００２０】図１は本発明の実施の形態にかかるＮチャ
ネル型のＭＯＳトランジスタを形成する際のイオン注入
時の平面図、図２は図１におけるＡ−Ａ′線矢視の断面
図である。これらの図において、１はガラス基板や石英
基板などの絶縁性基板、２はＳｉＯ2 膜等による第１絶
縁膜、３は半導体薄膜、４はＳｉＯ2 膜等のゲート絶縁
膜、５はゲート電極、６はソース・ドレイン領域、７は
レジスト、８ａはＮＭＯＳトランジスタの形成領域、８
ｂはＰＭＯＳトランジスタの形成予定領域である。FIG. 1 is a plan view at the time of ion implantation for forming an N-channel MOS transistor according to an embodiment of the present invention, and FIG. 2 is a sectional view taken along the line AA 'in FIG. . In these figures, 1 is an insulating substrate such as a glass substrate or a quartz substrate, 2 is a first insulating film such as a SiO 2 film, 3 is a semiconductor thin film, 4 is a gate insulating film such as a SiO 2 film, and 5 is a gate electrode. , 6 are source / drain regions, 7 is resist, 8a is an NMOS transistor formation region, 8
b is a region where a PMOS transistor is to be formed.
【００２１】あらかじめ洗浄した絶縁性基板１を約３０
０℃に加熱し、その絶縁性基板１上に膜厚１００ｎｍ程
度のＳｉＯ2 等の第１絶縁膜２をプラズマＣＶＤ法（プ
ラズマ気相成長法）によって成膜する。The previously cleaned insulating substrate 1 is washed for about 30 minutes.
Heating to 0 ° C., a first insulating film 2 of SiO 2 or the like having a thickness of about 100 nm is formed on the insulating substrate 1 by a plasma CVD method (plasma vapor deposition method).
【００２２】次いで、第１絶縁膜２上に積層して半導体
薄膜３をプラズマＣＶＤ法やＬＰＣＶＤ法によって、１
０ｎｍ〜１５０ｎｍ程度形成する。ここではプラズマＣ
ＶＤ法によって、基板温度約５５０℃においてアモルフ
ァス状のシリコン薄膜を１００ｎｍの厚さに成膜する。Next, the semiconductor thin film 3 is laminated on the first insulating film 2 and the semiconductor thin film 3 is formed by plasma CVD or LPCVD.
It is formed to a thickness of about 0 nm to 150 nm. Here, plasma C
An amorphous silicon thin film is formed to a thickness of 100 nm at a substrate temperature of about 550 ° C. by the VD method.
【００２３】つぎに、半導体薄膜（シリコン薄膜）３を
水素還元雰囲気下または不活性雰囲気下、基板温度約６
００℃で、２４時間程度アニールして結晶化させる。こ
のアニール温度については、５５０〜６５０℃が好まし
いアニール温度であるといえる。上記工程により、非晶
質シリコン膜を結晶化させて、結晶性シリコン膜を得る
ことができる。この結晶性シリコン膜は、エッチングな
どの既知の方法によって、後述のＭＯＳトランジスタの
ソース・ドレイン領域６及び活性化領域となる島状のパ
ターンに形成される。Next, the semiconductor thin film (silicon thin film) 3 is placed in a hydrogen reducing atmosphere or an inert atmosphere at a substrate temperature of about 6 ° C.
Anneal at 00 ° C. for about 24 hours to crystallize. Regarding this annealing temperature, it can be said that 550 to 650 ° C. is a preferable annealing temperature. Through the above steps, a crystalline silicon film can be obtained by crystallizing the amorphous silicon film. This crystalline silicon film is formed into an island-shaped pattern to be a source / drain region 6 and an activation region of a MOS transistor described later by a known method such as etching.
【００２４】さらに、前記結晶性シリコン膜からなる島
状のパターンに積層して、全面に、例えばプラズマＣＶ
Ｄ法によって、基板温度約３００℃で膜厚約１００ｎｍ
にＳｉＯ2 からなるゲート絶縁膜４を形成する。Further, an island-shaped pattern made of the crystalline silicon film is laminated, and a plasma CV
By the method D, the substrate temperature is about 300 ° C. and the film thickness is about 100 nm.
Then, a gate insulating film 4 made of SiO 2 is formed.
【００２５】次いで、ゲート絶縁膜４に積層して、全面
に、例えばスパッタ法によって、Ａｌ等からなる膜厚約
３００ｎｍの低抵抗金属薄膜（図示せず）を形成し、さ
らに、その低抵抗金属薄膜をエッチングなどの既知の方
法によって半導体薄膜３の中央相当位置にゲート電極５
のパターンに形成する。Next, a low-resistance metal thin film (not shown) made of Al or the like and having a thickness of about 300 nm is formed on the entire surface of the gate insulating film 4 by, for example, a sputtering method. The gate electrode 5 is formed at a position corresponding to the center of the semiconductor thin film 3 by a known method such as etching of the thin film.
To form a pattern.
【００２６】次いで、レジスト７を、イオン注入を行う
べき半導体層領域以外の半導体層領域のみを覆う島状の
パターンにパターニングする。ここでは、ＮＭＯＳトラ
ンジスタの形成領域８ａをイオン注入を行うべき半導体
層領域とする。したがって、ＰＭＯＳトランジスタの形
成予定領域８ｂのみに対してレジスト７を島状のパター
ンにパターニングする。ＮＭＯＳトランジスタの形成領
域８ａ及び周辺の配線領域・端子部領域等、本来イオン
注入が必要でない領域は、イオン注入が必要でないにも
かかわらず、レジストによって覆われていない。Next, the resist 7 is patterned into an island-like pattern covering only the semiconductor layer region other than the semiconductor layer region to be ion-implanted. Here, the formation region 8a of the NMOS transistor is a semiconductor layer region to be subjected to ion implantation. Therefore, the resist 7 is patterned into an island pattern only for the region 8b where the PMOS transistor is to be formed. Regions that do not originally require ion implantation, such as the NMOS transistor formation region 8a and the peripheral wiring region / terminal region, are not covered with the resist, though ion implantation is not required.
【００２７】さらに、レジスト７及びゲート電極５をマ
スクとして、ゲート絶縁膜４を介して、イオン注入法に
よりマイナスイオンをＮＭＯＳトランジスタの形成領域
８ａのソース・ドレイン領域とするべき箇所である前述
の島状のパターンに形成された結晶性シリコン膜に対し
て注入する。注入するイオンは、例えばリンイオンＰ-
である。注入ガスとしては例えば、フォスフィン（ＰＨ
3 ）を用い、加速電圧を６０〜９０ｋＶ（例えば８０ｋ
Ｖ）として、ドーズ量を１×１０15〜８×１０15ｃｍ-2
（例えばリンイオンＰ- を２×１０15ｃｍ-2）として注
入する。Further, using the resist 7 and the gate electrode 5 as a mask, the above-described island, which is to be used as a source / drain region of the NMOS transistor forming region 8a by ion implantation through the gate insulating film 4 by ion implantation. Is implanted into the crystalline silicon film formed in a pattern. The ions to be implanted are, for example, phosphorus ions P −
It is. As an injection gas, for example, phosphine (PH
3 ) and increasing the acceleration voltage to 60 to 90 kV (for example, 80 kV).
V), the dose amount is 1 × 10 15 to 8 × 10 15 cm −2
(For example, phosphorus ions P − are implanted as 2 × 10 15 cm −2 ).
【００２８】このイオン注入によりゲート電極５の両側
相当位置にＮ型のソース・ドレイン領域６が形成され、
これによってＮチャネル型のＭＯＳトランジスタ８ａが
形成されることになる。この場合において、イオン注入
阻止材としてのレジスト７は、図１及び図２のようにＰ
ＭＯＳトランジスタの形成予定領域８ｂのみを覆い、周
辺の配線領域や端子部領域等（図示せず）は覆われてい
ない。したがって、周辺の配線領域や端子部領域等、本
来はイオン注入を行う必要のない領域に対してもイオン
の注入が行われることになる。しかし、基板がガラス基
板や石英基板のように絶縁性基板１であるから、イオン
注入が行われても導電性を帯びることはなく、問題は生
じない。この点に本発明の特徴がある。すなわち、基板
として絶縁性基板１を用いることを前提とし、この絶縁
性基板１はイオン注入が行われても導電性を帯びること
はないという特性を利用して、本来はイオン注入の必要
のない周辺の配線領域や端子部領域等にもイオンの注入
を許容することで、イオン注入阻止材としてのレジスト
７をＰＭＯＳトランジスタの形成予定領域８ｂのみに対
して形成するようにし、このことにより、レジスト７の
面積を従来の技術に比べて大幅に小さくしているのであ
る。By this ion implantation, N-type source / drain regions 6 are formed at positions corresponding to both sides of the gate electrode 5,
As a result, an N-channel MOS transistor 8a is formed. In this case, the resist 7 as the ion implantation blocking material is made of P as shown in FIGS.
Only the region 8b where the MOS transistor is to be formed is covered, and the surrounding wiring region, terminal region and the like (not shown) are not covered. Therefore, ions are implanted into a region that does not need to be ion-implanted, such as a peripheral wiring region and a terminal portion region. However, since the substrate is an insulating substrate 1 such as a glass substrate or a quartz substrate, even if ion implantation is performed, the substrate does not have conductivity, and no problem occurs. This is a feature of the present invention. In other words, it is assumed that the insulating substrate 1 is used as the substrate, and the insulating substrate 1 does not need to be ion-implanted by utilizing the characteristic that it does not take on conductivity even when ion-implanted. By allowing the implantation of ions also in the peripheral wiring region, terminal region, and the like, the resist 7 as an ion implantation inhibiting material is formed only in the region 8b where the PMOS transistor is to be formed. 7 is significantly smaller than that of the prior art.
【００２９】マイナスイオンの注入によりソース・ドレ
イン領域６を形成してＮＭＯＳトランジスタ８ａを形成
した後、約１００℃の剥離液に約１０分間浸漬すること
によりレジスト７を除去する。ここで、プラズマアッシ
ング法を用いてもよい。また、プラズマアッシング法と
剥離液によるレジスト除去を併用してもよい。After forming the source / drain region 6 by implanting negative ions to form the NMOS transistor 8a, the resist 7 is removed by dipping in a stripping solution at about 100 ° C. for about 10 minutes. Here, a plasma ashing method may be used. Further, the plasma ashing method and the removal of the resist by a stripper may be used in combination.
【００３０】なお、ＰＭＯＳトランジスタ８ｂを形成す
るときには、ＮＭＯＳトランジスタ８ａの領域のみをレ
ジスト７で覆う。この場合のイオン注入は、プラスイオ
ンの注入とする。例えばホウ素イオンＢ+ である。注入
ガスとしては例えば、ジボラン（Ｂ2Ｈ6 ）を用い、加
速電圧を４０〜８０ｋＶ（例えば６５ｋＶ）として、ド
ーズ量を１×１０15〜８×１０15ｃｍ-2（例えばホウ素
イオンＢ+ を５×１０15ｃｍ-2）として注入する。When forming the PMOS transistor 8b, only the region of the NMOS transistor 8a is covered with the resist 7. The ion implantation in this case is positive ion implantation. For example, boron ions B + . For example, diborane (B 2 H 6 ) is used as the injection gas, the acceleration voltage is set to 40 to 80 kV (for example, 65 kV), and the dose is set to 1 × 10 15 to 8 × 10 15 cm −2 (for example, boron ions B + 5 × 10 15 cm −2 ).
【００３１】[0031]
【発明の効果】本発明にかかる半導体装置の製造方法に
よれば、イオン注入阻止材として塗布するレジストの面
積を従来の技術に比べて大幅に小さくできるので、イオ
ン注入後のレジスト除去が容易になり、プラズマアッシ
ング処理の時間短縮、低パワー化、またはプラズマアッ
シング処理なしの剥離液によるレジスト除去のみとする
ことが可能となり、歩留まりの向上、スループットの向
上を実現することができる。また半導体素子のプラズマ
による損傷が軽減され、半導体装置の高品質化を実現す
ることができる。According to the method of manufacturing a semiconductor device according to the present invention, the area of a resist applied as an ion implantation inhibiting material can be greatly reduced as compared with the prior art, so that the resist can be easily removed after ion implantation. In other words, it is possible to shorten the time required for the plasma ashing process, reduce the power, or only remove the resist using a stripping solution without the plasma ashing process, thereby achieving an improvement in yield and an improvement in throughput. In addition, damage to the semiconductor element due to plasma is reduced, and high quality of the semiconductor device can be realized.
【図１】本発明の実施の形態にかかる絶縁性基板を用い
た場合のＮチャネル型のＭＯＳトランジスタを形成する
際のイオン注入時の平面図である。FIG. 1 is a plan view at the time of ion implantation when forming an N-channel MOS transistor when an insulating substrate according to an embodiment of the present invention is used.
【図２】図１におけるＡ―Ａ′線矢視の断面図である。FIG. 2 is a sectional view taken along line AA ′ in FIG.
【図３】絶縁性基板を用いた場合の従来の技術にかかる
Ｎチャネル型のＭＯＳトランジスタを形成する際のイオ
ン注入時の平面図である。FIG. 3 is a plan view at the time of ion implantation when forming an N-channel MOS transistor according to a conventional technique using an insulating substrate.
【図４】図３におけるＢ―Ｂ′線矢視の断面図である。FIG. 4 is a sectional view taken along line BB ′ in FIG. 3;
【図５】半導体基板を用いた場合の従来の技術にかかる
Ｎチャネル型のＭＯＳトランジスタを形成する際のイオ
ン注入時の平面図である。FIG. 5 is a plan view at the time of ion implantation when forming an N-channel MOS transistor according to a conventional technique using a semiconductor substrate.
【図６】図５におけるＣ−Ｃ′線矢視の断面図である。FIG. 6 is a sectional view taken along line CC ′ in FIG. 5;
１……絶縁性基板（ガラス基板や石英基板など） ２……第１絶縁膜 ３……半導体薄膜 ４……ゲート絶縁膜 ５……ゲート電極 ６……ソース・ドレイン領域 ７……レジスト（イオン注入阻止材） ７ａ…レジスト開口部 ８ａ……ＮＭＯＳトランジスタまたはＮＭＯＳトランジ
スタの形成領域 ８ｂ……ＰＭＯＳトランジスタまたはＰＭＯＳトランジ
スタの形成予定領域DESCRIPTION OF SYMBOLS 1 ... Insulating substrate (glass substrate, quartz substrate, etc.) 2 ... First insulating film 3 ... Semiconductor thin film 4 ... Gate insulating film 5 ... Gate electrode 6 ... Source / drain region 7 ... Resist (ion 7a: Resist opening 8a: NMOS transistor or NMOS transistor formation region 8b: PMOS transistor or PMOS transistor formation region
Claims (3)
入阻止材としてレジストを用いる半導体装置の製造方法
において、レジストを、イオン注入を行うべき半導体層
領域以外の半導体層領域のみを覆う島状のパターンにパ
ターニングするもので、周辺の配線領域・端子部領域
等、本来イオン注入が必要でない領域に対してもイオン
注入が行われることを特徴とする半導体装置の製造方
法。In a method of manufacturing a semiconductor device using an insulating substrate as a substrate and a resist as an ion implantation inhibiting material, an island-shaped resist covering only a semiconductor layer region other than a semiconductor layer region to be subjected to ion implantation is used. A method for manufacturing a semiconductor device, wherein a pattern is formed into a pattern, and ion implantation is also performed on a region that does not originally require ion implantation, such as a peripheral wiring region and a terminal portion region.
ＭＯＳトランジスタの形成領域である場合に、島状のパ
ターンのレジストをＰＭＯＳトランジスタの形成予定領
域に対してパターニングすることを特徴とする請求項１
に記載の半導体装置の製造方法。2. The semiconductor layer region to be subjected to ion implantation is N
2. The method according to claim 1, wherein the resist having an island pattern is patterned on a region where the PMOS transistor is to be formed when the region is a region where a MOS transistor is to be formed.
13. The method for manufacturing a semiconductor device according to item 5.
ＭＯＳトランジスタの形成領域である場合に、島状のパ
ターンのレジストをＮＭＯＳトランジスタの形成予定領
域に対してパターニングすることを特徴とする請求項１
に記載の半導体装置の製造方法。3. The semiconductor layer region to be subjected to ion implantation is P
2. The method according to claim 1, wherein the resist having an island-shaped pattern is patterned with respect to a region where the NMOS transistor is to be formed, when the region is a region for forming the MOS transistor.
13. The method for manufacturing a semiconductor device according to item 5.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23258797A JPH1174215A (en) | 1997-08-28 | 1997-08-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23258797A JPH1174215A (en) | 1997-08-28 | 1997-08-28 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174215A true JPH1174215A (en) | 1999-03-16 |
Family
ID=16941706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23258797A Pending JPH1174215A (en) | 1997-08-28 | 1997-08-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174215A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146581A (en) * | 2002-10-24 | 2004-05-20 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacturing method |
-
1997
- 1997-08-28 JP JP23258797A patent/JPH1174215A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004146581A (en) * | 2002-10-24 | 2004-05-20 | Semiconductor Energy Lab Co Ltd | Semiconductor device and its manufacturing method |
| US7683372B2 (en) | 2002-10-24 | 2010-03-23 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor apparatus and method for manufacturing the same |
| JP4627964B2 (en) * | 2002-10-24 | 2011-02-09 | 株式会社半導体エネルギー研究所 | Method for manufacturing semiconductor device |
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