JP3018132B2 - 磁気抵抗素子 - Google Patents
磁気抵抗素子Info
- Publication number
- JP3018132B2 JP3018132B2 JP6021539A JP2153994A JP3018132B2 JP 3018132 B2 JP3018132 B2 JP 3018132B2 JP 6021539 A JP6021539 A JP 6021539A JP 2153994 A JP2153994 A JP 2153994A JP 3018132 B2 JP3018132 B2 JP 3018132B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- substrate
- film
- conductive
- identification means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Hall/Mr Elements (AREA)
- Measuring Magnetic Variables (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、基板上にチップの品種
名を表す任意な記号、文字等からなる識別手段用薄膜を
形成して各チップを識別するようにした磁気抵抗素子に
関する。
名を表す任意な記号、文字等からなる識別手段用薄膜を
形成して各チップを識別するようにした磁気抵抗素子に
関する。
【０００２】
【従来の技術】磁気抵抗素子において、各種絶縁基板を
用いてこの基板上に磁性薄膜及びこの磁性薄膜と導通す
る端子用導電薄膜を形成し、これら磁性薄膜及び端子用
導電薄膜上に透明体あるいは不透明体からなる保護膜を
形成した構造のものが知られている。この構造によれ
ば、基板の表面は保護膜で被覆されているので外部の雰
囲気の影響を受けることがないため、例えば耐湿性が向
上するようになって安定に動作することができる。この
場合、保護膜としては、ＳｉＯ2 （二酸化珪素）、Ｓｉ
3 Ｎ4(窒化珪素) 、Ａｌ2 Ｏ3(酸化アルミニウム) 等か
らなる無機材料膜や、エポキシ系、ポリイミド系、ポリ
エステル系樹脂等からなる有機材料膜が周知の方法で形
成されて用いられている。一般にこれらの保護膜は、耐
湿性を向上しようとして膜厚を大きくすると、膜の性質
は透明から徐々に不透明に変化してくる。
用いてこの基板上に磁性薄膜及びこの磁性薄膜と導通す
る端子用導電薄膜を形成し、これら磁性薄膜及び端子用
導電薄膜上に透明体あるいは不透明体からなる保護膜を
形成した構造のものが知られている。この構造によれ
ば、基板の表面は保護膜で被覆されているので外部の雰
囲気の影響を受けることがないため、例えば耐湿性が向
上するようになって安定に動作することができる。この
場合、保護膜としては、ＳｉＯ2 （二酸化珪素）、Ｓｉ
3 Ｎ4(窒化珪素) 、Ａｌ2 Ｏ3(酸化アルミニウム) 等か
らなる無機材料膜や、エポキシ系、ポリイミド系、ポリ
エステル系樹脂等からなる有機材料膜が周知の方法で形
成されて用いられている。一般にこれらの保護膜は、耐
湿性を向上しようとして膜厚を大きくすると、膜の性質
は透明から徐々に不透明に変化してくる。
【０００３】このような磁気抵抗素子において、基板上
に磁性薄膜及び端子用導電薄膜を形成する際、チップの
品種名を表す任意な記号、文字等からなる識別手段とし
て機能する薄膜（識別手段用薄膜）をそれら磁性薄膜あ
るいは端子用導電薄膜と同材料から共に形成して、この
識別手段用薄膜を読み取って確認することで各チップの
識別を容易にすることが行われている。これは磁性薄膜
あるいは端子用導電薄膜となる材料膜を蒸着法、ＣＶＤ
法、スパッタリング法等によって基板上に全面に付着し
た後、材料膜を磁性薄膜あるいは端子用導電薄膜として
動作するように微細エッチング加工によって所望の形状
にパターン化する際、同時に識別手段用薄膜として任意
な記号、文字等に加工することによって形成される。
に磁性薄膜及び端子用導電薄膜を形成する際、チップの
品種名を表す任意な記号、文字等からなる識別手段とし
て機能する薄膜（識別手段用薄膜）をそれら磁性薄膜あ
るいは端子用導電薄膜と同材料から共に形成して、この
識別手段用薄膜を読み取って確認することで各チップの
識別を容易にすることが行われている。これは磁性薄膜
あるいは端子用導電薄膜となる材料膜を蒸着法、ＣＶＤ
法、スパッタリング法等によって基板上に全面に付着し
た後、材料膜を磁性薄膜あるいは端子用導電薄膜として
動作するように微細エッチング加工によって所望の形状
にパターン化する際、同時に識別手段用薄膜として任意
な記号、文字等に加工することによって形成される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
磁気抵抗素子では、磁性薄膜あるいは端子用導電薄膜と
共に識別手段用薄膜を形成しても、この後磁性薄膜及び
端子用導電薄膜上に保護膜を形成する際識別手段用薄膜
も保護膜で被覆されてしまうので、この保護膜の存在に
よって識別手段用薄膜が読み取れなくなるという問題が
ある。保護膜は十分な保護効果を得るためには、その膜
厚を大きくとったり、あるいは透明体だけでなくこれに
不透明体を重ねた積層構造を採用することが多いので、
結果的に識別手段用薄膜は不透明体の保護膜で被覆され
てしまうため、読み取り不可能になる。また、基板とし
て透明材料を用いた場合は、基板の裏面から識別手段用
薄膜を読み取れることもあるが、不透明材料の基板を用
いた場合はこれも不可能になる。
磁気抵抗素子では、磁性薄膜あるいは端子用導電薄膜と
共に識別手段用薄膜を形成しても、この後磁性薄膜及び
端子用導電薄膜上に保護膜を形成する際識別手段用薄膜
も保護膜で被覆されてしまうので、この保護膜の存在に
よって識別手段用薄膜が読み取れなくなるという問題が
ある。保護膜は十分な保護効果を得るためには、その膜
厚を大きくとったり、あるいは透明体だけでなくこれに
不透明体を重ねた積層構造を採用することが多いので、
結果的に識別手段用薄膜は不透明体の保護膜で被覆され
てしまうため、読み取り不可能になる。また、基板とし
て透明材料を用いた場合は、基板の裏面から識別手段用
薄膜を読み取れることもあるが、不透明材料の基板を用
いた場合はこれも不可能になる。
【０００５】本発明は以上のような問題に対処してなさ
れたもので、磁性薄膜及び端子用導電薄膜上に保護膜が
存在していても、磁性薄膜あるいは端子用導電薄膜と同
材料で共に形成した識別手段用薄膜が容易に読み取れる
ようにした磁気抵抗素子を提供することを目的とするも
のである。
れたもので、磁性薄膜及び端子用導電薄膜上に保護膜が
存在していても、磁性薄膜あるいは端子用導電薄膜と同
材料で共に形成した識別手段用薄膜が容易に読み取れる
ようにした磁気抵抗素子を提供することを目的とするも
のである。
【０００６】
【課題を解決するための手段】 上記目的を達成するた
めに請求項１に係わる本発明は、基板と、該基板上に形
成された磁性薄膜及び端子用導電薄膜と、上記磁性薄膜
及び端子用導電薄膜上に形成された透明体あるいは不透
明体からなる保護膜とを有する磁気抵抗素子において、
上記基板上に上記磁性薄膜あるいは端子用導電膜と同材
料からなる識別手段用薄膜を、接地用の導電薄膜の近傍
であって該当したいずれかの薄膜と共に形成し、かつ上
記識別手段用薄膜上では不透明体からなる保護膜が除か
れていることを特徴とするものである。
めに請求項１に係わる本発明は、基板と、該基板上に形
成された磁性薄膜及び端子用導電薄膜と、上記磁性薄膜
及び端子用導電薄膜上に形成された透明体あるいは不透
明体からなる保護膜とを有する磁気抵抗素子において、
上記基板上に上記磁性薄膜あるいは端子用導電膜と同材
料からなる識別手段用薄膜を、接地用の導電薄膜の近傍
であって該当したいずれかの薄膜と共に形成し、かつ上
記識別手段用薄膜上では不透明体からなる保護膜が除か
れていることを特徴とするものである。
【０００７】 請求項２に係わる本発明は、請求項１に
おいて、接地用の導電膜は、上記基板上の隅部近くに形
成されていることを特徴とするものである。
おいて、接地用の導電膜は、上記基板上の隅部近くに形
成されていることを特徴とするものである。
【０００８】
【作用】請求項１に係わる本発明の構成によれば、基板
上に磁性薄膜あるいは端子用導電薄膜と同材料からなる
識別手段用薄膜を該当したいずれかの薄膜と共に形成
し、かつ上記識別手段用薄膜上では不透明体からなる保
護膜が除かれていることにより、識別手段用薄膜は容易
に読み取ることができるようになる。
上に磁性薄膜あるいは端子用導電薄膜と同材料からなる
識別手段用薄膜を該当したいずれかの薄膜と共に形成
し、かつ上記識別手段用薄膜上では不透明体からなる保
護膜が除かれていることにより、識別手段用薄膜は容易
に読み取ることができるようになる。
【０００９】請求項２に係わる本発明の構成によれば、
上記識別手段用薄膜は、上記基板上の隅部近くに形成さ
れている接地用の導電薄膜の近傍に形成したことによ
り、素子動作に悪影響を及ぼすことなく、請求項１と同
様な作用が行われる。
上記識別手段用薄膜は、上記基板上の隅部近くに形成さ
れている接地用の導電薄膜の近傍に形成したことによ
り、素子動作に悪影響を及ぼすことなく、請求項１と同
様な作用が行われる。
【００１０】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１は本発明の磁気抵抗素子の実施例を示す平面図
で、図２は図１の部分的断面図である。１は感光性ガラ
ス基板（以下、単に基板と称する）で、この基板１は例
えば長方形のものが用いられ，長方形の四隅部には各々
例えば断面形状が円形の貫通孔２が形成されて、各貫通
孔２には導電材３が形成されている。このような形状の
基板１は後述のような方法で製造される。４は基板１上
に形成された磁性薄膜で例えばストライプ状のパターン
に形成されて、各磁性薄膜４は各導電材３に接続するよ
うに形成された端子用導電薄膜５に導通されている。基
板１の各隅部に形成されている四隅の端子用導電薄膜５
のうち一個（例えば５Ａとする）は、接地用のものであ
る。また、基板１の裏面には各導電材３と導通するよう
に外部接続用導体６が形成されている。
る。図１は本発明の磁気抵抗素子の実施例を示す平面図
で、図２は図１の部分的断面図である。１は感光性ガラ
ス基板（以下、単に基板と称する）で、この基板１は例
えば長方形のものが用いられ，長方形の四隅部には各々
例えば断面形状が円形の貫通孔２が形成されて、各貫通
孔２には導電材３が形成されている。このような形状の
基板１は後述のような方法で製造される。４は基板１上
に形成された磁性薄膜で例えばストライプ状のパターン
に形成されて、各磁性薄膜４は各導電材３に接続するよ
うに形成された端子用導電薄膜５に導通されている。基
板１の各隅部に形成されている四隅の端子用導電薄膜５
のうち一個（例えば５Ａとする）は、接地用のものであ
る。また、基板１の裏面には各導電材３と導通するよう
に外部接続用導体６が形成されている。
【００１１】７は基板１上の接地用の導電薄膜５Ａの近
傍に形成された識別手段用薄膜で、チップの品種名を表
す任意な記号、文字等からなっていて、例えば端子用導
電薄膜５と同材料でこの端子用導電薄膜５と共に形成さ
れている。８は基板１上に磁性薄膜４、端子用導電薄膜
５及び識別手段用薄膜７を被覆するように形成された無
機材料膜で、例えばＳｉＯ2 膜のような透明体が用いら
れている。９はこの無機材料膜８を被覆するように形成
された有機材料膜で、例えばポリイミド系樹脂のような
不透明体が用いられている。これら無機材料膜８及び有
機材料膜９でもって、積層構造の保護膜１０が構成され
ている。
傍に形成された識別手段用薄膜で、チップの品種名を表
す任意な記号、文字等からなっていて、例えば端子用導
電薄膜５と同材料でこの端子用導電薄膜５と共に形成さ
れている。８は基板１上に磁性薄膜４、端子用導電薄膜
５及び識別手段用薄膜７を被覆するように形成された無
機材料膜で、例えばＳｉＯ2 膜のような透明体が用いら
れている。９はこの無機材料膜８を被覆するように形成
された有機材料膜で、例えばポリイミド系樹脂のような
不透明体が用いられている。これら無機材料膜８及び有
機材料膜９でもって、積層構造の保護膜１０が構成され
ている。
【００１２】ここで、有機材料膜９は識別手段用薄膜７
上では除かれるように形成されており、これによって識
別手段用薄膜７は透明体である無機材料膜８のみで被覆
されて、読み取りが可能になるように図られている。こ
のように、識別手段用薄膜７上にのみ不透明体である有
機材料膜９を存在させない構造は、後述のような方法で
製造される。
上では除かれるように形成されており、これによって識
別手段用薄膜７は透明体である無機材料膜８のみで被覆
されて、読み取りが可能になるように図られている。こ
のように、識別手段用薄膜７上にのみ不透明体である有
機材料膜９を存在させない構造は、後述のような方法で
製造される。
【００１３】図３は図１及び図２の本実施例の磁気抵抗
素子に用いられた基板１の製造方法を示すものである。
本実施例で用いられる感光性ガラス基板１は、例えばＳ
ｉＯ2 −Ｌｉ2 Ｏ−Ａｌ2 Ｏ3 系ガラスを主成分とし
て、これに感光性金属として少量の金、銀を、また増感
剤として少量のＣｅＯ2 を含んだ基板が出発材料として
用いられており、この基板は紫外線を照射して結晶化さ
せるとこの結晶化された部分が他の部分よりも酸によっ
てずっと速く溶けるという性質を有し、さらに熱処理を
加えることによって全く新しい特性を持つ結晶化ガラス
に変質するという特徴を有している。従って、このよう
な特徴を利用して基板１を製造する。
素子に用いられた基板１の製造方法を示すものである。
本実施例で用いられる感光性ガラス基板１は、例えばＳ
ｉＯ2 −Ｌｉ2 Ｏ−Ａｌ2 Ｏ3 系ガラスを主成分とし
て、これに感光性金属として少量の金、銀を、また増感
剤として少量のＣｅＯ2 を含んだ基板が出発材料として
用いられており、この基板は紫外線を照射して結晶化さ
せるとこの結晶化された部分が他の部分よりも酸によっ
てずっと速く溶けるという性質を有し、さらに熱処理を
加えることによって全く新しい特性を持つ結晶化ガラス
に変質するという特徴を有している。従って、このよう
な特徴を利用して基板１を製造する。
【００１４】まず、工程［Ａ］で上記のような成分を有
する基板１１を出発材料として用い、所望面がパターン
部１２でマスクされたフォトマスク１３を通じて矢印の
ように紫外線を照射する。これにより、パターン部１２
以外のフォトマスク１３を通過した紫外線によって、基
板１１に部分的に潜像１１Ａが形成される。この潜像１
１Ａは後で貫通孔が形成される部分となる。次に、工程
［Ｂ］のように基板１１を約４５０℃乃至６００℃で熱
処理（一次結晶化処理）することにより、潜像１１Ａは
結晶化部分１１Ｂに変化する。続いて、工程［Ｃ］のよ
うに基板１１をフッ酸溶液に浸すことにより、結晶化部
分１１Ｂがエッチングされて貫通孔２が形成される。次
に、工程［Ｄ］のように基板１１を安定化（結晶化ガラ
スにする）するために矢印のように再び紫外線を照射し
た後、工程［Ｅ］のように基板１１を再度約８００℃乃
至９００℃で熱処理（二次結晶化処理）することによ
り、基板１１の機械的強度は大きくなる。これによっ
て、化学的及び電気的に安定化された基板１が得られ
る。
する基板１１を出発材料として用い、所望面がパターン
部１２でマスクされたフォトマスク１３を通じて矢印の
ように紫外線を照射する。これにより、パターン部１２
以外のフォトマスク１３を通過した紫外線によって、基
板１１に部分的に潜像１１Ａが形成される。この潜像１
１Ａは後で貫通孔が形成される部分となる。次に、工程
［Ｂ］のように基板１１を約４５０℃乃至６００℃で熱
処理（一次結晶化処理）することにより、潜像１１Ａは
結晶化部分１１Ｂに変化する。続いて、工程［Ｃ］のよ
うに基板１１をフッ酸溶液に浸すことにより、結晶化部
分１１Ｂがエッチングされて貫通孔２が形成される。次
に、工程［Ｄ］のように基板１１を安定化（結晶化ガラ
スにする）するために矢印のように再び紫外線を照射し
た後、工程［Ｅ］のように基板１１を再度約８００℃乃
至９００℃で熱処理（二次結晶化処理）することによ
り、基板１１の機械的強度は大きくなる。これによっ
て、化学的及び電気的に安定化された基板１が得られ
る。
【００１５】次に、図４を参照してこのようにして得ら
れた基板１を用いた本実施例の磁気抵抗素子の製造方法
を説明する。まず、工程［Ａ］のように基板１の貫通孔
２に導電性ペーストあるいは導電性フリットを充填した
後、焼成して導電材３を形成する。この導電材３の基板
１の表裏の面は基板１の表裏の面に一致するように平坦
に形成される。続いて、工程［Ｂ］のように基板１上に
材料膜を付着した後微細エッチング加工によって磁性薄
膜４を形成した後、工程［Ｃ］のように基板１上に端子
用導電薄膜を形成する材料膜１５を付着する。次に、工
程［Ｄ］のように微細エッチング加工によって端子用導
電薄膜５と共に、任意な記号、文字等からなる識別手段
用薄膜７を形成する。端子用導電薄膜５は磁性薄膜４と
導通するように形成されると共に、識別手段用薄膜７は
既に形成されている接地用の導電薄膜５Ａの近傍に形成
される。
れた基板１を用いた本実施例の磁気抵抗素子の製造方法
を説明する。まず、工程［Ａ］のように基板１の貫通孔
２に導電性ペーストあるいは導電性フリットを充填した
後、焼成して導電材３を形成する。この導電材３の基板
１の表裏の面は基板１の表裏の面に一致するように平坦
に形成される。続いて、工程［Ｂ］のように基板１上に
材料膜を付着した後微細エッチング加工によって磁性薄
膜４を形成した後、工程［Ｃ］のように基板１上に端子
用導電薄膜を形成する材料膜１５を付着する。次に、工
程［Ｄ］のように微細エッチング加工によって端子用導
電薄膜５と共に、任意な記号、文字等からなる識別手段
用薄膜７を形成する。端子用導電薄膜５は磁性薄膜４と
導通するように形成されると共に、識別手段用薄膜７は
既に形成されている接地用の導電薄膜５Ａの近傍に形成
される。
【００１６】続いて、工程［Ｅ］のように磁性薄膜４、
端子用導電薄膜５及び識別手段用薄膜７を被覆するよう
に、ＳｉＯ2 膜のような透明体からなる無機材料膜８を
形成する。次に、工程［Ｆ］のように識別手段用薄膜７
上を除いて無機材料膜８を被覆するように、エポキシ系
あるいはポリイミド系樹脂のような不透明体からなる有
機材料膜９を形成する。この構造は、エポキシ系のよう
なものであれば、印刷法を用いることができ、識別手段
用薄膜７上を除いて形成することが簡単にできる。ある
いはポリイミド系のようなものであれば、予め有機材料
膜９を識別手段用薄膜７上を含む基板１全面に付着した
のち、微細エッチング加工によって識別手段用薄膜７上
の有機材料膜９のみを除くようにすれば、簡単に得るこ
とができる。また、これによって、無機材料膜８及び有
機材料膜９からなる積層構造の保護膜１０が得られ、十
分な保護効果を発揮する。続いて、工程［Ｇ］のように
基板１の裏面に外部接続用導体６を形成することによ
り、図１及び図２の本実施例の磁気抵抗素子が得られ
る。
端子用導電薄膜５及び識別手段用薄膜７を被覆するよう
に、ＳｉＯ2 膜のような透明体からなる無機材料膜８を
形成する。次に、工程［Ｆ］のように識別手段用薄膜７
上を除いて無機材料膜８を被覆するように、エポキシ系
あるいはポリイミド系樹脂のような不透明体からなる有
機材料膜９を形成する。この構造は、エポキシ系のよう
なものであれば、印刷法を用いることができ、識別手段
用薄膜７上を除いて形成することが簡単にできる。ある
いはポリイミド系のようなものであれば、予め有機材料
膜９を識別手段用薄膜７上を含む基板１全面に付着した
のち、微細エッチング加工によって識別手段用薄膜７上
の有機材料膜９のみを除くようにすれば、簡単に得るこ
とができる。また、これによって、無機材料膜８及び有
機材料膜９からなる積層構造の保護膜１０が得られ、十
分な保護効果を発揮する。続いて、工程［Ｇ］のように
基板１の裏面に外部接続用導体６を形成することによ
り、図１及び図２の本実施例の磁気抵抗素子が得られ
る。
【００１７】このような本実施例によれば、基板１上に
端子用導電薄膜５を形成する際に、この端子用導電薄膜
５と同材料によって識別手段用薄膜７を端子用導電薄膜
５と共に形成し、かつ識別手段用薄膜７上では不透明体
からなる有機材料膜９が除かれているので、識別手段用
薄膜７は不透明体の保護膜で被覆されていないため、容
易に読み取ることができるようになる。また、本実施例
によれば、識別手段用薄膜７は基板１の隅部に形成され
ている接地用の導電薄膜５Ａの近傍に形成しており、基
板１の中央部あるいはこの近くの部分には形成しないの
で、素子動作に悪影響を及ぼすことはなくなる。すなわ
ち、識別手段用薄膜７を磁性薄膜４あるいは端子用導電
薄膜５に電位のある基板１の中央部あるいはこの近くの
部分に形成した場合には、マイグレーションを引き起こ
して素子動作に悪影響を及ぼすおそれが生ずるが、識別
手段用薄膜７は接地用の導電薄膜５Ａに近傍に形成する
ことによって、このような弊害を防止することができ
る。さらに、本実施例によれば、識別手段用薄膜７が容
易に読み取れることにより、基板１が不透明材料を用い
た場合でも、チップの上下、左右の位置の識別も容易に
できるという効果も得られるようになる。
端子用導電薄膜５を形成する際に、この端子用導電薄膜
５と同材料によって識別手段用薄膜７を端子用導電薄膜
５と共に形成し、かつ識別手段用薄膜７上では不透明体
からなる有機材料膜９が除かれているので、識別手段用
薄膜７は不透明体の保護膜で被覆されていないため、容
易に読み取ることができるようになる。また、本実施例
によれば、識別手段用薄膜７は基板１の隅部に形成され
ている接地用の導電薄膜５Ａの近傍に形成しており、基
板１の中央部あるいはこの近くの部分には形成しないの
で、素子動作に悪影響を及ぼすことはなくなる。すなわ
ち、識別手段用薄膜７を磁性薄膜４あるいは端子用導電
薄膜５に電位のある基板１の中央部あるいはこの近くの
部分に形成した場合には、マイグレーションを引き起こ
して素子動作に悪影響を及ぼすおそれが生ずるが、識別
手段用薄膜７は接地用の導電薄膜５Ａに近傍に形成する
ことによって、このような弊害を防止することができ
る。さらに、本実施例によれば、識別手段用薄膜７が容
易に読み取れることにより、基板１が不透明材料を用い
た場合でも、チップの上下、左右の位置の識別も容易に
できるという効果も得られるようになる。
【００１８】なお、本実施例では識別手段用薄膜７は端
子用導電薄膜５と同材料によってこの端子用導電薄膜５
と共に形成する例で示したが、これに限らず磁性薄膜４
と同材料によってこの磁性薄膜４と共に形成するように
しても良い。また、本実施例では基板１として貫通孔２
を形成した形状のものを用いた例で説明したが、貫通孔
２は不要にして基板１の同一面に外部接続用導体６及び
磁性薄膜４を形成するようにしても良い。さらに、基板
１の形状は長方形に限らず、また貫通孔２の断面形状も
円形に限ることはない。同様にして、端子用導電薄膜５
は基板１の四隅部に形成した例で説明したが、これに限
ることはない。
子用導電薄膜５と同材料によってこの端子用導電薄膜５
と共に形成する例で示したが、これに限らず磁性薄膜４
と同材料によってこの磁性薄膜４と共に形成するように
しても良い。また、本実施例では基板１として貫通孔２
を形成した形状のものを用いた例で説明したが、貫通孔
２は不要にして基板１の同一面に外部接続用導体６及び
磁性薄膜４を形成するようにしても良い。さらに、基板
１の形状は長方形に限らず、また貫通孔２の断面形状も
円形に限ることはない。同様にして、端子用導電薄膜５
は基板１の四隅部に形成した例で説明したが、これに限
ることはない。
【００１９】図５は本実施例の磁気抵抗素子を混成（ハ
イブリッド）ＩＣに用いる磁気抵抗素子に適用した例を
示すものである。混成ＩＣ基板２１としては図３に示し
たような方法で製造された、図６のような形状の感光性
ガラス基板２１を用いるようにする。この場合、基板２
１に貫通孔２２Ａ及び２２Ｂを形成して、基板２１をリ
ードフレート２３にボンディングすると共に、各貫通孔
２２Ａ及び２２Ｂに各々図１の磁気抵抗素子２０及び信
号処理用のＩＣ２４を実装してリードフレーム２３にボ
ンディングする。磁気抵抗素子２０の表面にはパッド２
０Ａが形成されると共に、ＩＣ２４の表面にはパッド２
４Ａが形成され、各パッド２０Ａと２４Ａ間、パッド２
０Ａとリードフレーム２３間、パッド２４Ａとリードフ
レーム２３間はワイヤ２５がボンディングされる。そし
て、全体は樹脂２６でモールディングされる。なお、こ
の場合は、各貫通孔２２Ａ，２２Ｂを形成する基板２１
の高さ寸法は、磁気抵抗素子２０及びＩＣ２４の厚さ寸
法よりも僅か大きく形成したものを用いるようにする。
イブリッド）ＩＣに用いる磁気抵抗素子に適用した例を
示すものである。混成ＩＣ基板２１としては図３に示し
たような方法で製造された、図６のような形状の感光性
ガラス基板２１を用いるようにする。この場合、基板２
１に貫通孔２２Ａ及び２２Ｂを形成して、基板２１をリ
ードフレート２３にボンディングすると共に、各貫通孔
２２Ａ及び２２Ｂに各々図１の磁気抵抗素子２０及び信
号処理用のＩＣ２４を実装してリードフレーム２３にボ
ンディングする。磁気抵抗素子２０の表面にはパッド２
０Ａが形成されると共に、ＩＣ２４の表面にはパッド２
４Ａが形成され、各パッド２０Ａと２４Ａ間、パッド２
０Ａとリードフレーム２３間、パッド２４Ａとリードフ
レーム２３間はワイヤ２５がボンディングされる。そし
て、全体は樹脂２６でモールディングされる。なお、こ
の場合は、各貫通孔２２Ａ，２２Ｂを形成する基板２１
の高さ寸法は、磁気抵抗素子２０及びＩＣ２４の厚さ寸
法よりも僅か大きく形成したものを用いるようにする。
【００２０】このような混成ＩＣによれば、樹脂モール
ディングを行っても、高さ寸法がＩＣ２４の厚さ寸法よ
りも僅か大きく設定されている基板２１を用いることに
より、ＩＣ２４のパッド２４Ａにボンディングされたワ
イヤ２５が、ＩＣ２４のチップ自身にタッチしてエッジ
ショートを引き起こすのを防止できるという効果が得ら
れる。しかも、基板２１として感光性ガラスを用いるこ
とにより、各貫通孔２２Ａ，２２Ｂの加工は簡単に行え
るので、特にコストアップを伴うこともない。
ディングを行っても、高さ寸法がＩＣ２４の厚さ寸法よ
りも僅か大きく設定されている基板２１を用いることに
より、ＩＣ２４のパッド２４Ａにボンディングされたワ
イヤ２５が、ＩＣ２４のチップ自身にタッチしてエッジ
ショートを引き起こすのを防止できるという効果が得ら
れる。しかも、基板２１として感光性ガラスを用いるこ
とにより、各貫通孔２２Ａ，２２Ｂの加工は簡単に行え
るので、特にコストアップを伴うこともない。
【００２１】この点、図８に示したような従来の混成Ｉ
Ｃであると、リードフレーム３３にボンディングされた
磁気抵抗素子３０及びＩＣ３４が樹脂３６でモールディ
ングされる際、ＩＣ３４のパッド３４Ａにボンディング
されたワイヤ３５が、矢印の部分でＩＣ３４のチップ自
身にタッチしてエッジショートを引き起こし易いという
欠点があった。この欠点を改善するには、図９に示した
ように混成ＩＣ基板４１を用いてこの基板４１上に磁気
抵抗素子３０及びＩＣ３４を実装して、基板４１をリー
ドフレーム３３にボンディングすることが考えられてい
るが、この構造であると混成ＩＣ基板４１に磁気抵抗素
子３０及びＩＣ３４を実装する面積以外に、厚膜抵抗パ
ターン及び接続回路を設ける面積も必要になるため、実
用的でないという欠点が生じていた。
Ｃであると、リードフレーム３３にボンディングされた
磁気抵抗素子３０及びＩＣ３４が樹脂３６でモールディ
ングされる際、ＩＣ３４のパッド３４Ａにボンディング
されたワイヤ３５が、矢印の部分でＩＣ３４のチップ自
身にタッチしてエッジショートを引き起こし易いという
欠点があった。この欠点を改善するには、図９に示した
ように混成ＩＣ基板４１を用いてこの基板４１上に磁気
抵抗素子３０及びＩＣ３４を実装して、基板４１をリー
ドフレーム３３にボンディングすることが考えられてい
るが、この構造であると混成ＩＣ基板４１に磁気抵抗素
子３０及びＩＣ３４を実装する面積以外に、厚膜抵抗パ
ターン及び接続回路を設ける面積も必要になるため、実
用的でないという欠点が生じていた。
【００２２】図７は図５の混成ＩＣの変形例を示す平面
図で、基板２１の表面に導電ペーストを印刷、焼成して
導電薄膜２７を形成して、この導電薄膜２７を介して磁
気抵抗素子２０及びＩＣ２４の各パッド２０Ａ，２４Ａ
にワイヤ２５をボンディングするようにした構造を示す
ものである。このような変形例によっても図５と同様な
効果を得ることができる。
図で、基板２１の表面に導電ペーストを印刷、焼成して
導電薄膜２７を形成して、この導電薄膜２７を介して磁
気抵抗素子２０及びＩＣ２４の各パッド２０Ａ，２４Ａ
にワイヤ２５をボンディングするようにした構造を示す
ものである。このような変形例によっても図５と同様な
効果を得ることができる。
【００２３】なお、混成ＩＣは磁気抵抗素子及びＩＣを
組み合わせた例で説明したが、この組み合わせに限ら
ず、磁気抵抗素子同士あるいはＩＣ同士を組み合わせる
ようにしても良い。また、基板としては感光性ガラスに
限らず、成形樹脂を用いるようにしてもよい。
組み合わせた例で説明したが、この組み合わせに限ら
ず、磁気抵抗素子同士あるいはＩＣ同士を組み合わせる
ようにしても良い。また、基板としては感光性ガラスに
限らず、成形樹脂を用いるようにしてもよい。
【００２４】
【発明の効果】 請求項１に係わる本発明によれば、基
板上に磁性薄膜あるいは端子用導電薄膜と同材料からな
る識別手段用薄膜を該当したいずれかの薄膜と共に形成
し、かつ上記識別手段用薄膜上では不透明体からなる保
護膜が除かれているので、磁性薄膜及び端子用導電薄膜
上に保護膜が存在していても、磁性薄膜あるいは端子用
導電薄膜と同材料で共に形成した識別手段用薄膜が容易
に読み取れるようにすることができる。また、識別手段
用薄膜は、接地用の導電薄膜の近傍に形成されているの
で、マイグレーションが生じにくくなる。請求項２に係
わる本発明によれば、接地用の導電薄膜は、上記基板上
の隅部近くに形成されているので請求項１と同様な効果
を得ることができる。
板上に磁性薄膜あるいは端子用導電薄膜と同材料からな
る識別手段用薄膜を該当したいずれかの薄膜と共に形成
し、かつ上記識別手段用薄膜上では不透明体からなる保
護膜が除かれているので、磁性薄膜及び端子用導電薄膜
上に保護膜が存在していても、磁性薄膜あるいは端子用
導電薄膜と同材料で共に形成した識別手段用薄膜が容易
に読み取れるようにすることができる。また、識別手段
用薄膜は、接地用の導電薄膜の近傍に形成されているの
で、マイグレーションが生じにくくなる。請求項２に係
わる本発明によれば、接地用の導電薄膜は、上記基板上
の隅部近くに形成されているので請求項１と同様な効果
を得ることができる。
【図１】本発明の磁気抵抗素子の実施例を示す平面図で
ある。
ある。
【図２】図１の部分的構造を示す断面図である。
【図３】本実施例の磁気抵抗素子に用いる基板の製造方
法を示す工程図である。
法を示す工程図である。
【図４】本実施例の磁気抵抗素子の製造方法を示す工程
図である。
図である。
【図５】本実施例の磁気抵抗素子を適用した混成（ハイ
ブリッド）ＩＣを示す断面図である。
ブリッド）ＩＣを示す断面図である。
【図６】図５の混成ＩＣに用いる基板を示す断面図であ
る。
る。
【図７】図５の混成ＩＣの変形例を示す平面図である。
【図８】従来の混成ＩＣを示す断面図である。
【図９】従来の他の混成ＩＣを示す断面図である。
１，２１ 基板 ２，２２Ａ，２２Ｂ 貫通孔 ３ 導電材 ４ 磁性薄膜 ５ 端子用導電薄膜 ５Ａ 接地用の導電薄膜 ７ 識別手段用薄膜 ８ 無機材料膜（透明体） ９ 有機材料膜（不透明体） １０ 保護膜 １３ フォトマスク ２０ リードフレーム ２４ ＩＣ ２５ ボンディングワイヤ ２６ 樹脂 ２７ 導電薄膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 43/08 G01R 33/09 H01L 21/02 H01L 43/12 G11B 5/39
Claims (2)
- 【請求項１】 基板と、該基板上に形成された磁性薄膜
及び端子用導電薄膜と、上記磁性薄膜及び端子用導電薄
膜上に形成された透明体あるいは不透明体からなる保護
膜とを有する磁気抵抗素子において、上記基板上に上記
磁性薄膜あるいは端子用導電膜と同材料からなる識別手
段用薄膜を、接地用の導電薄膜の近傍であって該当した
いずれかの薄膜と共に形成し、かつ上記識別手段用薄膜
上では不透明体からなる保護膜が除かれていることを特
徴とする磁気抵抗素子。 - 【請求項２】 前記接地用の導電薄膜は、上記基板上の
隅部近くに形成されていることを特徴とする請求項１記
載の磁気抵抗素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6021539A JP3018132B2 (ja) | 1994-02-18 | 1994-02-18 | 磁気抵抗素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6021539A JP3018132B2 (ja) | 1994-02-18 | 1994-02-18 | 磁気抵抗素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07231128A JPH07231128A (ja) | 1995-08-29 |
| JP3018132B2 true JP3018132B2 (ja) | 2000-03-13 |
Family
ID=12057782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6021539A Expired - Fee Related JP3018132B2 (ja) | 1994-02-18 | 1994-02-18 | 磁気抵抗素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018132B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102649010B1 (ko) | 2020-03-05 | 2024-03-20 | 한국전자통신연구원 | Rf 미소 자계 검출 센서 및 그 제조 방법 |
-
1994
- 1994-02-18 JP JP6021539A patent/JP3018132B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07231128A (ja) | 1995-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5405809A (en) | Semiconductor device, an image sensor device, and methods for producing the same | |
| US3773628A (en) | Method of making a lead assembly | |
| KR100380701B1 (ko) | 표면장착용반도체장치제조방법및표면장착용반도체장치 | |
| JP2622156B2 (ja) | 集積回路パッド用の接触方法とその構造 | |
| JP3018132B2 (ja) | 磁気抵抗素子 | |
| JPS61188957A (ja) | 回路モジユ−ルの製造方法 | |
| JPS6222497A (ja) | メタルコア配線基板 | |
| JP2000101162A (ja) | 小型磁電変換素子とその製造方法 | |
| JP2707717B2 (ja) | 混成集積回路 | |
| JPS61156792A (ja) | 回路モジユ−ルの製造方法 | |
| JPS62235799A (ja) | 混成集積回路装置 | |
| JPH05267748A (ja) | 磁気センサ | |
| JP3509070B2 (ja) | パッケージを用いた電子装置 | |
| JPS6165465A (ja) | 厚膜多層基板における膜抵抗体の製造方法 | |
| JP3201893B2 (ja) | 半導体レーザ装置 | |
| JPS5911602A (ja) | 負特性サ−ミスタ及びその製造方法 | |
| JP2000012919A (ja) | 磁電変換素子とその製造方法 | |
| JP2503984Y2 (ja) | 混成集積回路 | |
| JPH0714874A (ja) | 半導体装置 | |
| JPH0535584B2 (ja) | ||
| JP2547565B2 (ja) | 混成集積回路の製造方法 | |
| JPH05190593A (ja) | テープキャリア型半導体装置 | |
| JPH0520901B2 (ja) | ||
| EP1204305A2 (en) | Device comprising an electrical circuit carried by a carrier element and method for the manufacture of such a device | |
| JP2000114617A (ja) | 小型磁電変換素子とその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991116 |
|
| LAPS | Cancellation because of no payment of annual fees |