JP3017745B2

JP3017745B2 - データ伝送方法

Info

Publication number: JP3017745B2
Application number: JP1061366A
Authority: JP
Inventors: 典久代田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1989-03-14
Filing date: 1989-03-14
Publication date: 2000-03-13
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Also published as: JPH02239776A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタル画像信号を２次元コサイン変
換（discrete cosine transform）等の２次元変換符号
化により符号化することでデータ量を圧縮するデータ伝
送方法、特に、伝送データのデータ量を所定値以下に制
御するバッファリングに使用して好適なデータ伝送方法
に関する。

〔従来の技術〕画像信号の冗長度を抑圧するために、所定数の画素か
らなるブロックに画面を分割し、ブロック毎に原画像信
号の特徴と合った変換軸で線形変換を行う変換符号化が
知られている。変換符号化としては、アダマール変換，
コサイン変換等が知られている。従来のコサイン変換符
号化装置は、例えば第11図に示すような構成を有してい
る。

第11図において、71で示す入力端子には、標本化され
た離散的な画像信号ｆ（j,k）が供給される。

この入力信号がコサイン変換（DCT変換）回路72に供
給される。コサイン変換回路72では、２次元コサイン変
換がなされる。２次元コサイン変換では、次式で示され
る信号処理がなされる。但し、原データは、１ブロック
が（ｎ×ｎ）サンプルの２次元データｆ（j,k）（j,k＝
0,1,...,n−１）とする。

コサイン変換回路72からの係数値Ｆ（u,v）がブロッ
ク走査回路73に供給され、ブロック内の係数値データが
直流成分から高周波成分に向かってジグザグ走査で出力
される。ブロック走査回路73からの係数値データが再量
子化回路74に供給される。再量子化回路74では、係数値
データがバッファコントロール回路78からの量子化ステ
ップで量子化される。再量子化回路74の出力信号がソー
ティング回路75に供給される。ソーティング回路75で
は、振幅の絶対値の順序で係数値データがソーティング
された後、振幅とアドレスの両方が差分される。ソーテ
ィング回路75からの差分信号が可変長符号化回路76に供
給される。可変長符号化回路76では、ランレングス符号
化及びハフマン符号化により、所定ビット数のコード信
号に変換される。

可変長符号化回路76からのコード信号がバッファメモ
リ77に供給される。バッファメモリ77は、可変長符号化
回路76からのコード信号の伝送レートを伝送路のレート
を超えない範囲のレートに変換するために設けられてい
る。バッファメモリ77の入力側のデータレートは、可変
のものであるが、バッファメモリ77の出力側のデータレ
ートが略々一定となる。バッファメモリ77からの出力デ
ータが端子79に取り出される。バッファメモリ77におい
て、伝送データ量の変動が検出され、検出信号がバッフ
ァコントロール回路78に供給される。

バッファコントロール回路78は、再量子化回路74の量
子化ステップを制御し、また、可変長符号化回路76にお
けるスレッショルディングによって、伝送される係数値
データが所定のデータ量となるように制御する。スレッ
ショルディングは、絶対値がしきい値より大きい係数値
データからしきい値を減算する処理である。但し、直流
成分の係数値データＦ（0,0）は、スレッショルディン
グの対象から除かれる。

〔発明が解決しようとする課題〕

上述のようなフィードバック型のバッファリングは、
バッファメモリ77がオーバーフローしそうになると、バ
ッファメモリ77への入力データのレートを低下させ、逆
に、バッファメモリ77がアンダーフローしそうになる
と、バッファメモリ77への入力データのレートを上昇さ
せるように、バッファコントロール回路78により量子化
ステップ及びしきい値をフィードバック制御している。
フィードバック制御のために、帰還量に対する感度を上
げ過ぎると、目標値付近で発振し、逆に感度を下げ過ぎ
ると、収束に時間がかかる問題が生じる。収束に時間が
かかる時には、バッファメモリ77の容量を増やす必要が
ある。このように、従来のバッファリング処理は、実用
に当たっては、相当のノウハウが必要な問題点があっ
た。

また、従来のフィードバック型のバッファリング装置
は、ソーティング回路75及びスレッショルディング回路
等の複雑な回路を必要とする欠点があった。

更に、従来の方式は、伝送データ量を長い期間で平均
的に所定値以下に抑えることができるが、ディジタルVT
Rのように、テレビジョン信号の１フィールド或いは１
フレーム単位で、正確にデータ量を制御することが難し
い欠点があった。

従って、この発明の目的は、スレッショルディング回
路、ソーティング回路のような複雑な回路を必要とせず
に、フィードフォワード型のバッファリングにより、１
フィードバック或いは１フレーム単位でデータレートを
一定レートとすることができるデータ伝送方法を提供す
ることにある。

本願出願人は、先に変換符号化で得られた係数値デー
タをADRC（ダイナミックレンジDRに適応した符号）で符
号化し、符号化出力のデータ量を所定値以下に抑えるデ
ータ伝送装置を提案している（特願昭63−245227号明細
書参照）。この方式は、従来のフィードバック型のバッ
ファリングの問題点を解決でき、また、データの圧縮率
を高くできる。しかし、ADRC符号化装置を組み合わせる
必要があるため、回路の複雑化、データの誤差の増加の
問題があった。

この発明は、変換符号化で得られた係数値データ自体
のデータ量を制御することで、先に提案されている方式
と異なるものである。

〔課題を解決するための手段〕

この発明は、１フィールド又は１フレームの画像信号
を、複数の画素データから構成されるDCT用のブロック
に分割し、DCT用のブロックの係数データを伝送するデ
ータ伝送方法であって、 DCT用のブロックのDCT係数のDC成分のデータを伝送
し、 DCT用のブロックを、それぞれが複数の係数データを
含む同一形状の複数のサブブロックへ分割し、サブブロックの各々について、そのサブブロックに１
以上の有意のAC成分の係数データが含まれるか否かを識
別し、識別結果に対応する第１のフラグを生成し、第１のフラグにより有意な係数データが含まれること
が示されるサブブロックに関して、有意な係数データを
識別するための第２のフラグを生成し、第１および第２のフラグと有意な係数データの発生デ
ータ量を見積もり、見積もられた発生データ量が目標値
以下となるように、係数データのデータ量を制御しつ
つ、第１および第２のフラグと有意な係数データとを伝
送するようになすことを特徴とするデータ伝送方法であ
る。

〔作用〕

例えば（８×８）のＬブロックに対してコサイン変換
がなされ、コサイン変換で得られた係数値データが（４
×４）のＭブロックに分割され、Ｍブロックが（２×
２）のＳブロックに分割され、Ｓブロックがサンプル単
位に分割される。係数値データの中で、直流成分DCは、
原データとして伝送される。交流成分は、０でない有意
なデータのみが伝送される。この場合、Ｍブロックにつ
いてのフラグFmにより、有意な係数値データの有無がＭ
ブロックに関して示される。また、有意な係数値データ
が含まれるＭブロックの中のＳブロックについてのフラ
グFsにより、有意な係数値データの有無がＳブロックに
関して示される。更に、有意な係数値データが含まれる
Ｓブロックの中で、有意な係数値データの有無がサンプ
ル単位でフラグFpで示される。

従って、Ｍブロックの単位で細かくデータ量を制御で
き、また、フィードホワード制御でバッファリングを行
うことができる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説
明する。この説明は、下記の項目に従ってなされる。

a.一実施例の全体システム b.バッファリング処理 c.変形例 a.一実施例の全体システム第１図において、１で示す入力端子に標本化された離
散的な画像信号が供給され、入力ディジタル画像信号が
ブロック化回路２に供給される。ブロック化回路２で
は、フィールド内のディジタル画像信号が走査順序から
ブロックの順序に変換される。第２図は、DCT用の画像
ブロック（以下、Ｌブロックと称する。）の一例を示
し、水平方向の８画素、垂直方向に８ラインの（８×
８）の２次元ブロックが形成される。ライン数が525の
方式で、１フィールドの有効ライン数が240、１ライン
の有効サンプル数が720の場合では、（720×240）÷（８×８）＝2700 個のＬブロックが１フィールド内に含まれる。

このブロック化回路２の出力信号がコサイン変換（DC
T変換）回路３に供給される。コサイン変換回路３で
は、従来と同様の処理により、２次元コサイン変換がな
される。コサイン変換回路３からＬブロックのサイズと
対応する（８×８）の係数テーブルが得られる。この係
数テーブルにおいて、直流成分の係数値データは、１ビ
ットの符号（±）を含む10ビットのデータであり、交流
成分の係数値データは、１ビットの符号（±）ビットを
含む８ビットのデータである。

コサイン変換回路３からの係数値データが重み付け回
路４に供給される。重み付け回路４では、（８×８）の
係数テーブルに対して第３図に示すような固定の重み付
け係数が乗じられる。この重み付け係数は、DC（直流）
成分に対しては１とされ、次数が高いAC（交流）成分
程、重み付け係数が小とされている。即ち、重要度が高
い係数ほど大きい重み付け係数が乗じられる。

重み付け回路４からの係数値データが１フィールドメ
モリで構成されたバッファメモリ５及び絶対値化回路６
に供給される。絶対値化回路６で絶対値に変換された係
数値データが最大値検出回路７、最大値検出回路８及び
度数分布メモリ11に供給され、最大値検出回路７の出力
信号が度数分布メモリ９に供給され、最大値検出回路８
の出力信号が度数分布メモリ10に供給される。一方の最
大値検出回路７は、DCT用のブロックを更に分割したサ
ブブロック（以下、Ｍブロックと称する）毎にAC係数の
絶対値の最大値MAX1を検出する。他方の最大値検出回路
８は、Ｍブロックを更に分割したサブブロック（以下、
Ｓブロックと称する）毎にAC係数の絶対値の最大値MAX2
を検出する。

上述の（８×８）のＬブロックが第４図Ａに示すよう
に、（４×４）の４個のＭブロックM0,M1,M2,M3に更に
分割される。Ｍブロックに対して、第４図Ｂに示すよう
なフラグFmが定められる。第４図Ｃに示す一つのＭブロ
ックMi（ｉ＝0,1,2又は３）が第４図Ｄに示すように、
（４×４）の４個のＳブロックSi0,Si1,Si2,Si3に更に
分割される。Ｓブロックに対して、第４図Ｅに示すよう
なフラグFsが定められる。第４図Ｆに示す一つのＳブロ
ックSij（ij＝00〜03,10〜13,20〜23又は30〜33）に
は、第４図Ｇに示すように、４個のサンプルPij0,Pij1,
Pij2,Pij3が含まれる。各サンプルに対して、第４図Ｈ
に示すフラグFpが定められる。フラグFm、Fs、Fpの夫々
の１ビットが有意な（０でない）AC係数値データの有無
を示している。即ち、“0"のビットは、有意なデータが
無いことを意味し、“1"が有意なデータが有ることを示
す。

ＬブロックからＭブロックへ分割する場合に、或いは
ＭブロックからＳブロックへ分割する場合において、第
４図に示すように、縦及び横方向を等分する方法に限ら
ず、ジグザグ走査の順序で分割を行うことで、より小さ
いブロックを形成しても良い。

度数分布メモリ９、10及び11は、後述するバッファリ
ング処理のために設けられている。度数分布メモリ９に
は、絶対値に変換されたAC係数のＭブロック内の最大値
MAX1の度数分布が記憶され、次のこの最大値MAX1が１フ
ィールド期間で累積され、累積度数分布表が形成され
る。また、度数分布メモリ10には、絶対値に変換された
AC係数のＳブロック内の最大値MAX2の度数分布が記憶さ
れ、次のこの最大値MAX2が１フィールド期間で累積さ
れ、累積度数分布表が形成される。更に、度数分布メモ
リ11には、絶対値に変換されたAC係数の度数分布が記憶
され、次のこの値が１フィールド期間で累積され、累積
度数分布表が形成される。

バッファメモリ５は、バッファリング処理の単位期間
である１フィールドのメモリ容量を有し、バッファメモ
リ５からの係数値データが重み付け回路12に供給され
る。重み付け回路12は、バッファリング処理のために設
けられており、１フィールド当たりの送信データ量（送
信ビット数）が目標とする所定値を超えないように、制
御された重み付け係数が係数値データに乗じられる。重
み付け係数の最大値が１であり、1/2,1/4,1/8,1/16,1/3
2,1/64と重み付け係数が小となるほど、送信すべきデー
タ量が減少する。バッファリング処理の対象とされるの
は、AC成分のデータであって、重要度が高いDC成分のデ
ータは、原データのままで伝送される。

度数分布メモリ9,10及び11対するアドレス、重み付け
回路12に対して重み付け係数を指定するためのモード制
御信号等がコントロール信号発生回路13で形成される。
重み付け回路12からの係数値データとモード信号とがフ
ォーマット化回路14に供給され、送信データがフォーマ
ット化回路14の出力端子15から発生し、送信データが伝
送路に送出される。伝送路の一例は、磁気記録／再生の
プロセスである。フォーマット化回路14では、伝送用の
同期パターンの付加、エラー訂正符号化の処理等が必要
に応じてなされる。送信ビット数の計算等の処理は、入
力データのデータ欠落期間（垂直ブランキング期間）内
で行うことができ、次のフィールド期間でバッファメモ
リ５から読み出されるデータに対して、前のフィールド
で決定されたモードに応じた重み付け処理が行われる。

第５図Ａは、送信データの構成を示す。送信データ
は、最初に10ビットの直流成分のデータDCが位置し、次
にフラグFm、Fs、Fpが順次位置し、これらのフラグの後
にAC成分の係数値データが位置する構成を有している。

この送信データに関してより具体的に説明する。一例
として、Ｍブロック、Ｓブロック、Ｓブロック内のサン
プルの夫々に関して、第５図Ｄにおいて、斜線で示す部
分が有意なデータの場合について説明する。Ｍブロック
の中で、M0及びM2に有意なデータが含まれるので、４ビ
ットのフラグFmは、第５図Ｂに示すように、（1010）の
ビットパターンとされる。

二つのＭブロックM0及びM2に対応する（４×２＝８）
個のＳブロックS0j,S2jに関するフラグFsが伝送され
る。これらのＳブロックの中で、S00,S01,S20,S23に夫
々有意なデータが含まれるので、フラグFsは、第５図Ｂ
に示すように、（11001001）のビットパターンを有す
る。これらの有意なデータが含まれる４個のＳブロック
に対応する（４×４＝16）個のサンプルP00k,P01k,P20
k,P23kに関するフラグFpが伝送される。これらのサンプ
ルの中で、P001,P002,P003,P011,P012,P202,P230が有意
なデータであるので、フラグFpは、第５図Ｂに示すよう
に、（0111011000101000）のビットパターンを有する。

以上のように、フラグFm、Fs、Fpでもって、63個のAC
係数値データの中の７個の有意なデータが特定される。
これらのデータの値は、第５図Ｃに示すように、フラグ
の後に順番に配列される。D001〜D230は、サンプルP001
〜P230の値が次に述べるように、コード変換されたもの
である。

コサイン変換で得られたAC係数値データは、符号
（±）ビットを含めて８ビットで表現されており、この
AC係数値データは、フォーマット化回路14で第６図のよ
うに、送信信号に変換される。第６図Ａは、DCTで得ら
れた係数値データの中のAC係数の値及びコードを示して
いる。aiは、AC係数値データの（ｉ−１）番目のビット
を表す。この係数値データが第６図Ｂに示すビットパタ
ーンの送信データに変換される。

送信データのビットパターンは、サインビットＳを先
頭に有する元のビットの間に“0"又は“1"の結合ビット
が挿入されたものである。サインビットＳの“0"が＋を
意味し、これが“1"の−を意味する。結合ビットの“1"
は、最後のビットの前に付加されている。従って、ビッ
ト系列の最後は、（“1"S）又は（“1"a0）となり、ビ
ット系列の区切りを検出でき、受信側で送信データを係
数値データに復号することができる。

b.バッファリング処理第７図は、この発明の一実施例中のバッファリング処
理と関連する一部を詳細に示す。絶対値化回路６からの
AC係数の絶対値が最大値検出回路７に供給され、最大値
検出回路７で、Ｍブロック毎の最大値MAX1が検出され
る。この最大値MAX1がマルチプレクサ21に供給され、マ
ルチプレクサ21の出力信号が度数分布メモリ９に対し
て、７ビットのアドレスA0〜A6として供給される。ま
た、最大値検出回路８で検出されたＳブロック毎のAC係
数の最大値MAX2がマルチプレクサ31に供給され、マルチ
プレクサ31の出力信号が度数分布メモリ10に対して、７
ビットのアドレスA0〜A6として供給される。更に、AC係
数の絶対値がマルチプレクサ41に供給され、マルチプレ
クサ41の出力信号が度数分布メモリ11に対して、７ビッ
トのアドレスA0〜A6として供給される。

20で示すＭブロックカウンタが設けられ、カウンタ20
からの２ビットの出力が上位のアドレスA7,A8として、
マルチプレクサ21、31及び41に供給される。このアドレ
スA7,A8により、メモリ９、10及び11の夫々のメモリ領
域がＭブロックと対応して分けられる。

度数分布メモリ９から読み出されたデータが加算回路
22に供給され、加算回路22でマルチプレクサ23の出力と
加算される。マルチプレクサ23には、０、＋１及びレジ
スタ24の出力信号とが供給され、これらの入力信号の一
つが選択的に加算回路22に供給される。加算回路22の出
力信号がレジスタ24に供給される。レジスタ24の出力信
号が上述のように、マルチプレクサ23にフィードバック
されると共に、加算回路25に供給される。

度数分布メモリ10から読み出されたデータが加算回路
32に供給され、加算回路32でマルチプレクサ33の出力と
加算される。マルチプレクサ33には、０、＋１及びレジ
スタ34の出力信号とが供給され、これらの入力信号の一
つが選択的に加算回路32に供給される。加算回路32の出
力信号がレジスタ34に供給される。レジスタ34の出力信
号が上述のように、マルチプレクサ33にフィードバック
されると共に、加算回路25に供給される。加算回路25の
出力信号が乗算回路35を介することで４倍とされ、乗算
回路35の出力信号が加算回路36に供給される。

度数分布メモリ11に関連して、メモリ10と同様に、加
算回路42、マルチプレクサ43、レジスタ44、乗算回路
（２倍回路）45が設けられている。乗算回路35及び45
は、シフト回路で構成できる。

後述のように、加算回路36の出力には、AC係数に関す
る送信ビット数Ｑが得られ、この送信ビット数Ｑが比較
回路46に供給される。比較回路46には、端子47から送信
ビット数の目標値Ｐが供給され、計算された送信ビット
数Ｑと目標値Ｐの大小関係が検出される。（Ｐ＞Ｑ）の
場合に例えばハイレベルとなる比較出力信号が発生す
る。

比較回路46の比較出力信号が破線で囲んで示すコント
ロール信号発生回路13のモード発生器51に供給される。
モード発生器51は、例えば３ビットのモード制御信号MD
を発生する。このモード制御信号MDがアドレス発生器52
及びレジスタ53に供給される。モード信号発生器51は、
モード番号ｉを０からインクリメントし、各モード番号
ｉに関する比較出力信号を監視している。送信ビット数
Ｑと目標値Ｐが（Ｐ＞Ｑ）の関係にある時には、モード
番号ｉがインクリメントされ、（Ｐ＞Ｑ）の関係が成立
しなくなったら、モード番号ｉの更新が停止される。

レジスタ53には、比較回路46からの上述の比較出力信
号がクロックとして供給され、（Ｐ＞Ｑ）の関係が成立
しなくなった時に、モード制御信号MDがレジスタ53に取
り込まれる。また、アドレス発生器52で形成されたアド
レス信号がマルチプレクサ21、31及び41に夫々供給され
る。

モード制御信号MDで制御されるモードｉは、以下のも
のであり、モード番号ｉの順序で送信ビット数が増大す
る。

モード1:AC係数を1/64倍して伝送する。

モード2:AC係数を1/32倍して伝送する。

モード3:AC係数を1/16倍して伝送する。

モード4:AC係数を1/8倍して伝送する。

モード5:AC係数を1/4倍して伝送する。

モード6:AC係数を1/2倍して伝送する。

モード7:AC係数をそのまま伝送する。

なお、モード０は、送信ビット数を最大に圧縮して
も、伝送路がオーバーフローすることを意味するが、こ
のような場合は、通常、生じない。

レジスタ53からのモード制御信号MDが破線で囲んで示
す重み付け回路12に供給される。重み付け回路12は、レ
ジスタ53からのモード制御信号MDとカウンタ55で発生し
たＭブロック番号とがアドレスとして供給され、重み付
け係数を発生するROM54と、バッファメモリ５からの係
数値データとROM54から読み出された重み付け係数とを
乗算する乗算回路56とで構成されている。乗算回路56の
出力データがフォーマット化回路14に供給され、モード
制御信号MDと共に送信データに変換される。

重み付け回路12において、カウンタ55からのＭブロッ
ク番号が供給されているのは、一律にAC係数に対して、
1/2等の重み付け係数を乗じるのではなく、Ｍブロック
に応じてよりきめ細かく重み付け係数を乗じることを可
能とするためである。

また、重み付け回路12の代わりに、非線形量子化回路
を使用しても良い。非線形量子化回路は、例えばROMの
構成とされ、ＭブロックカウンタからのＭブロック番号
とモード制御信号MDとに応じた量子化ステップで再量子
化がなされる。例えば送信ビット数を減少させたい時に
は、大きい量子化ステップで再量子化がされたデータが
形成される。

以下、上述の実施例における送信ビット数を求める処
理について説明する。１フィールド当たりの１ブロック
の個数は、NB（例えば2700ブロック／フィールド）で表
す。

まず、送信データ（第５図Ａ参照）中のフラグFm及び
DCは、画像内容と無関係に全てのブロックで送信しなけ
ればならない。つまり、（４＋10）×NB＝14NB（例えば
37800ビット／フィールド）は、固定のデータ量であ
る。フラグFs及びFpとAC係数値データのビット数は、可
変で、これらのビット数を知ることが必要である。比較
回路46では、可変のビット数に関して発生データ量Ｑと
目標値Ｐとの比較がなされる。

フラグFsのデータ量の計算について説明する。フラグ
Fsを送らなければならないのは、ＭブロックMiに属する
16サンプル中に０でない値を持ったAC係数が一つでも在
る場合である。従って、各ＭブロックのAC係数の最大値
MAX1に注目すれば、充分である。そこで、１フィールド
内の全てのＭブロックの夫々のAC係数の絶対値の最大値
MAX1の度数分布を作成し、この度数分布を累積度数分布
に変換する。

度数分布メモリ９は、書き込みの前にクリアされる。
加算回路22は、クリア動作時にゼロデータを発生し、ま
た、コントロール信号発生回路13のアドレス発生器52か
らの順次変化する９ビットのアドレスがマルチプレクサ
21を介してメモリ８に供給され、全アドレス（例えば0,
1,2,・・・,510,511）にゼロデータが書き込まれる。

このクリアの後にマルチプレクサ21が最大値検出回路
７で検出された最大値MAX1及びＭブロックアドレスを選
択し、また、マルチプレクサ23が＋１の入力を選択す
る。最大値MAX1及びＭブロックアドレスで指定されるア
ドレスのデータがメモリ８から読み出され、加算回路22
で＋１される。この加算回路22の出力データがメモリ９
の入力データとして同一のアドレスに書き込まれる。こ
の書き込みは、16サンプルで１回の割合でなされる。こ
の処理が１フィールド期間にわたってなされた後に、度
数分布メモリ９には、ＭブロックM0〜M3に関して、AC係
数の絶対値の最大値MAX1の度数分布表が夫々貯えられ
る。

また、度数分布メモリ９と同様に、度数分布メモリ10
は、最初にゼロクリアされ、次に、Ｓブロック毎に検出
されたAC係数の絶対値の最大値MAX2とＭブロックアドレ
スをアドレスとして、加算回路32で＋１されたメモリ９
の内容が同一のアドレスに書き込まれることで、各Ｍブ
ロックに関して、AC係数の絶対値の最大値MAX2の１フィ
ールド期間の度数分布表がメモリ９に形成される。この
書き込みは、４サンプルで１回の割合でなされる。

更に、度数分布メモリ10と同様に、度数分布メモリ11
は、最初にゼロクリアされ、次に、AC係数の絶対値及び
Ｍブロックアドレスをアドレスとして、加算回路42で＋
１されたメモリ11の内容が同一のアドレスに書き込まれ
ることで、各Ｍブロックに関して、AC係数の絶対値の１
フィールド期間の度数分布表がメモリ11に形成される。

このように、メモリ９、10及び11に１フィールド分の
発生度数の分布表が形成されたら、次に、これらの度数
分布表から累積度数分布表が形成される。累積度数分布
表の形成のために、マルチプレクサ21、31及び41がコン
トロール信号発生回路13のアドレス発生器52の出力を選
択する状態に切り替えられ、また、マルチプレクサ23、
33及び43がレジスタ24、34及び44の出力を夫々選択する
状態に切り替えられる。アドレス発生器52は、４個のＭ
ブロックM0〜M3の夫々の累積度数分布を形成するため
に、以下のように変化する９ビットのアドレスA0〜A8を
発生する。

ブロックM0の累積度数分布を形成する期間では、（A7
A8）が（00）とされ、７ビットのアドレスA0〜A6の値が
（127,126,125,・・・,2,1,0）とディクレメントするア
ドレスを発生する。

ブロックM1の累積度数分布を形成する期間では、（A7
A8）が（10）とされ、７ビットのアドレスA0〜A6の値が
（127,126,125,・・・,2,1,0）とディクレメントするア
ドレスを発生する。

ブロックM2の累積度数分布を形成する期間では、（A7
A8）が（01）とされ、７ビットのアドレスA0〜A6の値が
（127,126,125,・・・,2,1,0）とディクレメントするア
ドレスを発生する。

ブロックM3の累積度数分布を形成する期間では、（A7
A8）が（11）とされ、７ビットのアドレスA0〜A6の値が
（127,126,125,・・・,2,1,0）とディクレメントするア
ドレスを発生する。

上述のアドレスの読み出し出力は、加算回路22、32及
び42でレジスタ24、34及び44の出力と夫々加算される。
レジスタ24、34及び44は、累積度数分布表の作成に先立
ってゼロクリアされ、従って、メモリ９、10及び11に
は、各Ｍブロック毎にアドレス127からの値が累積され
た値が書き込まれる。各Ｍブロックにおいて、127から
０迄、メモリ９、10及び11のアドレスが変化した後に、
各メモリに各Ｍブロックに関しての累積度数分布表が形
成される。

第８図Ａは、AC係数の絶対値のＭブロック毎の最大値
MAX1を横軸とし、発生度数を縦軸とした度数分布グラフ
である。この度数分布が127の側から０に向かって累積
されることで、第８図Ｂに示す累積度数分布グラフＳ
（ｎ）が得られる。この累積度数分布グラフＳ（ｎ）か
ら、伝送する最小値n0が決められた場合、送信すべきＭ
ブロックの個数Ｓ（n0）が分る。１個のＭブロックで４
ビットのフラグFsが伝送されるので、フラグFsの送信ビ
ット数は、Ｓ（n0）×４（ビット）・・・・（１）である。

フラグFpの送信ビット数について次に説明する。上述
のフラグFsのビット数と同様に、第８図Ｃに示すよう
に、AC係数の絶対値のＳブロック毎の最大値MAX2を横軸
とし、発生度数を縦軸とした度数分布グラフがメモリ10
に形成される。この度数分布が127の側から０に向かっ
て累積されることで、第８図Ｄに示す累積度数分布グラ
フＰ（ｎ）が得られる。この累積度数分布グラフＰ
（ｎ）から、伝送する最小値n0が決められた場合、送信
すべきＳブロックの個数Ｐ（n0）が分る。１個のＳブロ
ックで４ビットのフラグFpが伝送されるので、フラグFp
の送信ビット数は、Ｐ（n0）×４（ビット）・・・・（２）である。

また、メモリ11には、Ｍブロックの全ての係数値デー
タをアドレスとする度数分布表が形成される。この度数
分布表がフラグと同様に、累積度数分布表に変換され
る。例えばメモリ11に形成された累積度数分布グラフAC
（ｎ）が第９図に示すものである時に、伝送すべき係数
値データのサンプル数及び送信ビット数は、下記のもの
である。

＊７ビットのAC係数のサンプル数:AC（64）送信ビット数:14AC（64）＊６ビットのAC係数のサンプル数： AC（32）−AC（64）送信ビット数： 12（AC（32）−AC（64））＊５ビットのAC係数のサンプル数： AC（16）−AC（32）送信ビット数： 10（AC（16）−AC（32））＊４ビットのAC係数のサンプル数： AC（８）−AC（16）送信ビット数：８（AC（８）−AC（16））＊３ビットのAC係数のサンプル数： AC（４）−AC（８）送信ビット数：６（AC（４）−AC（８））＊２ビットのAC係数のサンプル数： AC（２）−AC（４）送信ビット数：４（AC（２）−AC（４））＊１ビットのAC係数のサンプル数:N1−N2 AC（１）−AC（２）送信ビット数：２（AC（１）−AC（２））従って、伝送最小値n0を１とするモード１の場合、AC
係数に関する送信ビット数は、下記のものである。

２（AC（１）−AC（２））＋４（AC（２）−AC（４））＋６（AC（４）−AC（８）＋８（AC（８） −AC（16））＋10（AC（16）−AC（32））＋12（AC（3
2） −AC（64））＋14AC（64）＝２（AC（１）＋AC（２）＋AC（４）＋AC（８）＋AC（16）＋AC（32）＋AC（64））・・（３）このAC係数値の全体を1/2,1/4,1/8,1/16,1/32,1/64倍
とした場合の送信ビット数は、 1/2倍:2（AC（２）＋AC（４）＋AC（８）＋AC（16）＋A
C（32）＋AC（64））ビット 1/4倍:2（AC（４）＋AC（８）＋AC（16）＋AC（32）＋A
C（64））ビット 1/8倍:2（AC（８）＋AC（16）＋AC（32）＋AC（64））
ビット 1/16倍:2（AC（16）＋AC（32）＋AC（64））ビット 1/32倍:2（AC（32）＋AC（64））ビット 1/64倍:2AC（64）ビットと計算される。

送信ビット数は、（１）、（２）及び（３）式で計算
されたビット数で合計であり、この送信ビット数は、伝
送する最小値n0により変化する。例えば最小値n0を１と
した場合の送信ビット数は、同様に、最小値n0を２とした場合の送信ビット数は、と計算することができる。最小値n0は、重み付け回路12
において、係数値データに対して、（1/n0）倍の圧縮を
行うことに対応している。

度数分布メモリ９、10及び11に夫々累積度数分布表が
形成された後に、上述のように、発生情報量を計算する
ために、マルチプレクサ21、31及び41は、アドレス発生
器52からのアドレスを選択する状態に切り替えられ、マ
ルチプレクサ23、33及び43がレジスタ24、34及び44の出
力を夫々選択する状態に切り替えられる。

アドレス発生器42は、第10図に示すフローチャートに
従ってアドレスを発生する。最初にレジスタ44がゼロク
リアされる（ステップ61）。次に、モード番号ｉが初期
値（０）に設定される（ステップ62）。レジスタ24及び
34がゼロクリアされる（ステップ63）。この後のステッ
プ64で（64/2ⁱ）（ｉ＝０で64）の値がアドレスA0〜A6
として発生される（ステップ64）。この（64/2ⁱ）の値
が伝送する最小値niとされる。上位のアドレスA7及びA8
が０から順に1,2,3と変化する（ステップ65）。

上位のアドレスA7及びA8が順に変化した後の加算回路
25の出力データは、下記に示すように、フラグFs及びFp
の１フィールド当たりの合計ビット数となる。ｊは、Ｍ
ブロックと対応する番号を示す。

この加算回路25の出力が乗算回路35で４倍とされ、加
算回路36に供給される。

一方、レジスタ44の出力データは、下記のものとな
り、このレジスタ44の出力が乗算回路45で２倍されるこ
とで、AC係数値データの１フィールド当たりの合計ビッ
ト数が計算される。

加算回路36からの発生情報量Ｑが目標値Ｐと比較され
る（ステップ66）。（Ｐ＞Ｑ）の関係が成立する時に
は、モード番号ｉが（ｉ＋１）に変えられ（ステップ6
7）、ステップ63に戻る。（Ｐ＞Ｑ）が成立しなくなる
時に、モード番号Ｉの変化が停止される（ステップ6
8）。このときのモード番号が採用される。モード制御
信号MDは、採用されたモード番号を示す。

以上のように、送信ビット数が目標値より小となるモ
ードが決定され、バッファメモリ５で遅延されたAC係数
にモードと対応する重み付け係数が重み付け回路12で乗
算される。

d.変形例送信ビット数を制御するために、上述の一実施例のよ
うに、（1/2ⁿ）倍の重み付け係数を乗じるのに限らず、の重み付け係数を乗じるようにしても良い。

上述の実施例では、１フィールド内のデータを（８×
８）等のＬブロックに分割している。しかし、１フレー
ム内のデータを分割しても良い。また、圧縮率の向上の
ために、２フレームの画像データからブロックを形成し
ても良い。

また、フォーマット化回路14において、エラー訂正符
号化、同期パターンの付加等の処理を行っても良い。こ
れらの処理で増加する送信ビット数は、固定の量であ
る。

２次元ブロックに限らず、３次元ブロックに適用され
る変換符号化に対しても、この発明は、適用できる。

入力画像信号がテレビジョン信号の輝度信号の場合に
限らず、コンポーネントカラー映像信号であっても良
い。コンポーネントを同時化して処理しても良く、ま
た、コンポーネントを別個に処理しても良い。

変換符号としては、コサイン変換に限らず、直交変換
等を使用しても良い。

〔発明の効果〕

この発明は、フィードフォワード制御で送信の必要な
データ量を目標値より小に制御できるので、フィードバ
ック制御と異なり、発振等の問題が生じない。また、こ
の発明は、１フィールド或いは１フレーム等の単位でデ
ータ量を正確に制御でき、ディジタルVTRに適用して好
適である。更に、この発明は、ソーティング回路等の複
雑な回路を必要としないので、回路規模が大きくならな
い利点がある。更に、この発明では、Ｍブロック毎に発
生情報量を求めているので、Ｍブロック毎に独立のしき
い値で発生情報量をきめ細かく制御することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体システムを示すブロ
ック図、第２図はブロックの一例を示す略線図、第３図
は固定の重み付け係数を示す略線図、第４図は画像領域
の分割及びフラグの説明に用いる略線図、第５図は送信
データの一例の構成を示す略線図、第６図は送信データ
へのコード変換の説明に用いる略線図、第７図はこの発
明の一実施例の一部の詳細なブロック図、第８図及び第
９図はバッファリング処理の説明に用いる略線図、第10
図はバッファリング処理におけるアドレス発生動作の説
明に用いるフローチャート、第11図は従来技術の説明に
用いるブロック図である。図面における主要な符号の説明 2:ブロック化回路、 3:コサイン変換回路、 5:バッファメモリ、 7:Mブロック毎にAC係数値データの最大値MAX1を検出す
る回路、 8:Sブロック毎にAC係数値データの最大値MAX2を検出す
る回路、 9,10,11:度数分布メモリ、 12:重み付け回路、 13:コントロール信号発生回路、 14:フォーマット化回路、 15:出力端子。

Claims

(57)【特許請求の範囲】

【請求項１】１フィールド又は１フレームの画像信号
を、複数の画素データから構成されるDCT用のブロック
に分割し、上記DCT用のブロックの係数データを伝送す
るデータ伝送方法であって、上記DCT用のブロックのDCT係数のDC成分のデータを伝送
し、上記DCT用のブロックを、それぞれが複数の係数データ
を含む同一形状の複数のサブブロックへ分割し、上記サブブロックの各々について、そのサブブロックに
１以上の有意のAC成分の係数データが含まれるか否かを
識別し、識別結果に対応する第１のフラグを生成し、上記第１のフラグにより有意な係数データが含まれるこ
とが示される上記サブブロックに関して、上記有意な係
数データを識別するための第２のフラグを生成し、上記第１および第２のフラグと上記有意な係数データの
発生データ量を見積もり、見積もられた発生データ量が
目標値以下となるように、上記係数データのデータ量を
制御しつつ、上記第１および第２のフラグと上記有意な
係数データとを伝送するようになすことを特徴とするデ
ータ伝送方法。