JP3016512B2 - Method for manufacturing dielectric-separated semiconductor substrate - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、２枚のシリコンウェハを熱酸化膜を介して
接着した半導体基板に係わり、特に素子間分離を絶縁体
で行った誘電体分離型半導体基板及びその製造方法に関
する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial application field) The present invention relates to a semiconductor substrate in which two silicon wafers are bonded via a thermal oxide film. The present invention relates to a dielectric-separated semiconductor substrate and a method of manufacturing the same.

（従来の技術） 従来、半導体装置の素子間分離技術の一つとして、絶
縁体を用いた誘電体分離技術が知られている、この誘電
体分離技術はpn接合分離技術に比べて 高温動作時においても濡れ電流が少なく、ラッチアッ
プがない。(Prior art) Conventionally, a dielectric isolation technique using an insulator has been known as one of the element isolation techniques of a semiconductor device. This dielectric isolation technique is higher in operation at a higher temperature than a pn junction isolation technique. , The wetting current is small and there is no latch-up.

高耐圧素子を分離する際でも、分離に必要な面積が少
ない。Even when separating a high breakdown voltage element, the area required for separation is small.

電圧印加の極性を考慮する必要がない。There is no need to consider the polarity of the voltage application.

寄生容量が少ない。Low parasitic capacitance.

等の特徴を持っている。誘電体分離を実現する技術とし
ては、SOSと呼ばれるサファイヤ基板上にシリコンを気
相成長させる方法、絶縁膜上に堆積した非晶質シリコン
を再結晶させる方法、シリコンウェハの直接接着を利用
した方法等が知られている。また、シリコンウェハの一
部をエッチングし酸化膜を形成した後多結晶シリコンを
堆積し、裏側から研磨することで多結晶シリコンで保持
されて島状に分離された単結晶シリコンを得る方法も知
られている。Etc. Techniques for realizing dielectric isolation include a method of growing silicon vapor on a sapphire substrate called SOS, a method of recrystallizing amorphous silicon deposited on an insulating film, and a method using direct bonding of a silicon wafer. Etc. are known. Also, a method is known in which a part of a silicon wafer is etched to form an oxide film, polycrystalline silicon is deposited, and then polished from the back side to obtain monocrystalline silicon held in polycrystalline silicon and separated into islands. Have been.

これらのうちで、直接接着法を利用した誘電体分離型
半導体基板の製造は、従来、第４図のようにして行われ
ていた。まず、第４図（ａ）に示す如く、シリコンウェ
ハ41,42の少なくとも一方の表面に熱酸化膜43を形成
し、これらを直接接着して一体化する。その後、第４図
（ｂ）に示す如く、上側のウェハ41を規定の厚さまで研
磨する。次いで、第４図（ｃ）に示す如く、素子形成領
域を横方向に分離するためにウェハ41の表面から熱酸化
膜43まで素子分離用の溝45を形成し、その後同図（ｄ）
に示す如く溝45の側面に酸化膜46を形成する。最後に、
この溝45を多結晶シリコン膜46等により埋め、必要があ
れば表面の平坦化を行い、誘電体分離型半導体基板を得
る。Of these, the manufacture of a dielectrically separated semiconductor substrate using the direct bonding method has been conventionally performed as shown in FIG. First, as shown in FIG. 4 (a), a thermal oxide film 43 is formed on at least one surface of the silicon wafers 41 and 42, and these are directly bonded and integrated. Thereafter, as shown in FIG. 4 (b), the upper wafer 41 is polished to a specified thickness. Next, as shown in FIG. 4C, a groove 45 for element isolation is formed from the surface of the wafer 41 to the thermal oxide film 43 in order to laterally isolate the element formation region, and thereafter, FIG.
An oxide film 46 is formed on the side surface of the groove 45 as shown in FIG. Finally,
The trench 45 is filled with a polycrystalline silicon film 46 or the like, and if necessary, the surface is flattened to obtain a dielectric isolation type semiconductor substrate.

この直接接着を利用した方法は、厚くて良質の単結晶
シリコン層を素子を形成する部分として得ることがで
き、また多結晶シリコンを厚く堆積する必要がないので
の基板の反りが比較的少ない等の利点を有する。According to the method using direct bonding, a thick and high-quality single-crystal silicon layer can be obtained as a portion for forming an element, and the warpage of the substrate is relatively small because it is not necessary to deposit polycrystalline silicon thickly. Has the advantage of

しかしながら、この種の方法にあっては次のような問
題があった。即ち、直接接着において２枚のウェハは熱
処理によって一体化されるが、熱処理後室温に戻る際に
シリコンと酸化膜との熱収縮差により両者に応力が発生
する。シリコンの方が酸化膜よりも熱収縮率が大きいの
で、室温においてシリコンには引張り応力が働き縮もう
としている。また、酸化膜には圧縮応力が働き伸びよう
としている。However, this type of method has the following problems. That is, two wafers are integrated by heat treatment in direct bonding, but when returning to room temperature after the heat treatment, stress is generated in both due to a difference in thermal contraction between the silicon and the oxide film. Since silicon has a higher heat shrinkage than an oxide film, tensile stress acts on silicon at room temperature to shrink. In addition, a compressive stress acts on the oxide film to expand the film.

第５図は研磨工程まで済んだ基板の断面図で、一点鎖
線は断面上下方向の中心線を示している。この図で明ら
かなように研磨の結果、素子形成用ウェハ41と台ウェハ
42とを分離している酸化膜43は中心より上にある。そし
て、この酸化膜43は伸びようとしているので、基板は研
磨したウェハ41側、即ち上側が凸に反る。この反りは、
１枚のウェハの片面に熱酸化膜を形成したときと同じく
熱収縮差による弾性変形で、酸化膜が非対称の位置にあ
る限り避けられないものである。このような基板の反り
は、ウェハの大口径化や素子の微細化が進むに連れてPE
P工程等に支障を来たし、従って解決すべき大きな問題
である。FIG. 5 is a cross-sectional view of the substrate after the polishing step, and the dashed line indicates the center line in the vertical direction of the cross section. As is clear from this figure, as a result of the polishing, the device forming wafer 41 and the base wafer
An oxide film 43 that separates 42 from the center is above the center. Since the oxide film 43 is about to grow, the substrate warps convexly on the polished wafer 41 side, that is, on the upper side. This warpage is
Similar to the case where a thermal oxide film is formed on one surface of a single wafer, the elastic deformation due to the difference in thermal shrinkage is inevitable as long as the oxide film is at an asymmetric position. Such substrate warpage is caused by increasing the diameter of wafers and miniaturization of devices as PE
This is a major problem that has hindered the P process, etc., and therefore needs to be solved.

一方、前記素子分離用溝の形成は、サイドエッチング
なく溝のパターンを制御し易い異方性エッチングと呼ば
れる方法で行われている。この溝形成工程を第６図を参
照して説明する。前記第４図（ｂ）に示す工程ののち、
第６図（ａ）に示す如く、シリコンウェハ41の上面（基
板表面）にエッチングマスクとなる酸化膜52を形成す
る。このとき、シリコンウェハ42の下面（基板裏面）に
も酸化膜51が形成される。次いで、第６図（ｂ）に示す
如く、酸化膜52上にレジスト53を塗布しパターニングを
行い、同図（ｃ）に示す如くレジスト53をマスクにして
酸化膜52を弗酸等でエッチングし、酸化膜52の溝を掘る
部分を開口する。次いで、第６図（ｄ）に示す如く、酸
化膜52をマスクとして、異方性エッチングによりシリコ
ンウェハ41に溝45を形成する。On the other hand, the formation of the element isolation groove is performed by a method called anisotropic etching in which the pattern of the groove is easily controlled without side etching. This groove forming step will be described with reference to FIG. After the step shown in FIG. 4 (b),
As shown in FIG. 6A, an oxide film 52 serving as an etching mask is formed on the upper surface (substrate surface) of the silicon wafer 41. At this time, an oxide film 51 is also formed on the lower surface (substrate rear surface) of the silicon wafer 42. Next, as shown in FIG. 6 (b), a resist 53 is applied on the oxide film 52 and patterned, and as shown in FIG. 6 (c), the oxide film 52 is etched with hydrofluoric acid or the like using the resist 53 as a mask. Then, a portion where the groove of the oxide film 52 is dug is opened. Next, as shown in FIG. 6D, a groove 45 is formed in the silicon wafer 41 by anisotropic etching using the oxide film 52 as a mask.

以上の工程で問題となるのは、第６図（ｂ）から同図
（ｃ）における工程でマスク酸化膜52を開口する際に、
裏面の酸化膜51がなくならないようにすることである。
裏面に酸化膜51がないと溝エッチングの際に基板の裏面
がエッチングされてしまう。従って従来は、マスク酸化
膜52を弗酸等でエッチングして開口する時に、基板裏面
の保護を必要としていた。この保護は、例えば基板裏面
にワックスで耐酸性の板を張付ける等して行っていた。The problem in the above steps is that when the mask oxide film 52 is opened in the steps shown in FIGS.
This is to prevent the oxide film 51 on the back surface from being lost.
If there is no oxide film 51 on the back surface, the back surface of the substrate will be etched during groove etching. Therefore, conventionally, when the mask oxide film 52 is opened by etching with hydrofluoric acid or the like, it is necessary to protect the back surface of the substrate. This protection has been performed by, for example, attaching an acid-resistant plate with wax to the back surface of the substrate.

しかしながら、ワックスで板を張付ける工程は、板を
張付ける以外に板を剥がす工程，ワックスを除去する工
程を必要とし、多大の時間とコストを必要としていた。
さらに、ワックスがウェハや装置の汚染の原因となる問
題もあった。However, the step of attaching a board with wax requires a step of removing the board and a step of removing the wax in addition to attaching the board, which requires a great deal of time and cost.
Further, there is another problem that the wax causes contamination of the wafer and the apparatus.

（発明が解決しようとする問題点） このように従来、２枚のシリコンウェハを酸化膜を介
して直接接着した半導体基板においては、また、素子形
成に供される側のウェハに素子分離用の溝を形成する際
に基板の裏面側がエッチングされる虞れがあり、これを
防止するには基板裏面側にワックスで板を張付ける等の
面倒な工程が必要となった。(Problems to be Solved by the Invention) As described above, conventionally, in a semiconductor substrate in which two silicon wafers are directly bonded via an oxide film, a wafer for device formation is also provided on a wafer provided for device formation. When the grooves are formed, the back surface of the substrate may be etched. To prevent this, a complicated process such as attaching a plate to the back surface of the substrate with wax is required.

本発明は上記事情を考慮してなされたもので、その目
的とするところは、素子分離用溝形成時における裏面の
エッチングを防止することができ、且つ裏面にワックス
で板を張付ける等の面倒な工程を不要とし、工程の複雑
化を招くことなく裏面保護を行い得る誘電体分離型半導
体基板及びその製造方法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to prevent etching of the back surface at the time of forming an element isolation groove, and to troublesome such as attaching a plate to the back surface with wax. It is an object of the present invention to provide a dielectrically separated semiconductor substrate and a method of manufacturing the same, which can protect the back surface without requiring complicated steps and without complicating the steps.

［発明の構成］ （問題点を解決するための手段） 本発明は、酸化膜を介して直接接着されて一体化され
た、第１のシリコンウェハとこれより厚い第２のシリコ
ンウェハとを備えた誘電体分離型半導体基板であって、
前記第２のシリコンウェハの表面に保護用酸化膜が形成
されていることを特徴とする。[Structure of the Invention] (Means for Solving the Problems) The present invention includes a first silicon wafer and a second silicon wafer thicker than the first silicon wafer which are directly bonded and integrated via an oxide film. A dielectrically separated semiconductor substrate,
A protection oxide film is formed on a surface of the second silicon wafer.

また本発明は、上記誘電体分離型半導体基板の製造方
法において、第１のシリコンウェハの表面に熱酸化膜を
形成する工程と、前記熱酸化膜が形成された第１のシリ
コンウェハに第２のシリコンウェハを接触させ熱処理し
て前記第１及び第２のシリコンウェハを接着すると共に
前記第２のシリコンウェハの表面に保護用酸化膜を形成
する工程と、前記第１のシリコンウェハを前記第２のシ
リコンウェハ接着面と反対側からエッチングしてウェハ
厚みを薄くする工程とを備えたことを特徴とする。Further, according to the present invention, in the method for manufacturing a dielectric isolation type semiconductor substrate, a step of forming a thermal oxide film on a surface of the first silicon wafer; Contacting and heat-treating the first silicon wafer to bond the first and second silicon wafers and forming a protective oxide film on the surface of the second silicon wafer; 2) etching from the side opposite to the silicon wafer bonding surface to reduce the wafer thickness.

（作 用） 本発明によれば、２枚のシリコンウェハの接着を酸化
性雰囲気中で行うことにより、特別に酸化工程を要する
ことなく基板の裏面側に酸化膜を形成することができ
る。そして、この酸化膜を溝エッチング時の保護膜とし
て用いれば、溝エッチングにおける基板裏面のエッチン
グを防止することが可能となる。(Operation) According to the present invention, by bonding two silicon wafers in an oxidizing atmosphere, an oxide film can be formed on the back surface side of the substrate without a special oxidation step. If this oxide film is used as a protective film at the time of groove etching, it becomes possible to prevent the etching of the back surface of the substrate in the groove etching.

（実施例） まず、実施例を説明する前に本発明の基本原理につい
て説明する。(Example) First, before describing an example, a basic principle of the present invention will be described.

本発明者等は、表面を熱酸化したウェハと酸化してい
ないウェハとを直接接着し、外側の酸化膜を除去して第
３図（ａ）に示す構造を持つ基板を作成した。ここで、
11,12はシリコンウェハ、13は熱酸化膜であり、11,13の
界面は熱酸化による界面、12,13の界面は直接接着によ
る界面である。この構造においては、上下対称にも拘ら
ず図で上側、即ち熱酸化したウェハ11側が凹に反ること
を見出した。The present inventors directly bonded a wafer whose surface was thermally oxidized to a wafer which was not oxidized, and removed an outer oxide film to prepare a substrate having a structure shown in FIG. 3 (a). here,
11, 12 are silicon wafers, 13 is a thermal oxide film, the interface of 11, 13 is an interface by thermal oxidation, and the interface of 12, 13 is an interface by direct bonding. In this structure, it has been found that the upper side in the figure, that is, the thermally oxidized wafer 11 side warps in a concave manner despite the vertical symmetry.

基板が反る理由は以下のように考えられる。前述した
ように酸化膜とシリコンには、直接接着後熱収縮差によ
り応力が発生する。直接接着界面では接着熱処理中に滑
りが起こる等して応力が緩和されるが、熱酸化界面では
応力の緩和はない。従って、熱酸化したウェハ11にはよ
り強い引張り応力が働きより強く縮もうとする。その結
果、ウェハ11側が凹に反ることになる。The reason why the substrate is warped is considered as follows. As described above, stress is generated between the oxide film and silicon due to the difference in thermal shrinkage after direct bonding. At the direct bonding interface, stress is relieved due to slippage during bonding heat treatment, but at the thermal oxidation interface, stress is not relieved. Therefore, a stronger tensile stress acts on the thermally oxidized wafer 11, and the wafer 11 tends to contract more strongly. As a result, the wafer 11 side is warped concavely.

また、上記の基板を第３図（ｂ）に示す如くウェハ11
側を研磨して薄くすると、前記第５図を用いて説明した
ように薄くした方が凸に反るような力が働く。しかし、
本構造では、研磨前にウェハ11側が凹に反っているた
め、反りが相殺され、その結果研磨後の反りが小さくな
る。つまり、ウェハ厚みの差による凸状の反りと界面の
違いによる凹状の反りとを相殺させることにより、基板
の反りを極めて小さくすることができる。Further, as shown in FIG.
When the side is polished and thinned, as described with reference to FIG. 5, the thinner side exerts a force that warps convexly. But,
In this structure, since the wafer 11 is warped concavely before polishing, the warpage is canceled out, and as a result, the warpage after polishing is reduced. That is, the warpage of the substrate can be extremely reduced by canceling out the convex warpage due to the difference in the wafer thickness and the concave warpage due to the difference in the interface.

なお、直接接着後の熱収縮差による応力は、酸化膜が
一旦柔らかくなるから生じるものであり、酸化膜が軟ら
かくなる温度（950℃）以下で熱処理した場合には、反
りの発生はない。しかしながら、直接接着を十分で且つ
良好なものとするには、熱処理温度を高くした方が望ま
しく、熱収縮差による反りの問題が発生するのである。The stress due to the difference in heat shrinkage after the direct bonding is generated because the oxide film is once softened. When the heat treatment is performed at a temperature (950 ° C.) or lower at which the oxide film is softened, no warpage occurs. However, in order to make the direct bonding sufficient and satisfactory, it is desirable to increase the heat treatment temperature, which causes a problem of warpage due to a difference in heat shrinkage.

また、溝エッチングにおける基板裏面側のエッチング
を防止するには、第１のシリコンウェハの代りに第２の
シリコンウェハの裏面を熱酸化して、これらを直接接着
すればよい。この場合、基板裏面側に酸化膜が形成され
ることになるので、これをエッチング保護膜として用い
ることが可能である。しかしながら、この方法では反り
の問題は解決されないばかりか、上述した理由からより
大きな反りが発生する。そこで本発明では、ウェハの接
着における熱処理を酸化性雰囲気で行うことにより、第
２のシリコンウェハの表面に酸化膜を形成し、これを裏
面エッチングの保護膜として用いることを可能としてい
る。In order to prevent the etching of the back surface of the substrate in the groove etching, the back surface of the second silicon wafer may be thermally oxidized instead of the first silicon wafer, and these may be directly bonded. In this case, since an oxide film is formed on the back surface of the substrate, it can be used as an etching protection film. However, this method does not solve the problem of warpage, but also causes a larger warpage for the reasons described above. Therefore, in the present invention, by performing the heat treatment in bonding the wafers in an oxidizing atmosphere, it is possible to form an oxide film on the surface of the second silicon wafer and use this as a protective film for back surface etching.

以下、本発明の一実施例を図面を参照して説明する。 Hereinafter, an embodiment of the present invention will be described with reference to the drawings.

第１図は本発明の参考例に係わる誘電体分離型半導体
基板の製造工程を示す断面図である。まず、第１図
（ａ）に示す如く、片面を鏡面研磨したｎ型の第１及び
第２のシリコンウェハ11,12を各々20枚用意した。それ
ぞれのウェハは全く同じものであり、比抵抗は20Ωcm,
厚さは500μm,面方位は（100）面である。FIG. 1 is a sectional view showing a manufacturing process of a dielectric isolation type semiconductor substrate according to a reference example of the present invention. First, as shown in FIG. 1A, 20 n-type first and second silicon wafers 11 and 12 each having one surface mirror-polished were prepared. Each wafer is exactly the same, the specific resistance is 20Ωcm,
The thickness is 500 μm and the plane orientation is (100) plane.

次いで、第１図（ｂ）に示す如く、将来研磨される第
１のシリコンウェハ11を熱処理して、該ウェハ11の表面
に熱酸化膜13,14を１μｍ形成した。ここで、熱酸化膜1
3は鏡面研磨した面に形成され、熱酸化膜14はその反対
側面に形成されたものである。Next, as shown in FIG. 1B, the first silicon wafer 11 to be polished in the future was subjected to a heat treatment to form thermal oxide films 13 and 14 μm on the surface of the wafer 11. Here, thermal oxide film 1
Reference numeral 3 denotes a mirror-polished surface, and the thermal oxide film 14 is formed on the opposite side.

次いで、第１図（ｃ）に示す如く、両ウェハ11,12を
クリーンな雰囲気下で鏡面同士を張合わせ、1100℃で１
時間熱処理を行い、これらを直接接着した。その後、外
側にある酸化膜14を除去したのち、基板の反りを測定し
た。次いで、第１図（ｄ）に示す如く、酸化した方のウ
ェハ11を残り厚さ50μｍとなるまで研磨し、再び基板の
反りを測定した。Next, as shown in FIG. 1 (c), the two wafers 11 and 12 were bonded together in a clean atmosphere with their mirror surfaces adhered to each other at 1100.degree.
Heat treatment was performed for a time, and these were directly bonded. Then, after removing the oxide film 14 on the outside, the warpage of the substrate was measured. Next, as shown in FIG. 1 (d), the oxidized wafer 11 was polished until the remaining thickness became 50 μm, and the warpage of the substrate was measured again.

次いで、第１図（ｅ）に示す如く異方性エッチングで
素子分離用の溝15を形成したのち、同図（ｆ）に示す如
く溝15の側面を含む基板表面に素子分離用酸化膜16を形
成した。その後、第１図（ｇ）に示す如く、基板表面に
多結晶シリコン膜17を堆積して溝15を埋込み、さらに表
面を平坦化することにより誘電体分離型半導体基板を完
成した。また、この状態における基板の反りも測定し
た。Next, as shown in FIG. 1 (e), an element isolating groove 15 is formed by anisotropic etching, and as shown in FIG. 1 (f), an element isolating oxide film 16 is formed on the surface of the substrate including the side surface of the groove 15. Was formed. Thereafter, as shown in FIG. 1 (g), a polycrystalline silicon film 17 was deposited on the substrate surface to fill the groove 15, and the surface was flattened to complete a dielectric isolation type semiconductor substrate. Further, the warpage of the substrate in this state was also measured.

一方、比較のために両方のウェハ11,12を接着前に共
に酸化した以外は同様にして誘電体分離型半導体基板を
作成し、同様に反りを測定した。その結果、実施例と比
較例の各工程における反りは下記表の通りであった。な
お、この表でウェハ11側が凸の場合の反りを正、凹の場
合の反りを負で表わし、単位はμｍとした。On the other hand, for comparison, a dielectrically separated semiconductor substrate was prepared in the same manner except that both wafers 11 and 12 were oxidized before bonding, and the warpage was measured in the same manner. As a result, the warpage in each step of the example and the comparative example was as shown in the following table. In this table, the warp when the wafer 11 side is convex is represented by positive, and when the wafer 11 side is concave is represented by negative, the unit is μm.

かくして本実施例方法によれば、最終的に素子を形成
する厚さの薄い方のウェハ11側に熱酸化膜13を形成する
ことにより、酸化膜位置の非対称性による応力と界面の
違いによる応力とを緩和することができ、基板の反りを
大幅に低減することができる。このため、基板の大口径
化や素子の微細化等が可能となり、その有用性は絶大で
ある。 Thus, according to the method of the present embodiment, by forming the thermal oxide film 13 on the thinner wafer 11 side on which the elements are finally formed, the stress due to the asymmetry of the oxide film position and the stress due to the difference in the interface And warpage of the substrate can be greatly reduced. For this reason, it is possible to increase the diameter of the substrate, miniaturize the element, and the like, and its usefulness is enormous.

第２図は本発明の実施例方法を説明するための工程断
面図である。なお、第１図と同一部分には同一符号を付
して、その詳しい説明は省略する。FIG. 2 is a process sectional view for explaining the embodiment method of the present invention. The same parts as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof will be omitted.

この実施例は先に説明した参考例に加え、素子分離用
溝形成工程の改良をはかったものである。即ち、前記第
１図（ｂ）に示す工程ののち、２枚のウェハ11,12を直
接接着するに際し、これらを張合わせたのち水蒸気雰囲
気中1100℃で３時間加熱処理した。これにより、２枚の
ウェハ11,12は熱酸化膜13を介して接着されると共に、
第２図（ａ）に示す如くウェハ12の表面（基板裏面）に
も酸化膜21が1.1μｍ形成された。This embodiment is an improvement of the element isolation groove forming step in addition to the reference example described above. That is, after the step shown in FIG. 1 (b), when the two wafers 11 and 12 were directly bonded, they were bonded and then heat-treated at 1100 ° C. for 3 hours in a steam atmosphere. Thereby, the two wafers 11 and 12 are bonded via the thermal oxide film 13 and
As shown in FIG. 2 (a), an oxide film 21 was also formed on the front surface (substrate back surface) of the wafer 12 at 1.1 μm.

次いで、第２図（ｂ）に示す如くウェハ11を研磨した
のち、同図（ｃ）に示す如くウェハ11の表面（基板表
面）にマスク酸化膜22を形成した。このとき、酸化膜22
の厚みは5000Åとし、特別に基板裏面の保護は行わなか
った。その後、第２図（ｄ）に示す如く、酸化膜22上に
レジスト23を塗布し、該レジストをパターニングして溝
エッチング用のマスクを形成した。Next, after the wafer 11 was polished as shown in FIG. 2 (b), a mask oxide film 22 was formed on the surface (substrate surface) of the wafer 11 as shown in FIG. 2 (c). At this time, the oxide film 22
Was 5000 mm thick, and no special protection was provided on the back surface of the substrate. Thereafter, as shown in FIG. 2 (d), a resist 23 was applied on the oxide film 22, and the resist was patterned to form a mask for groove etching.

次いで、第２図（ｅ）に示す如く、レジスト23をマス
クとして酸化膜22をエッチングし、溝形成用の開口を形
成した。このとき、レジスト23で覆われていない基板裏
面側の酸化膜21もエッチングされるが、酸化膜21の厚み
が酸化膜22の厚みよりも十分厚いので、酸化膜22の開口
形成が終了した時点では酸化膜21は膜厚が減るのみで基
板裏面側に十分残ることになる。Next, as shown in FIG. 2 (e), the oxide film 22 was etched using the resist 23 as a mask to form an opening for forming a groove. At this time, the oxide film 21 on the back surface of the substrate which is not covered with the resist 23 is also etched. However, since the thickness of the oxide film 21 is sufficiently larger than the thickness of the oxide film 22, the time when the formation of the opening of the oxide film 22 is completed. In this case, the oxide film 21 remains sufficiently on the back surface of the substrate only by reducing the film thickness.

次いで、レジスト23を除去したのち、第２図（ｆ）に
示す如く、異方性エッチングによりウェハ11をエッチン
グすることにより素子分離用溝15を形成した。これ以降
は、先の実施例と同様に、酸化膜16及び多結晶シリコン
膜17を形成することにより、誘電体分離型半導体基板が
完成することになる。Next, after the resist 23 was removed, as shown in FIG. 2 (f), the wafer 11 was etched by anisotropic etching to form the element isolation grooves 15. Thereafter, as in the previous embodiment, the dielectric isolation type semiconductor substrate is completed by forming the oxide film 16 and the polycrystalline silicon film 17.

かくして本実施例方法によれば、溝エッチングの際に
は、基板裏面側に酸化膜21が残存しているので、ウェハ
12がエッチングされることはない。そしてこの場合、基
板裏面側にワックスで板を張付ける等の面倒な工程も不
要であり、ウェハ11,12の接着を酸化性雰囲気で行うこ
とにより、裏面保護を容易に実現することができる。ま
た、最終的に得られる基板の反りも、先の実施例と同様
に極めて小さくすることができる。Thus, according to the method of the present embodiment, when the trench is etched, the oxide film 21 remains on the back surface of the substrate,
12 will not be etched. In this case, a troublesome step such as attaching a plate to the back surface of the substrate with wax is not required, and the back surface can be easily protected by bonding the wafers 11 and 12 in an oxidizing atmosphere. Further, the warpage of the finally obtained substrate can be extremely reduced as in the previous embodiment.

なお、本発明は上述した各実施例に限定されるもので
はない。例えば、前記２枚のシリコンウェハを接着する
際の熱処理温度は、接着前に第１のウェハ表面に形成し
た熱酸化膜が柔らかくなる温度であればよく、通常は95
0℃以上であればよい。さらに、第１のウェハを研磨し
て薄くする工程は、ウェハ接着後に限るものではなく、
接着後であってもよい。また、マスク酸化膜の厚みはウ
ェハ接着時に形成された基板裏面側の酸化膜の厚みより
も薄いものであればよいが、裏面保護を確実にするため
には、裏面側の酸化膜の厚みの1/2以下にすればよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実施することができる。Note that the present invention is not limited to the above-described embodiments. For example, the heat treatment temperature at the time of bonding the two silicon wafers may be a temperature at which the thermal oxide film formed on the surface of the first wafer before bonding is softened.
The temperature may be 0 ° C. or higher. Furthermore, the step of polishing and thinning the first wafer is not limited to after the wafer is bonded,
It may be after bonding. The thickness of the mask oxide film may be smaller than the thickness of the oxide film on the back surface of the substrate formed at the time of bonding the wafer. However, in order to ensure protection of the back surface, the thickness of the oxide film on the back surface is required. It should be less than 1/2.
In addition, various modifications can be made without departing from the scope of the present invention.

［発明の効果］ 以上詳述したように本発明によれば、基板裏面にワッ
クスで板を張付ける等の特別な工程を要することなく裏
面保護を行うことができ、製造工程の簡略化をはかり得
る等の効果がある。[Effects of the Invention] As described in detail above, according to the present invention, the back surface can be protected without requiring a special process such as attaching a plate to the back surface of the substrate with wax, and the manufacturing process is simplified. There are effects such as gain.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の参考例方法に係わる誘電体分離型半導
体基板の製造工程を示す断面図、第２図は本発明の実施
例方法を説明するための工程断面図、第３図は本発明の
作用を説明するための断面図、第４図乃至第６図はそれ
ぞれ従来の問題点を説明するための断面図である。 11……第１のシリコンウェハ、12……第２のシリコンウ
ェハ、13,14……熱酸化膜、15……素子分離用溝、16…
…素子分離用酸化膜、17……多結晶シリコン膜、21……
保護用酸化膜、22……マスク酸化膜、23……レジスト。FIG. 1 is a cross-sectional view showing a manufacturing process of a dielectric isolation type semiconductor substrate according to a reference example method of the present invention, FIG. 2 is a process cross-sectional view for explaining an example method of the present invention, and FIG. FIGS. 4 to 6 are sectional views for explaining the problems of the related art. 11 ... first silicon wafer, 12 ... second silicon wafer, 13, 14 ... thermal oxide film, 15 ... groove for element isolation, 16 ...
... oxide film for element isolation, 17 ... polycrystalline silicon film, 21 ...
Protective oxide film, 22 mask oxide film, 23 resist.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 福田 潔 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (72)発明者 大橋 弘通 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭62−229855（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Kiyoshi Fukuda 1 Toshiba-cho, Komukai-ku, Kawasaki-shi, Kanagawa Prefecture Inside Toshiba Research Institute, Inc. (72) Inventor Hiromichi Ohashi 1 Toshiba-cho, Komukai-ku, Kawasaki-shi, Kanagawa Address Toshiba Research Institute, Inc. (56) References JP-A-62-229855 (JP, A)

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】第１のシリコンウェハの表面に熱酸化膜を
形成する工程と、前記熱酸化膜が形成された第１のシリ
コンウェハに第２のシリコンウェハを接触させ熱処理し
て前記第１及び第２のシリコンウェハを接着すると共に
前記第２のシリコンウェハの表面に保護用酸化膜を形成
する工程と、前記第１のシリコンウェハを前記第２のシ
リコンウェハ接着面と反対側から研磨してウェハ厚みを
薄くする工程と、前記ウェハ厚みを薄くする工程の後
に、前記第１のシリコンウェハの薄くした表面に前記保
護用酸化膜よりも薄いマスク用酸化膜を形成する工程を
備えたことを特徴とする誘電体分離型半導体基板の製造
方法。A step of forming a thermal oxide film on a surface of the first silicon wafer; and a step of contacting a second silicon wafer with the first silicon wafer on which the thermal oxide film is formed and heat-treating the first silicon wafer. Bonding a second silicon wafer and forming a protective oxide film on the surface of the second silicon wafer; and polishing the first silicon wafer from the side opposite to the surface to which the second silicon wafer is bonded. Reducing the thickness of the wafer, and forming a mask oxide film thinner than the protective oxide film on the thinned surface of the first silicon wafer after the step of reducing the wafer thickness. A method for manufacturing a dielectrically isolated semiconductor substrate, comprising: 【請求項２】前記マスク用酸化膜が、前記保護用酸化膜
の半分以下の膜厚であることを特徴とする請求項１記載
の誘電体分離型半導体基板の製造方法。2. The method according to claim 1, wherein said mask oxide film has a thickness less than or equal to half of said protection oxide film.