JP3011205U - メモリｉｃ用保護回路 - Google Patents

Abstract

(57)【要約】 【目的】 本考案はメモリＩＣ用保護回路に関し、特
に、電源電圧低下時におけるメモリＩＣの誤動作を防止
することを目的とする。 【構成】 本考案によるメモリＩＣ用保護回路は、メモ
リ保護ＩＣ回路(1)とメモリＩＣ(5)との間にスイッチン
グ回路(10)を設け、電源電圧（ＶＣＣ）低下時にメモリ
ＩＣ(5)への電源の供給を停止させ、メモリＩＣ(5)の誤
動作を防止する構成である。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、メモリＩＣ用保護回路に関し、特に、電源電圧低下時におけるメモ リＩＣの誤動作を防止するため、メモリＩＣへの電源電圧の供給を停止するため の新規な改良に関する。

【０００２】

【従来の技術】

従来、用いられていたこの種のメモリＩＣ用保護回路としては、一般に、図２ で示す構成が採用されていた。 すなわち、図２において符号１で示されるものはメモリ保護ＩＣ回路であり、 このメモリ保護ＩＣ回路１には、異常信号２及び所定レベルの電源電圧ＶＣＣ並 びにコンピュータ３からのメモリ制御信号４が入力されている。

【０００３】 前記メモリ保護ＩＣ回路１の出力端子１ａから出力されるチップセレクト信号 である前記メモリ制御信号４は、前記電源電圧ＶＣＣが供給されたメモリＩＣ５ の入力端子５ａに入力されている。

【０００４】 従って、前述の構成において、コンピュータ３からのメモリ制御信号４はメモ リ保護ＩＣ回路１を介してメモリＩＣ５へ送られる。これにより、何らかの異常 が発生した場合には、メモリ保護ＩＣ回路１がこの異常を検出し、メモリ保護Ｉ Ｃ回路１から出力されるメモリ制御信号４が断たれ、メモリＩＣ５が保護される 。

【０００５】

【考案が解決しようとする課題】

従来のメモリＩＣ保護回路は、以上のように構成されていたため、次のような 課題が存在していた。 すなわち、前述の図２の従来構成の場合において電源電圧が低い時は、メモリ 保護ＩＣ回路からのメモリ制御信号のレベルが確定しないため、メモリＩＣが誤 動作することがあり、機器の誤動作になることがあった。

【０００６】 本考案は、以上のような課題を解決するためになされたもので、特に、電源電 圧低下時におけるメモリＩＣの誤動作を防止するため、メモリＩＣへの電源電圧 の供給を停止するようにしたメモリＩＣ用保護回路を提供することを目的とする 。

【０００７】

【課題を解決するための手段】

本考案によるメモリＩＣ用保護回路は、コンピュータから出力されるメモリ制 御信号を、所定の電源電圧が入力されるメモリ保護ＩＣ回路に入力し、前記メモ リ保護ＩＣ回路から出力される前記メモリ制御信号によりメモリＩＣを動作させ るようにしたメモリＩＣ用保護回路において、前記メモリ保護ＩＣ回路からのリ セットバー信号が入力されると共に前記メモリＩＣへの前記電源電圧が入力され たスイッチング回路を有し、前記電源電圧が所定レベル以下の時、前記リセット バー信号はローレベルを出力し、前記スイッチング回路をオフ状態とし、前記メ モリＩＣへの前記電源電圧の供給を停止させるようにした構成である。

【０００８】 さらに詳細には、前記スイッチング回路は、前記リセットバー信号が入力され る第１トランジスタと、前記第１トランジスタ、前記電源電圧及び前記メモリＩ Ｃに接続された第２トランジスタと、からなる構成である。

【０００９】

【作用】

本考案によるメモリＩＣ用保護回路においては、電源電圧が低下した時、リセ ットバー信号は、ローレベル（ＯＶ）を出力するため、スイッチング回路がオフ 状態となり、スイッチング回路の第１トランジスタがオフとなるため第２トラン ジスタもオフとなり、第２トランジスタに供給されている電源電圧はメモリＩＣ に供給されない。そのため、メモリＩＣが作動することがなく、メモリ制御信号 がメモリＩＣに入力されていた場合でも、メモリＩＣの誤動作はなく、機器の誤 動作を防止することができる。

【００１０】

【実施例】

以下、図面と共に本考案によるメモリＩＣ用保護回路の好適な実施例について 詳細に説明する。なお、従来例と同一又は同等部分には同一符号を付して説明す る。 図１において符号１で示されるものはメモリ保護ＩＣ回路であり、このメモリ 保護ＩＣ回路１には、所定レベルの電源電圧ＶＣＣ及びコンピュータ３からのメ モリ制御信号４が入力されている。

【００１１】 前記メモリ保護ＩＣ回路１の第１出力端子１ａから出力されるチップセレクト 信号である前記メモリ制御信号４は、メモリＩＣ５の入力端子５ａに入力されて いる。前記メモリ保護ＩＣ回路１とメモリＩＣ５との間にはスイッチング回路１ ０が設けられており、前記メモリ保護ＩＣ１の第２出力端子１ｂからのリセット バー信号１１は、スイッチング回路１０の第１トランジスタ１２に入力され、こ の第１トランジスタ１２の出力に接続された第２トランジスタ１３には前記電源 電圧ＶＣＣが接続されていると共に、この電源電圧ＶＣＣはこの第２トランジス タ１３を介して前記メモリＩＣ５に供給されている。

【００１２】 次に、前述の構成において、電源電圧ＶＣＣが所定レベル（４.７Ｖ以上の時 ）の時は、メモリ保護ＩＣ回路１のリセットバー信号１１はハイレベル（４.７ Ｖ）を出力するため、スイッチング回路１０の各トランジスタ１２、１３はオン となり、電源電圧ＶＣＣがメモリＩＣ５に供給され、メモリＩＣ５はメモリ制御 信号４を受けて正常動作を行う。

【００１３】 次に、前述の状態において、電源電圧ＶＣＣが所定レベル以下となった時は、 前記リセットバー信号１１はローレベル（０Ｖ）を出力するため、スイッチング 回路１０の各トランジスタ１２、１３はオフとなり、電源電圧ＶＣＣはメモリＩ Ｃ５に供給されず、メモリ制御信号４が入力されたメモリＩＣ５は作動せず、従 来のような誤動作を防ぐことができる。 なお、本考案は、メモリＩＣには特に有効な保護回路であるが、ディジタルＩ Ｃ全般にも適用できることは述べるまでもないことである。

【００１４】

【考案の効果】

本考案によるメモリＩＣ用保護回路は、以上のように構成されているため、次 のような効果を得ることができる。 すなわち、メモリ保護ＩＣ回路に供給される電源電圧が所定レベル以下となっ た場合には、スイッチング回路を介してメモリＩＣへの電源電圧の供給を停止す るため、メモリＩＣの誤動作を停止することができ、機器の誤動作を防止するこ とができる。 また、メモリＩＣの誤動作の防止をするための構成が簡単であるため、この種 の電子回路への応用が容易となる。

【図面の簡単な説明】

【図１】本考案によるメモリＩＣ用保護回路を示すブロ
ック図である。

【図２】従来のメモリＩＣ用保護回路を示すブロック図
である。

【符号の説明】

１ コンピュータ ＶＣＣ 電源電圧 ４ メモリ制御信号 ５ メモリＩＣ １０ スイッチング回路 １１ リセットバー信号 １２ 第１トランジスタ １３ 第２トランジスタ

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 コンピュータ(1)から出力されるメモリ
   制御信号(4)を、所定の電源電圧（ＶＣＣ）が入力され
   るメモリ保護ＩＣ回路(1)に入力し、前記メモリ保護Ｉ
   Ｃ回路(1)から出力される前記メモリ制御信号(4)により
   メモリＩＣ(5)を動作させるようにしたメモリＩＣ用保
   護回路において、前記メモリ保護ＩＣ回路(1)からのリ
   セットバー信号(11)が入力されると共に前記メモリＩＣ
   (5)への前記電源電圧（ＶＣＣ）が入力されたスイッチ
   ング回路(10)を有し、前記電源電圧（ＶＣＣ）が所定レ
   ベル以下の時、前記リセットバー信号(11)はローレベル
   を出力し、前記スイッチング回路(10)をオフ状態とし、
   前記メモリＩＣ(5)への前記電源電圧（ＶＣＣ）の供給
   を停止させるように構成したことを特徴とするメモリＩ
   Ｃ用保護回路。
2. 【請求項２】 前記スイッチング回路(10)は、前記リセ
   ットバー信号(11)が入力される第１トランジスタ(12)
   と、前記第１トランジスタ(12)、前記電源電圧（ＶＣ
   Ｃ）及び前記メモリＩＣ(5)に接続された第２トランジ
   スタ(13)と、からなることを特徴とする請求項１記載の
   メモリＩＣ用保護回路。