JP3011205U - Memory IC protection circuit - Google Patents
Memory IC protection circuitInfo
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Abstract
(57)【要約】
【目的】 本考案はメモリＩＣ用保護回路に関し、特
に、電源電圧低下時におけるメモリＩＣの誤動作を防止
することを目的とする。
【構成】 本考案によるメモリＩＣ用保護回路は、メモ
リ保護ＩＣ回路(1)とメモリＩＣ(5)との間にスイッチン
グ回路(10)を設け、電源電圧（ＶＣＣ）低下時にメモリ
ＩＣ(5)への電源の供給を停止させ、メモリＩＣ(5)の誤
動作を防止する構成である。
(57) [Summary] [Object] The present invention relates to a protection circuit for a memory IC, and particularly to prevent malfunction of the memory IC when the power supply voltage drops. [Structure] The protection circuit for a memory IC according to the present invention is provided with a switching circuit (10) between the memory protection IC circuit (1) and the memory IC (5), and when the power supply voltage (VCC) drops, the memory IC (5). The power supply to the memory IC (5) is stopped to prevent malfunction of the memory IC (5).
Description
【０００１】[0001]
本考案は、メモリＩＣ用保護回路に関し、特に、電源電圧低下時におけるメモ リＩＣの誤動作を防止するため、メモリＩＣへの電源電圧の供給を停止するため の新規な改良に関する。 The present invention relates to a protection circuit for a memory IC, and more particularly to a new improvement for stopping the supply of the power supply voltage to the memory IC in order to prevent the memory IC from malfunctioning when the power supply voltage drops.
【０００２】[0002]
従来、用いられていたこの種のメモリＩＣ用保護回路としては、一般に、図２ で示す構成が採用されていた。 すなわち、図２において符号１で示されるものはメモリ保護ＩＣ回路であり、 このメモリ保護ＩＣ回路１には、異常信号２及び所定レベルの電源電圧ＶＣＣ並 びにコンピュータ３からのメモリ制御信号４が入力されている。 As a protection circuit for a memory IC of this type which has been conventionally used, the configuration shown in FIG. 2 is generally adopted. That is, reference numeral 1 in FIG. 2 is a memory protection IC circuit, and the memory protection IC circuit 1 receives an abnormal signal 2 and a power supply voltage VCC of a predetermined level, and a memory control signal 4 from a computer 3. Has been done.
【０００３】 前記メモリ保護ＩＣ回路１の出力端子１ａから出力されるチップセレクト信号 である前記メモリ制御信号４は、前記電源電圧ＶＣＣが供給されたメモリＩＣ５ の入力端子５ａに入力されている。The memory control signal 4 which is a chip select signal output from the output terminal 1a of the memory protection IC circuit 1 is input to the input terminal 5a of the memory IC5 to which the power supply voltage VCC is supplied.
【０００４】 従って、前述の構成において、コンピュータ３からのメモリ制御信号４はメモ リ保護ＩＣ回路１を介してメモリＩＣ５へ送られる。これにより、何らかの異常 が発生した場合には、メモリ保護ＩＣ回路１がこの異常を検出し、メモリ保護Ｉ Ｃ回路１から出力されるメモリ制御信号４が断たれ、メモリＩＣ５が保護される 。Therefore, in the above-described configuration, the memory control signal 4 from the computer 3 is sent to the memory IC 5 via the memory protection IC circuit 1. As a result, if any abnormality occurs, the memory protection IC circuit 1 detects this abnormality, the memory control signal 4 output from the memory protection IC circuit 1 is cut off, and the memory IC 5 is protected.
【０００５】[0005]
従来のメモリＩＣ保護回路は、以上のように構成されていたため、次のような 課題が存在していた。 すなわち、前述の図２の従来構成の場合において電源電圧が低い時は、メモリ 保護ＩＣ回路からのメモリ制御信号のレベルが確定しないため、メモリＩＣが誤 動作することがあり、機器の誤動作になることがあった。 Since the conventional memory IC protection circuit is configured as described above, there are the following problems. That is, when the power supply voltage is low in the case of the conventional configuration of FIG. 2 described above, the level of the memory control signal from the memory protection IC circuit is not fixed, so that the memory IC may malfunction, resulting in malfunction of the device. There was an occasion.
【０００６】 本考案は、以上のような課題を解決するためになされたもので、特に、電源電 圧低下時におけるメモリＩＣの誤動作を防止するため、メモリＩＣへの電源電圧 の供給を停止するようにしたメモリＩＣ用保護回路を提供することを目的とする 。The present invention has been made to solve the above problems, and in particular, in order to prevent malfunction of the memory IC when the power supply voltage drops, the supply of the power supply voltage to the memory IC is stopped. An object of the present invention is to provide a protection circuit for a memory IC.
【０００７】[0007]
本考案によるメモリＩＣ用保護回路は、コンピュータから出力されるメモリ制 御信号を、所定の電源電圧が入力されるメモリ保護ＩＣ回路に入力し、前記メモ リ保護ＩＣ回路から出力される前記メモリ制御信号によりメモリＩＣを動作させ るようにしたメモリＩＣ用保護回路において、前記メモリ保護ＩＣ回路からのリ セットバー信号が入力されると共に前記メモリＩＣへの前記電源電圧が入力され たスイッチング回路を有し、前記電源電圧が所定レベル以下の時、前記リセット バー信号はローレベルを出力し、前記スイッチング回路をオフ状態とし、前記メ モリＩＣへの前記電源電圧の供給を停止させるようにした構成である。 A memory IC protection circuit according to the present invention inputs a memory control signal output from a computer to a memory protection IC circuit to which a predetermined power supply voltage is input, and outputs the memory control IC circuit from the memory protection IC circuit. A memory IC protection circuit for operating a memory IC by a signal has a switching circuit to which a reset bar signal from the memory protection IC circuit is input and the power supply voltage to the memory IC is input. However, when the power supply voltage is below a predetermined level, the reset bar signal outputs a low level, the switching circuit is turned off, and the supply of the power supply voltage to the memory IC is stopped. is there.
【０００８】 さらに詳細には、前記スイッチング回路は、前記リセットバー信号が入力され る第１トランジスタと、前記第１トランジスタ、前記電源電圧及び前記メモリＩ Ｃに接続された第２トランジスタと、からなる構成である。More specifically, the switching circuit includes a first transistor to which the reset bar signal is input, and a second transistor connected to the first transistor, the power supply voltage and the memory IC. It is a composition.
【０００９】[0009]
本考案によるメモリＩＣ用保護回路においては、電源電圧が低下した時、リセ ットバー信号は、ローレベル（ＯＶ）を出力するため、スイッチング回路がオフ 状態となり、スイッチング回路の第１トランジスタがオフとなるため第２トラン ジスタもオフとなり、第２トランジスタに供給されている電源電圧はメモリＩＣ に供給されない。そのため、メモリＩＣが作動することがなく、メモリ制御信号 がメモリＩＣに入力されていた場合でも、メモリＩＣの誤動作はなく、機器の誤 動作を防止することができる。 In the memory IC protection circuit according to the present invention, when the power supply voltage drops, the reset bar signal outputs a low level (OV), so that the switching circuit is turned off and the first transistor of the switching circuit is turned off. Therefore, the second transistor is also turned off, and the power supply voltage supplied to the second transistor is not supplied to the memory IC. Therefore, even if the memory IC does not operate and the memory control signal is input to the memory IC, there is no malfunction of the memory IC, and malfunction of the device can be prevented.
【００１０】[0010]
以下、図面と共に本考案によるメモリＩＣ用保護回路の好適な実施例について 詳細に説明する。なお、従来例と同一又は同等部分には同一符号を付して説明す る。 図１において符号１で示されるものはメモリ保護ＩＣ回路であり、このメモリ 保護ＩＣ回路１には、所定レベルの電源電圧ＶＣＣ及びコンピュータ３からのメ モリ制御信号４が入力されている。 Hereinafter, a preferred embodiment of a memory IC protection circuit according to the present invention will be described in detail with reference to the drawings. It should be noted that the same or equivalent parts as those of the conventional example are designated by the same reference numerals for description. 1 is a memory protection IC circuit, and the memory protection IC circuit 1 is supplied with a power supply voltage VCC of a predetermined level and a memory control signal 4 from a computer 3.
【００１１】 前記メモリ保護ＩＣ回路１の第１出力端子１ａから出力されるチップセレクト 信号である前記メモリ制御信号４は、メモリＩＣ５の入力端子５ａに入力されて いる。前記メモリ保護ＩＣ回路１とメモリＩＣ５との間にはスイッチング回路１ ０が設けられており、前記メモリ保護ＩＣ１の第２出力端子１ｂからのリセット バー信号１１は、スイッチング回路１０の第１トランジスタ１２に入力され、こ の第１トランジスタ１２の出力に接続された第２トランジスタ１３には前記電源 電圧ＶＣＣが接続されていると共に、この電源電圧ＶＣＣはこの第２トランジス タ１３を介して前記メモリＩＣ５に供給されている。The memory control signal 4, which is a chip select signal output from the first output terminal 1 a of the memory protection IC circuit 1, is input to the input terminal 5 a of the memory IC 5. A switching circuit 10 is provided between the memory protection IC circuit 1 and the memory IC 5, and the reset bar signal 11 from the second output terminal 1b of the memory protection IC 1 receives the first transistor 12 of the switching circuit 10. Is supplied to the second transistor 13 connected to the output of the first transistor 12, and the power supply voltage VCC is connected to the second transistor 13. Is being supplied to.
【００１２】 次に、前述の構成において、電源電圧ＶＣＣが所定レベル（４.７Ｖ以上の時 ）の時は、メモリ保護ＩＣ回路１のリセットバー信号１１はハイレベル（４.７ Ｖ）を出力するため、スイッチング回路１０の各トランジスタ１２、１３はオン となり、電源電圧ＶＣＣがメモリＩＣ５に供給され、メモリＩＣ５はメモリ制御 信号４を受けて正常動作を行う。Next, in the above configuration, when the power supply voltage VCC is at a predetermined level (when it is 4.7 V or more), the reset bar signal 11 of the memory protection IC circuit 1 outputs a high level (4.7 V). Therefore, the transistors 12 and 13 of the switching circuit 10 are turned on, the power supply voltage VCC is supplied to the memory IC 5, and the memory IC 5 receives the memory control signal 4 and performs a normal operation.
【００１３】 次に、前述の状態において、電源電圧ＶＣＣが所定レベル以下となった時は、 前記リセットバー信号１１はローレベル（０Ｖ）を出力するため、スイッチング 回路１０の各トランジスタ１２、１３はオフとなり、電源電圧ＶＣＣはメモリＩ Ｃ５に供給されず、メモリ制御信号４が入力されたメモリＩＣ５は作動せず、従 来のような誤動作を防ぐことができる。 なお、本考案は、メモリＩＣには特に有効な保護回路であるが、ディジタルＩ Ｃ全般にも適用できることは述べるまでもないことである。Next, in the above-mentioned state, when the power supply voltage VCC becomes equal to or lower than a predetermined level, the reset bar signal 11 outputs a low level (0 V), so that the transistors 12 and 13 of the switching circuit 10 are It is turned off, the power supply voltage VCC is not supplied to the memory IC5, the memory IC5 to which the memory control signal 4 is input does not operate, and it is possible to prevent a conventional malfunction. Although the present invention is a particularly effective protection circuit for a memory IC, it goes without saying that it can be applied to all digital ICs.
【００１４】[0014]
本考案によるメモリＩＣ用保護回路は、以上のように構成されているため、次 のような効果を得ることができる。 すなわち、メモリ保護ＩＣ回路に供給される電源電圧が所定レベル以下となっ た場合には、スイッチング回路を介してメモリＩＣへの電源電圧の供給を停止す るため、メモリＩＣの誤動作を停止することができ、機器の誤動作を防止するこ とができる。 また、メモリＩＣの誤動作の防止をするための構成が簡単であるため、この種 の電子回路への応用が容易となる。 Since the memory IC protection circuit according to the present invention is configured as described above, the following effects can be obtained. That is, when the power supply voltage supplied to the memory protection IC circuit becomes lower than a predetermined level, the supply of the power supply voltage to the memory IC is stopped via the switching circuit, so that the malfunction of the memory IC is stopped. It is possible to prevent malfunction of the device. Further, since the structure for preventing the malfunction of the memory IC is simple, the application to this kind of electronic circuit becomes easy.
【図１】本考案によるメモリＩＣ用保護回路を示すブロ
ック図である。FIG. 1 is a block diagram showing a protection circuit for a memory IC according to the present invention.
【図２】従来のメモリＩＣ用保護回路を示すブロック図
である。FIG. 2 is a block diagram showing a conventional protection circuit for a memory IC.
１ コンピュータ ＶＣＣ 電源電圧 ４ メモリ制御信号 ５ メモリＩＣ １０ スイッチング回路 １１ リセットバー信号 １２ 第１トランジスタ １３ 第２トランジスタ 1 Computer VCC Power Supply Voltage 4 Memory Control Signal 5 Memory IC 10 Switching Circuit 11 Reset Bar Signal 12 First Transistor 13 Second Transistor
Claims (2)
制御信号(4)を、所定の電源電圧（ＶＣＣ）が入力され
るメモリ保護ＩＣ回路(1)に入力し、前記メモリ保護Ｉ
Ｃ回路(1)から出力される前記メモリ制御信号(4)により
メモリＩＣ(5)を動作させるようにしたメモリＩＣ用保
護回路において、前記メモリ保護ＩＣ回路(1)からのリ
セットバー信号(11)が入力されると共に前記メモリＩＣ
(5)への前記電源電圧（ＶＣＣ）が入力されたスイッチ
ング回路(10)を有し、前記電源電圧（ＶＣＣ）が所定レ
ベル以下の時、前記リセットバー信号(11)はローレベル
を出力し、前記スイッチング回路(10)をオフ状態とし、
前記メモリＩＣ(5)への前記電源電圧（ＶＣＣ）の供給
を停止させるように構成したことを特徴とするメモリＩ
Ｃ用保護回路。1. A memory protection signal (4) output from a computer (1) is input to a memory protection IC circuit (1) to which a predetermined power supply voltage (VCC) is input, and the memory protection I
In a memory IC protection circuit in which a memory IC (5) is operated by the memory control signal (4) output from a C circuit (1), a reset bar signal (11 ) Is input and the memory IC
It has a switching circuit (10) to which the power supply voltage (VCC) is inputted to (5), and when the power supply voltage (VCC) is below a predetermined level, the reset bar signal (11) outputs a low level. , Turning off the switching circuit (10),
A memory I configured to stop the supply of the power supply voltage (VCC) to the memory IC (5)
C protection circuit.
ットバー信号(11)が入力される第１トランジスタ(12)
と、前記第１トランジスタ(12)、前記電源電圧（ＶＣ
Ｃ）及び前記メモリＩＣ(5)に接続された第２トランジ
スタ(13)と、からなることを特徴とする請求項１記載の
メモリＩＣ用保護回路。2. The switching circuit (10) has a first transistor (12) to which the reset bar signal (11) is input.
And the first transistor (12), the power supply voltage (VC
The protection circuit for a memory IC according to claim 1, characterized in that it comprises C) and a second transistor (13) connected to the memory IC (5).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1994014139U JP3011205U (en) | 1994-11-16 | 1994-11-16 | Memory IC protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1994014139U JP3011205U (en) | 1994-11-16 | 1994-11-16 | Memory IC protection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3011205U true JP3011205U (en) | 1995-05-23 |
Family
ID=43146942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1994014139U Expired - Lifetime JP3011205U (en) | 1994-11-16 | 1994-11-16 | Memory IC protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3011205U (en) |
-
1994
- 1994-11-16 JP JP1994014139U patent/JP3011205U/en not_active Expired - Lifetime
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