JP3002982B2 - コンピュータ・システムにおけるデータのロード方法およびマルチ・チャネル・アーキテクチャ - Google Patents
コンピュータ・システムにおけるデータのロード方法およびマルチ・チャネル・アーキテクチャInfo
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Description
チャネル・アーキテクチャを備えたコンピュータ・シス
テムにおけるメモリ構成に関するものである。
クチャを備えたコンピュータ・システム10の主要構成
が示されている。コンピュータ・システム10には、コ
ンピュータ・システム10を制御するための主コンピュ
ータ20、データ記憶装置30、及び、複数の個別チャ
ネル40AA,...,40ZZが含まれている。複数
の個別チャネル40AA,...,40ZZは各々、個
別チャネル・メモリ50AA,...,50ZZを含ん
でおり、システム・バス60を介して、複数の個別チャ
ネル40AA,...,40ZZを制御するためのコン
トローラ70に接続されている。言うまでもなく、コン
トローラ70は、主コンピュータ20の一部をなすこと
も可能であるが、より分かりやすくするため、本明細書
では、個別素子として表される。
他のコンピュータ・アーキテクチャとの相違は、コンピ
ュータ・システム10のアーキテクチャの場合、他のチ
ャネル40AA,...,40ZZとは独立して、複数
の個別チャネル40AA,...,40ZZの各々が機
能することが可能であるという点である。
0ZZは、それぞれ、個別処理装置を備えることが可能
であり、従って、「情報処理機能( intelligent )」チ
ャネルに相当する。主コンピュータ20は、コンピュー
タ・システム10の「中央処理機能( center intellig
ence)」に相当し、コントローラ70を用いて複数の個
別チャネル40AA,...,40ZZをある程度制御
することが可能である。
周知の任意の記憶装置とすることが可能であるが、ほと
んどの場合、コンピュータ・システム10の「中央記憶
装置」であり、従って、一般に、「分散」チャネル・メ
モリ50AA,...,50ZZより低速ではあるが、
大規模な記憶媒体である。データ記憶装置30は、通
常、ディスク記憶装置であり、一方、チャネル・メモリ
50AA,...,50ZZは、RAM(ランダム・ア
クセス・メモリ)、DRAM(ダイナミック・ランダム
・アクセス・メモリ)、または、SDRAM(同期ダイ
ナミック・ランダム・アクセス・メモリ)といったシリ
コン・メモリとすることが可能である。
ム10には、それぞれのチャネル・メモリが設けられて
いない、複数の個別チャネルを含むことも可能である。
しかし、こうしたチャネルは、マルチ・チャネル・アー
キテクチャにおけるメモリ構成に寄与しないことから、
簡略化のため、本明細書では無視される。
0ZZは、他の装置の入力及び/または出力に接続し、
その装置とのデータの送信・受信を行うことが可能であ
る。しかし、こうした装置は、やはり、マルチ・チャネ
ル・アーキテクチャにおけるメモリ構成に寄与しないこ
とから、簡略化のため、本明細書では無視される。
チャを備えたコンピュータ・システム10のもう1つの
実施態様に関する主要構成が示されている。図1の構成
との違いは、図1における1つ以上の複数の個別チャネ
ル40AA,...,40ZZが、図2の構成では1つ
以上のチャネル・ボード100A,...,100Z上
に物理的に配置することが可能であるという点にある。
図2の実施形態の場合、チャネル・ボード100Aに
は、チャネル40AA,...,40AZが含まれてお
り、チャネル・ボード100Zには、チャネル40Z
A,...,40ZZが含まれている。チャネル40A
A,...,40ZZ及びボート・チャネル100
A,...,100Zの実際の構成は、実際の適用例に
よって決まることは明らかである。
システム・バス60との接続を可能とする各々のチャネ
ル・ボード・バス110A,...,110Zを介して
それぞれのチャネル・ボード100A,...,100
Z内において接続されている。図2の実施形態の場合、
チャネル40AA,...,40AZは、チャネル・ボ
ード100A内においてチャネル・ボード・バス110
Aを介して接続され、さらに、チャネル・ボード・バス
110Aを介してシステム・バス60に対して接続され
ている。チャネル40ZA,...,40ZZは、チャ
ネル・ボード100Z内においてチャネル・ボード・バ
ス110Zを介して接続され、さらに、チャネル・ボー
ド・バス110Zを介してシステム・バス60に対して
接続される。
・ボード・バス110A,...,110Zは、とりわ
け、主コンピュータ20とコントローラ70の間の接続
と比べて、比較的高速のバスとして具体化される。シス
テム・バス60及びチャネル・ボード・バス110
A,...,110Zは、当該技術において既知の適合
する手段によって物理的かつ電気的に分離され、一般
に、コントローラ70によって制御される。
な用途は、ヒューレット・パッカード社のHP8300
0デジタルICテスト・システムのように、例えば、集
積回路(IC)、または、他の電子装置のテストを行う
といったテスト用途にある。典型的なテスト装置は、テ
スタ回路と、ICまたは他の任意の電子装置になりうる
テストを受ける装置( device under test ,DUT)と
を有する。テスタ回路には、一般に、テスト・データで
ある刺激データ・ストリーム( a stream of stimulus
data)を発生してDUTに加えるための信号発生装置、
DUTから刺激データ・ストリームに対する応答を受信
するための信号受信装置、及び、その応答と予測データ
・ストリームの比較を行うための信号分析装置が含まれ
ている。DUTに加えられるテスト・データは、ベクト
ル・データまたはテスト・ベクトルとも呼ばれ、1つ以
上の単一個別ベクトルから構成される。各個別ベクトル
は、所定の時点に、DUTの1つ以上の入力に加えられ
るか、あるいは、DUTによって出力される信号状態を
表すことが可能である。
に従う特定のテスタ・アーキテクチャは、いわゆる、ピ
ン毎のテスタ( tester-per-pin )またはピン毎のテス
ト・プロセッサ・アーキテクチャであり、複数の個別チ
ャネル40AA,...,40ZZの1つがDUTの各
テスト可能なピン毎に設けられている。ピン毎のテスタ
・アーキテクチャは、1回につき1つのDUTだけしか
テストすることができない単一サイト・アーキテクチャ
( mono-site architecture )に適用することもできる
し、あるいは、同時に、並行して、複数のDUTをテス
トすることができる多重サイト・アーキテクチャに利用
することも可能である。
適用するための既知のテスト方法がいくつか存在する。
いわゆる「並行テスト」の場合、DUT入力信号が、D
UTの入力に加えられ、その出力が観測される。デジタ
ルICテスト・システムによるSCANテスト中、DU
T内部における状態の順次変更及び/またはモニタを直
接実施することが可能である。SCANテストを可能に
するDUTは、通常、逐次書き込みまたは読み取りが可
能な特殊記憶装置を必要とする。ボード・テスト中に境
界SCANテストを利用して、ボードのDUTの境界に
おけるある種の状態を直接変更し、モニタする場合が多
い。
ム10のある種の用途では、複数の個別チャネル40A
A,...,40ZZの1つ以上のチャネルが、例え
ば、中断されないことが望ましい順次データからなるデ
ータ・ストリームを供給することが必要とされる可能性
がある。その場合、チャネル・メモリ50A
A,...,50ZZのそれぞれには、例えば、ある一
定量のデータが順次ロードされ、該データは、さらに、
それぞれのチャネルによって、例えば、DUTに対して
再び出力される。明らかに、チャネル・メモリ50A
A,...,50ZZの各ローディング(再ローディン
グ)は、1つのチャネルから供給可能なデータ・ストリ
ームの中断に相当する。しかし、データ記憶装置30か
ら個別チャネル40AA,...,40ZZのチャネル
・メモリ50AA,...,50ZZへのデータの連続
ローディングまたは再ローディングが、データ記憶装置
30とチャネル・メモリ50AA,...,50ZZに
対するアクセス速度の相違のため、一般には不可能であ
ることも明らかである。さらに、主コンピュータ20と
コントローラ70の間の接続は、データ記憶装置30か
らチャネル・メモリ50AA,...,50ZZへのデ
ータ転送における「ボルト・ネック( bottle-neck)」
に相当する場合もあり得る。
ス60が、(所定の時点において)一度に、書き込み目
的と読み取り目的のいずれか一方についてしか利用され
ないようにすることが必要とされる可能性がある。シス
テム・バス60の信号はテスト結果に影響を及ぼす可能
性があるので、このことは、テスト用途におけるノイズ
の要因となるため特に重要になる可能性がある。明らか
に、こうした用途の場合、チャネル・メモリ50A
A,...,50ZZのローディング(または再ローデ
ィング)は、例えば、チャネル40AA,...,40
ZZの処理またはデータ出力のために、連続して、また
は、並行して実施することはできず、また最小限に抑え
ることが望ましい。
A,...,50ZZにデータがロードされる際、主コ
ンピュータ20は、例えば、データ記憶装置30からロ
ードされるべきデータを受信し、コントローラ70に命
じて、個別チャネル・メモリ50AA,...,50Z
Zのローディングを実施させる。従って、チャネル・メ
モリ50AA,...,50ZZの任意の1つからある
データをロードすべき場合、主コンピュータ20は、コ
ントローラ70に命じて、それぞれのチャネル・メモリ
50AA,...,50ZZからの読み取りを実施させ
る。
ICテスト・システムによるSCANテストのようなテ
ストでは、一般に、例えば、SCANテスト・ベクトル
を順次記憶するための大規模な(「深い」)チャネル・
メモリ50AA,...,50ZZが必要とされる。図
1または図2のマルチ・チャネル・アーキテクチャの場
合、プログラム及び/またはそれぞれのデータを記憶す
るための各自のチャネル・メモリ50AA,...,5
0ZZが、複数の個別チャネル40AA,...,40
ZZのそれぞれに設けられている。テスト用途における
ピン毎のテスト・プロセッサ・アーキテクチャの場合、
DUTの各テスト可能なピン毎に、プログラムまたはそ
れぞれのテスト・ベクトルを記憶するための各自のチャ
ネル・メモリ50AA,...,50ZZを設けなけれ
ばならない。しかし、高性能を得るには、高速でアクセ
ス可能な、従って、SRAMまたはSDRAMのような
高価なチャネル・メモリ50AA,...,50ZZが
必要とされるので、一般に、チャネル・メモリ50A
A,...,50ZZに付与されたサイズは、例えば、
効率の良いSCANテストの実施にとって十分な大きさ
ではない。
ル・メモリ50AA,...,50ZZの不十分なサイ
ズの問題を克服するいくつかの既知の解決方法がある。
第1の可能性のある解決方法は、例えば、SCANテス
ト中、チャネル・メモリ50AA,...,50ZZの
それぞれが空になると、チャネル40AA,...,4
0ZZからのデータの流れを中断し、主コンピュータ2
0及びコントローラ70によってデータ記憶装置30か
らデータを再ロードすることである。しかし、チャネル
・メモリ50AA,...,50ZZの再ローディング
は、比較的「低速」であり、従って、ある一定量の時間
を必要とするので、この可能性のある方法は、一般に、
性能面を考慮するとうまくゆかない。
A,...,40ZZの中から、例えば、SCANテス
ト・チャネルのような、各々チャネル40A
A,...,40ZZの他のチャネルに対して大規模な
チャネル・メモリ50AA,...,50ZZを備え
た、少数の専用チャネルを設けることである。しかし、
この解決方法には、例えば、テスト用途に関して、チャ
ネル40AA,...,40ZZの融通性が制限される
とか、あるいは、正確さが低下するといった欠点があ
る。テスタ用途の場合、チャネル40AA,...,4
0ZZは、テスタ・チャネルとして、通常、アダプタ・
ボードを用いてDUTに接続される。従って、テスト・
ピンアウトが異なる、それぞれ異なるDUT毎に、新た
なアダプタ・ボードを設けなければならない。さらに、
テスタ・チャネルとDUTの接続の間におけるアダプタ
・ボードにスイッチ・マトリックスを集中することによ
って、正確さ及び信頼性が制限されることになる。
ム10に専用メモリ・ボードを追加することである。主
コンピュータ20は、例えば、テストの実行といったデ
ータのアプリケーション実行前に、例えば、テストに必
要なSCANテスト・ベクトルといった、必要な全ての
データをこのメモリ・ボードにロードしておく。データ
の使用中、チャネル40A,...,40ZZは、第1
の解決方法と比較して大幅に速い速度で、このメモリ・
ボードからデータの再ローディングを行う。欠点は、専
用メモリ・ボードのコストが追加されることと、再ロー
ド・メカニズムの複雑さが増すことである。
・システムにおけるメモリ構成が、Garry C.Gillette
の:“Tester Takes on VLSI with 264-K vectors behin
d itspin",ELECTRONIC INTERNATIONAL,vol.54,no.22,No
vember 1981,New York,USA,pages 122-127,XP002056405
によって開示されている。テスト毎の中央シーケンサ・
システムは、テスト・サイクル中に、96チャネルの全
てに対して4つのアドレスを送り出す。アドレスは、高
速x及びyメモリ、低速zメモリ、及び、ソース選択メ
モリに送られる。ソース選択メモリは、各テスト・サイ
クル毎に、例えば、メモリXまたはメモリYといった、
どのメモリがピンを駆動するかを制御する。4つのアド
レスは、全てのチャネルに共通である。中央シーケンサ
・マシンにおけるスキャン・テスト中、近接チャネルn
+1またはn−1のメモリを利用して、チャネルnにデ
ータを送り出すことが可能である。しかし、その場合、
4つのアドレス・バスが共通のため、用いられるチャネ
ルn+1またはn−1を別個に利用することはできな
い。
複数の個別チャネル、及び、それぞれのチャネル・メモ
リを有するマルチ・チャネル・アーキテクチャを備えた
コンピュータ・システムにおける改良されたメモリ構成
を提供し、全チャネルのうち既に利用可能なメモリを用
いて、データの分散記憶を行い、チャネル・メモリのサ
イズ、コストを追加することなく、最良の融通性と正確
さで、高性能のICなどのテストを可能にすることを目
的とする。
ャネルがそれぞれのチャネル・メモリを備え、バスによ
って接続されている、マルチ・チャネル・アーキテクチ
ャを備えたコンピュータ・システムに適用される。本発
明によれば、複数の個別チャネルの1つにおけるチャネ
ル・メモリに対するデータ、好ましくは、順次データの
ローディングが、(a)ロードされるべきチャネル・メ
モリにデータをロードすること、(b)チャネル・メモ
リにロードされるべきそれ以上のデータを分散し、複数
の個別チャネルのうちのもう1つのチャネルにおけるも
う1つのチャネル・メモリにロードされるようにするこ
と、(c)バスを介して、複数の個別チャネルのうちの
他の1つのチャネルにおけるチャネル・メモリからロー
ドされるべきチャネル・メモリにデータを再ロードする
ことによって、実施される。
複数の個別チャネル、及び、それぞれのチャネル・メモ
リを備えたマルチ・チャネル・アーキテクチャを提供す
ることが可能になる。個別チャネルは、同じ部品からな
る同じモジュールとして構成することが可能であり、従
って、各チャネルは、任意の用途に用いることができる
し、交換可能であり、特定の用途だけのために特注され
たものではないため、モジュールの製造及び保守が改善
されるだけでなく、チャネルの融通性も大いに増すこと
になる。
他のチャネル・メモリよりも多くのデータをロードすべ
きであるといった、個別チャネル・メモリに対してなさ
れるそれぞれに異なる要求は、本発明によるデータの分
散及び再ローディングを適用することによってバランス
がとられる。このため、個別チャネル・メモリのサイズ
は、制限することが可能であり、おそらく、ある特殊用
途だけにしか必要とされない最大サイズは必要としな
い。これによって再び、メモリのコスト低下、従って、
システム全体のコストが低下する。
ーディングによれば、コンピュータ・システムの中央デ
ータ記憶装置のような中央資源からの直接ローディング
に比べると、ローディング時間が劇的に短縮される。
ルに送り出すために利用できる。これは、とりわけ、一
般に、大量の順次データが少数のチャネルに対してのみ
送り出され、他のチャネルでは、該チャネルに対してほ
んのわずかなデータだけしか必要としない、SCANテ
ストのようなテスト用途において有効である。本発明に
よれば、全チャネルのうち既に利用可能なメモリを用い
て、データの分散記憶を行うことが可能である。この方
法によれば、コストを追加することなく、最良の融通性
と正確さで、高性能のテストが可能になる。
A、...50ZZの1つ以上にデータを記憶するべき
場合、主コンピュータ20は、コントローラ70に命じ
て、それぞれのチャネル・メモリ50AA、...50
ZZのローディングを実行させる。本発明の第1の実施
態様では、好適には、ロードされるべきチャネル・メモ
リ50AA、...50ZZの1つ以上の記憶容量がそ
れぞれのチャネル・メモリにおいて完全にデータをロー
ドするには不十分な場合、主コンピュータ20は、コン
トローラ70に命じて、それぞれのチャネル・メモリに
ある程度までロードさせ、それ以上の(そのそれぞれの
チャネル・メモリにロードされるべき)データを分散し
て、まだある空き記憶容量を保持しているチャネル・メ
モリ50AA、...50ZZのうちの他のチャネル・
メモリに送り込ませる。それぞれのチャネルが、それぞ
れのチャネル・メモリに記憶されておらず、別のチャネ
ルのチャネル・メモリに記憶されているあるデータを必
要とする場合、主コンピュータ20は、コントローラ7
0に命じて、他のチャネルのチャネル・メモリからその
あるデータをそれぞれのチャネルのチャネル・メモリに
再ロードさせる。
べきデータ量がチャネル・メモリ50ACの記憶容量を
超える例の場合、主コンピュータ20は、コントローラ
70に命じて、チャネル・メモリ50ACにある程度ま
でロードさせ、それ以上のデータを分散して、まだ、あ
る空き記憶容量を保持している、例えば、チャネル50
AA及び50ABに送り込ませる。チャネル40AC
が、チャネル・メモリ50ACに記憶されておらず、チ
ャネル・メモリ50AA及び/または50ABに記憶さ
れているあるデータを必要とする場合には、主コンピュ
ータ20が、コントローラ70に命じて、チャネル・メ
モリ50AA及び/または50ABからチャネル40A
Cのチャネル・メモリ50ACに、そのあるデータを再
ロードさせる。
するため、主コンピュータ20は、チャネル・メモリ5
0AA,...,50ZZのローディング状態の制御及
び/またはモニタを行う。主コンピュータ20は、従っ
て、チャネル・メモリ50AA,...,50ZZのロ
ーディング状態及び残りの容量を「知って」おり、ある
チャネルにおいて必要とされるデータを他の1つの(複
数の)チャネルにおける1つの/複数のチャネル・メモ
リに分散することが可能である。
ード100A,...,100Zのうちの1つチャネル
・ボード内においてしか分散されないのが望ましい。こ
れにより再ロードされるべきデータの送信元及び宛先
が、それぞれ、同じチャネル・ボードに配置されるの
で、メモリ構成の高い並行性が得られる。ロードされる
べきそれぞれのデータが各々のチャネル・ボード・バス
110A,...,110Zに適用されるだけであるた
め、それぞれのチャネル・ボード・バス110
A,...,110Zがシステム・バス60から電気的
に分離されている場合、チャネル・ボード100
A,...,100Zの中の1つのチャネル・ボードに
配置された再ロードされるべきチャネル・メモリ50A
A,...,50ZZに、再ロードされるべきデータが
同じ1つのチャネル・ボード100A,...,100
Zに配置されたチャネル・メモリ50AA,...,5
0ZZから再ロードされるようになっている場合、異な
るチャネル・ボード上に配置されたチャネル・メモリ
は、並行して再ロードすることが可能である。
ル・メモリ50AA,...,50ZZの1つからもう
1つのチャネル・メモリにデータを再ロードすべき場
合、再ローディングはいわゆる「書き込みとしての処理
モード」で実行される。再ロードを行うチャネル・メモ
リから再ロードされるべきデータを読み取り、その後、
再ロードされるべきチャネル・メモリにそのデータを書
き込む代わりに、主コンピュータ20は、再ロードされ
るべきチャネル・メモリに対して、書き込みとしての処
理モードに入るように命じる。書き込みとしての処理モ
ードにおいて、システム・バス60及び/またはそれぞ
れのチャネル・ボード・バス110A,...,110
Zにおける読み取りトランザクションは、再ロードされ
るべきチャネル・メモリに対する書き込みトランザクシ
ョンとして処理される。従って、再ロードを行うチャネ
ル・メモリからのデータは、チャネル内またはチャネル
・ボード上の複雑さをあまり増すことなく、再ロードさ
れるべきチャネル・メモリに対して高速で転送すること
が可能になる。バス接続のそれぞれが、既に所定位置に
あり、転送は、コントローラ70によって中央で制御す
ることができるので、チャネル・ボード100
A,...,100Z上、または、チャネル40A
A、...40ZZ内において、特殊な状態の機構また
はダイレクト・メモリ・アクセス(DMA)を必要とし
ない。データの送信元及び宛先、及び、多くのアクセス
を実行する必要のある方法について知っていなければな
らないのは、コントローラ70だけである。コントロー
ラ70は、この情報を主コンピュータ20から受信し、
その後、単独で再ローディングを実施する。
/または50ABからチャネル・メモリ50ACに再ロ
ードされることになる上記例の場合、主コンピュータ2
0は、チャネル・メモリ50ACに対して、書き込みと
しての処理モードに入るように命じる。主コンピュータ
20は、コントローラ70に対して、チャネル・メモリ
50AA及び/または50ABからのデータの読み取り
を命じるので、チャネル・メモリ50AAと50ABの
一方が、読み取りを要求されたデータをシステム・バス
60に送り出す。チャネル・メモリ50ACは、その読
み取りトランザクションを書き込みトランザクションと
して処理し、システム・バス60に送り出される要求さ
れたデータを記憶する。
ロードするチャネルと再ロードされるチャネルとの同期
問題を回避するため、読み取りトランザクションの書き
込みトランザクションとしての処理は、いわゆる「遅延
書き込みモード」で実行するのが望ましい。遅延書き込
みモードの場合、要求されたデータの書き込み開始が、
読み取りトランザクションの開始に対してある程度遅延
させられる。
の一例を示す。チャネル・メモリ50ACがチャネル・
メモリ50ABから再ロードされることになる、上記例
について遅延書き込みモードの説明を行うタイミング図
が示されている。図4には、遅延書き込みモードを実施
するための実施態様が示されている。図4の実施態様
は、チャネル40AA,...,40ZZのそれぞれ、
または、少なくとも、遅延書き込みモードを必要とする
可能性のあるチャネルについて実施可能である。
ックCLKで同期をとる。所定の時間T0において、各
チャネル40iiは、ANDゲート等からなるそれぞれ
のゲート200によって、チャネル信号SEL、読み取
り/書き込み信号RNW、及び、遅延書き込みモード許
可信号DWMEを受信する。そして、それぞれのゲート
200はそのチャネル40iiに関するそれぞれの信号
READを発生し、このチャネル40iiが、システム
・バス60またはそれぞれのチャネル・ボード・バス1
10A,...,110Zに、あるデータを送り出すよ
うに要求されていることを示す。上記例の場合、チャネ
ル40AB(要求されたデータを備える)が、有効チャ
ネル信号SEL、有効読み取り/書き込み信号RNW、
及び、不具になった遅延書き込み許可信号DWMEを受
信し、それぞれのゲート200は、そこから、そのチャ
ネル40ABに関する有効な信号READを発生する。
これによって、チャネル40ABは、チャネル・ボード
・バス110Aを介して、システム・バス60に要求さ
れたデータ信号DATAを送り出す。しかし、内部遅延
時間のため、データ信号DATAは、T0に対する内部
遅延時間TSの経過後、初めて有効になる。
Aを要求する)も、有効チャネル信号SEL及び有効読
み取り/書き込み信号RNWを受信するが、許可された
遅延書き込みモード許可信号DWMEを受信するので、
それぞれのゲート200は、そこからチャネル40AC
に関する有効な信号READを発生しない。しかし、遅
延書き込みモード許可信号DWMEは、チャネル40A
Cに関して許可されるので、チャネル40ACは、AN
Dゲート等のゲート220によって有効チャネル信号S
EL、有効読み取り/書き込み信号RNW、及び、許可
された遅延書き込みモード許可信号DWNEから有効信
号WRTを発生し、そしてこの有効信号WRTが、クロ
ック信号CLKによってクロックされるシフト・レジス
タ230によってサンプルされる。シフト・レジスタ2
30の出力の1つは、マルチプレクサ240によって、
選択信号SELECTの手段を用いて、遅延書き込み信
号DWRTとして選択される。シフト・レジスタ230
のステージのそれぞれにおいて、クロック信号CLKの
追加サイクルだけ、入力信号WRTが遅延させられる。
選択信号SELECTは、シフト・レジスタ230の適
当なステージの出力を選択することによって、発生した
遅延書き込み信号DWRTの遅延を制御する。
書き込み信号DWRTは、さらに、ORゲート等のゲー
ト250によって、ANDゲート等のゲート210の出
力と組み合わせられる。通常の書き込みアクセスに関し
てアクティブになるゲート210の出力と、遅延書き込
みモードの書き込みアクセスに関してアクティブになる
遅延書き込み信号DWRTとを組み合わせることによっ
て、該信号の一方がアクティブの場合にアクティブとな
る内部書き込みアクセス信号WRITEを発生すること
が可能になる。この構成によって、クロック信号CLK
のプログラム可能なサイクル数だけ、T0に対して発生
した信号WRITEを遅延させ、遅延TDを生じさせる
ことが可能になる。チャネル40ACは、次に、チャネ
ル・ボード・バス110Aに送り出されるデータ信号D
ATAの読み取りを開始する。
時間TDと内部遅延時間TSの同期をとることによっ
て、チャネル40ACから有効データ信号DATAを読
み取ることができるという保証が得られるようにする必
要がある。システム・バス60によって伝送を行わなけ
ればならない場合、相応じてプログラムされた遅延値を
変更することによって、1つのチャネル・ボード・バス
からもう1つのチャネル・ボード・バスへのデータ転送
の追加遅延を考慮に入れることが可能である。
図4の実施態様に制限されるものではない。要求された
データDATAを受信するチャネルに関して遅延可能な
信号WRITEを実現する要件を満たすため、相応じ
て、他の論理素子を利用し、接続することも可能であ
る。
テストの実行前に、主コンピュータ20が、チャネル・
ボード100A,...,100Z内の個別チャネル4
0AA,...,40ZZにおけるチャネル・メモリ5
0AA,...,50ZZのそれぞれに、プログラム及
びテスト・ベクトルを記憶する。ダウン・ロード速度
は、主コンピュータ20とコントローラ70との接続の
帯域幅によって決まる。コントローラ70は、(高速)
システム・バス60及びチャネル・ボード・バス110
A,...、110Zを介してチャネル・ボード100
A,...,100Zに接続される。
合、例えば、データ記憶装置30から個別チャネル40
AA,...、40ZZのそれぞれに、テスト・ベクト
ルが順次ダウン・ロードされる。この例の場合、チャネ
ル40AZが、SCANテスト・ベクトルをDUTに送
り込むチャネルであるとすれば、ほとんどの用途におい
て、チャネル40AZは、他の全てのチャネルのほとん
どのデータを必要とし、このため、必要となるデータ量
は、一般に、チャネル40AZにおいて利用可能なメモ
リ・サイズより大きくなる。しかし、他のチャネルは、
テストに必要なデータを記憶するためにそのメモリ全体
を必要とはしない可能性がある。本発明によれば、主コ
ンピュータ20は、従って、チャネル40AZに必要な
データを他のチャネルにおいて利用可能な記憶空間に分
散する。一例として、主コンピュータ20は、チャネル
40AZに必要なデータをチャネル40AAのメモリに
(も)分散する。
Zのチャネル・メモリが空になると、テストは中断さ
れ、コントローラ70がアクティブになる。コントロー
ラ70は、チャネル40AZ、または、例えばそのバス
・インターフェイスを「遅延書き込みモード」にする。
その後、コントローラ70によって、チャネル40AA
のチャネル・メモリのデータが読み取られる。システム
・バス60及びチャネル・ボード・バス110Aにおけ
るチャネル40AAからの読み取りトランザクション
は、チャネル40AZによって書き込みトランザクショ
ンとして処理される。従って、チャネル40AAからの
データが、チャネル内部またはチャネル・ボード上にお
ける複雑さをあまり増すことなく、高速でチャネル40
AZに転送される。
にとりわけ有効である。SCANテスト・ベクトルの送
信元及び宛先は、それぞれ、同じチャネル・ボードに配
置されているので、全てのコピー動作を同時に行うこと
が可能である。
ーディングは、個別チャネル40AA,...,40Z
Zの複数の個別チャネル・メモリに対してほぼ並行して
実行することが可能である。しかし、データの分散は、
各々のチャネル・ボード・バス110A,...,11
0Zにわたって、それぞれのチャネル・ボード100
A,...,100Zのチャネル内において別個に実行
するのが望ましい。
リを備えた並行性及び融通性の高い複数の個別チャネル
を有するマルチ・チャネル・アーキテクチャを備えたコ
ンピュータ・システムにおいて改良されたメモリ構成を
提供でき、全チャネルのうち既に利用可能なメモリを用
いてデータの分散記憶を行うことにより、チャネル・メ
モリのサイズ、コストを追加することなく、最良の融通
性と正確さで、高性能のICなどのテストが可能とな
る。
ンピュータ・システムの主要構成を示す図である。
ンピュータ・システムのもう1つの実施態様の主要構成
を示す図である。
図である。
を示す図である。
Claims (12)
- 【請求項1】 マルチ・チャネル・アーキテクチャを備
えたコンピュータ・システム(10)において、それぞ
れのチャネル・メモリ(50AA,...,50ZZ)
を備え、システム・バス(60)によって接続されてい
る複数の個別チャネル(40AA,...,40ZZ)
の1つのチャネル(40AA)におけるチャネル・メモ
リ(50AA)に、データをロードするための方法であ
って、 (a)ロードされるべき前記チャネル・メモリ(50A
A)にデータをロードするステップと、 (b)前記複数の個別チャネル(40AB,...,4
0ZZ)のうちの他のチャネルにおける他のチャネル・
メモリ(50AB,...,50ZZ)にロードされる
ように、前記チャネル・メモリ(50AA)にロードさ
れるべきそれ以上のデータを分散するステップと、 (c)前記システム・バス(60)を介して、前記複数
の個別チャネル(40AB,...,40ZZ)のうち
の他のチャネルにおける前記チャネル・メモリ(50A
B,...,50ZZ)から前記ロードされるべきチャ
ネル・メモリ(50AA)に当該データを再ロードする
ステップとが含まれているデータのロード方法。 - 【請求項2】 前記ステップ(b)は、前記複数の個別
チャネル(40AB,...,40ZZ)のうちの他の
チャネルにおける前記複数の他のチャネル・メモリ(5
0AB,...,50ZZ)にロードされるように、前
記チャネル・メモリ(50AA)にロードされるべきそ
れ以上のデータを分散するステップを含み、 前記ステップ(c)は、前記複数の個別チャネル(40
AB,...,40ZZ)のうちの他のチャネルにおけ
る前記複数のチャネル・メモリ(50AB,...,5
0ZZ)から前記ロードされるべきチャネル・メモリ
(50AA)に当該データを再ロードするステップを含
むことを特徴とする、請求項1に記載のデータのロード
方法。 - 【請求項3】 前記ロードされるべきチャネル・メモリ
(50AA)が、その前記チャネル・メモリ(50A
A)に記憶されていない所定のデータを必要とする場合
に、ステップ(c)が実行されることを特徴とする、請
求項1または2に記載のデータのロード方法。 - 【請求項4】 さらに、前記複数のチャネル・メモリ
(50AA,...,ZZ)の記憶容量をモニタするス
テップが含まれていることを特徴とする、請求項1また
は2に記載のデータのロード方法。 - 【請求項5】 前記ステップ(c)に、 (c1)前記ロードされるべきチャネル・メモリ(50
AA)に命じて、前記システム・バス(60)における
読み取りトランザクションを書き込みトランザクション
として処理させるステップと、 (c2)前記複数の個別チャネル(40AB,...,
40ZZ)のうちの他のチャネルにおける前記チャネル
・メモリ(50AB,...,50ZZ)から、前記チ
ャネル・メモリ(50AA)に前記ロードされるべきデ
ータを読み取ることによって、前記システム・バス(6
0)における読み取りトランザクションを開始し、これ
によって、前記ロードされるべきチャネル・メモリ(5
0AA)が、前記読み取りトランザクションを書き込み
トランザクションとして処理し、前記システム・バス
(60)において給与される当該データを記憶するよう
にするステップとが含まれていることを特徴とする、請
求項1または2に記載のデータのロード方法。 - 【請求項6】 前記システム・バス(60)において給
与されるデータの記憶開始は、前記読み取りトランザク
ションの開始に対してある程度遅延させられることを特
徴とする、請求項5に記載のデータのロード方法。 - 【請求項7】 前記複数の個別チャネル(40A
B,...,40ZZ)のうちの1つ以上が、1つ以上
のチャネル構成(100A,...,100Z)に合わ
せて配置され、前記ステップ(b)は、同じ前記チャネ
ル構成(100A)上に配置された前記複数の個別チャ
ネル(40AB,...,40AZ)のうちの他のチャ
ネルにおける他の前記チャネル・メモリ(50A
B,...,50AZ)にロードされるように、前記チ
ャネル・メモリ(50AA)にロードされるべきそれ以
上のデータを分散するステップを含むことを特徴とす
る、請求項1または2に記載のデータのロード方法。 - 【請求項8】 前記ロードされるべきチャネル・メモリ
(50AA)の記憶容量が、そのチャネル・メモリ(5
0AA)において完全にデータをロードするのに十分で
はない場合に、前記ステップ(b)及び(c)が実行さ
れることを特徴とする、請求項1または2に記載のデー
タのロード方法。 - 【請求項9】 マルチ・チャネル・アーキテクチャ(1
0)を制御するための主コンピュータ(20、70)
と、それぞれのチャネル・メモリ(50AA,...,
50ZZ)を備えた複数の各々の個別チャネル(40A
A,...,40ZZ)と、前記複数の個別チャネル
(40AA,...,40ZZ)と前記主コンピュータ
(20、70)を接続するためのシステム・バス(6
0)とを含む前記マルチ・チャネル・アーキテクチャ
(10)であって、さらに、 前記ロードされるべきチャネル・メモリ(50AA)に
データをロードする手段と、 前記複数の個別チャネル(40AB,...,40Z
Z)のうちの他のチャネルにおける他のチャネル・メモ
リ(50AB,...,50ZZ)にロードされるよう
に前記チャネル・メモリ(50AA)にロードされるべ
きそれ以上のデータを分散する手段と、 前記システム・バス(60)を介して、前記複数の個別
チャネル(40AB,...,40ZZ)のうちの他の
チャネルにおける前記チャネル・メモリ(50A
B,...,50ZZ)から前記ロードされるべきチャ
ネル・メモリ(50AA)にデータを再ロードする手段
とが含まれているマルチ・チャネル・アーキテクチャ。 - 【請求項10】 さらに、 前記ロードされるべきチャネル・メモリ(50AA)に
命じて、前記システム・バス(60)における読み取り
トランザクションを書き込みトランザクションとして処
理させる手段と、 前記複数の個別チャネル(40AB,...,40Z
Z)のうちの前記他のチャネルにおける前記チャネル・
メモリ(50AB,...,50ZZ)から、前記チャ
ネル・メモリ(50AA)にロードされるべき所定のデ
ータ(DATA)を前記システム・バス(60)で給与
するために、前記システム・バス(60)における読み
取りトランザクションを開始する手段(200)と、 前記読み取りトランザクションを書き込みトランザクシ
ョンとして処理し、前記システム・バス(60)におい
て給与される前記データを記憶するための手段(21
0、220)と、 前記読み取りトランザクションの開始に対して、前記シ
ステム・バス(60)において給与される前記データの
記憶開始をある程度遅延させるための手段(230)と
が含まれていることを特徴とする、請求項9に記載のマ
ルチ・チャネル・アーキテクチャ。 - 【請求項11】 前記チャネル(40AB)が、前記ロ
ードされるべきチャネル・メモリ(50AA)に再ロー
ドされる前記チャネル・メモリ(50AB)の当該チャ
ネル(40AB)に、前記システム・バス(60)上に
前記所定のデータ(DATA)を送り出すことを要求さ
れているか否かを示すための読み取り信号(READ)
を発生する手段(200)を含み、 前記ロードされるべきこのチャネル(40AA)が、前
記ロードされるべきチャネル・メモリ(50AA)の当
該チャネル(40AA)に、前記システム・バス(6
0)から前記所定のデータ(DATA)を書き込むこと
を要求されているか否かを示すための書き込み信号(W
RITE)を同時に発生する手段(210、220、2
30、240、250)を含むことを特徴とする、請求
項9または10に記載のマルチ・チャネル・アーキテク
チャ。 - 【請求項12】 当該マルチ・チャネル・アーキテクチ
ャは、テスト・システム、好適には、ICテスタに用い
られる、請求項9に記載のマルチ・チャネル・アーキテ
クチャ。
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