JP3002982B2 - コンピュータ・システムにおけるデータのロード方法およびマルチ・チャネル・アーキテクチャ - Google Patents
コンピュータ・システムにおけるデータのロード方法およびマルチ・チャネル・アーキテクチャInfo
- Publication number
- JP3002982B2 JP3002982B2 JP10258909A JP25890998A JP3002982B2 JP 3002982 B2 JP3002982 B2 JP 3002982B2 JP 10258909 A JP10258909 A JP 10258909A JP 25890998 A JP25890998 A JP 25890998A JP 3002982 B2 JP3002982 B2 JP 3002982B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- data
- memory
- loaded
- channel memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
- Information Transfer Systems (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、マルチ・
チャネル・アーキテクチャを備えたコンピュータ・シス
テムにおけるメモリ構成に関するものである。
チャネル・アーキテクチャを備えたコンピュータ・シス
テムにおけるメモリ構成に関するものである。
【０００２】
【従来の技術】図１には、マルチ・チャネル・アーキテ
クチャを備えたコンピュータ・システム１０の主要構成
が示されている。コンピュータ・システム１０には、コ
ンピュータ・システム１０を制御するための主コンピュ
ータ２０、データ記憶装置３０、及び、複数の個別チャ
ネル４０ＡＡ，．．．，４０ＺＺが含まれている。複数
の個別チャネル４０ＡＡ，．．．，４０ＺＺは各々、個
別チャネル・メモリ５０ＡＡ，．．．，５０ＺＺを含ん
でおり、システム・バス６０を介して、複数の個別チャ
ネル４０ＡＡ，．．．，４０ＺＺを制御するためのコン
トローラ７０に接続されている。言うまでもなく、コン
トローラ７０は、主コンピュータ２０の一部をなすこと
も可能であるが、より分かりやすくするため、本明細書
では、個別素子として表される。
クチャを備えたコンピュータ・システム１０の主要構成
が示されている。コンピュータ・システム１０には、コ
ンピュータ・システム１０を制御するための主コンピュ
ータ２０、データ記憶装置３０、及び、複数の個別チャ
ネル４０ＡＡ，．．．，４０ＺＺが含まれている。複数
の個別チャネル４０ＡＡ，．．．，４０ＺＺは各々、個
別チャネル・メモリ５０ＡＡ，．．．，５０ＺＺを含ん
でおり、システム・バス６０を介して、複数の個別チャ
ネル４０ＡＡ，．．．，４０ＺＺを制御するためのコン
トローラ７０に接続されている。言うまでもなく、コン
トローラ７０は、主コンピュータ２０の一部をなすこと
も可能であるが、より分かりやすくするため、本明細書
では、個別素子として表される。
【０００３】このマルチ・チャネル・アーキテクチャと
他のコンピュータ・アーキテクチャとの相違は、コンピ
ュータ・システム１０のアーキテクチャの場合、他のチ
ャネル４０ＡＡ，．．．，４０ＺＺとは独立して、複数
の個別チャネル４０ＡＡ，．．．，４０ＺＺの各々が機
能することが可能であるという点である。
他のコンピュータ・アーキテクチャとの相違は、コンピ
ュータ・システム１０のアーキテクチャの場合、他のチ
ャネル４０ＡＡ，．．．，４０ＺＺとは独立して、複数
の個別チャネル４０ＡＡ，．．．，４０ＺＺの各々が機
能することが可能であるという点である。
【０００４】複数の個別チャネル４０ＡＡ，．．．，４
０ＺＺは、それぞれ、個別処理装置を備えることが可能
であり、従って、「情報処理機能( intelligent )」チ
ャネルに相当する。主コンピュータ２０は、コンピュー
タ・システム１０の「中央処理機能（ center intellig
ence）」に相当し、コントローラ７０を用いて複数の個
別チャネル４０ＡＡ，．．．，４０ＺＺをある程度制御
することが可能である。
０ＺＺは、それぞれ、個別処理装置を備えることが可能
であり、従って、「情報処理機能( intelligent )」チ
ャネルに相当する。主コンピュータ２０は、コンピュー
タ・システム１０の「中央処理機能（ center intellig
ence）」に相当し、コントローラ７０を用いて複数の個
別チャネル４０ＡＡ，．．．，４０ＺＺをある程度制御
することが可能である。
【０００５】データ記憶装置３０は、当該技術において
周知の任意の記憶装置とすることが可能であるが、ほと
んどの場合、コンピュータ・システム１０の「中央記憶
装置」であり、従って、一般に、「分散」チャネル・メ
モリ５０ＡＡ，．．．，５０ＺＺより低速ではあるが、
大規模な記憶媒体である。データ記憶装置３０は、通
常、ディスク記憶装置であり、一方、チャネル・メモリ
５０ＡＡ，．．．，５０ＺＺは、ＲＡＭ（ランダム・ア
クセス・メモリ）、ＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）、または、ＳＤＲＡＭ（同期ダイ
ナミック・ランダム・アクセス・メモリ）といったシリ
コン・メモリとすることが可能である。
周知の任意の記憶装置とすることが可能であるが、ほと
んどの場合、コンピュータ・システム１０の「中央記憶
装置」であり、従って、一般に、「分散」チャネル・メ
モリ５０ＡＡ，．．．，５０ＺＺより低速ではあるが、
大規模な記憶媒体である。データ記憶装置３０は、通
常、ディスク記憶装置であり、一方、チャネル・メモリ
５０ＡＡ，．．．，５０ＺＺは、ＲＡＭ（ランダム・ア
クセス・メモリ）、ＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）、または、ＳＤＲＡＭ（同期ダイ
ナミック・ランダム・アクセス・メモリ）といったシリ
コン・メモリとすることが可能である。
【０００６】言うまでもないが、コンピュータ・システ
ム１０には、それぞれのチャネル・メモリが設けられて
いない、複数の個別チャネルを含むことも可能である。
しかし、こうしたチャネルは、マルチ・チャネル・アー
キテクチャにおけるメモリ構成に寄与しないことから、
簡略化のため、本明細書では無視される。
ム１０には、それぞれのチャネル・メモリが設けられて
いない、複数の個別チャネルを含むことも可能である。
しかし、こうしたチャネルは、マルチ・チャネル・アー
キテクチャにおけるメモリ構成に寄与しないことから、
簡略化のため、本明細書では無視される。
【０００７】複数の個別チャネル４０ＡＡ，．．．，４
０ＺＺは、他の装置の入力及び／または出力に接続し、
その装置とのデータの送信・受信を行うことが可能であ
る。しかし、こうした装置は、やはり、マルチ・チャネ
ル・アーキテクチャにおけるメモリ構成に寄与しないこ
とから、簡略化のため、本明細書では無視される。
０ＺＺは、他の装置の入力及び／または出力に接続し、
その装置とのデータの送信・受信を行うことが可能であ
る。しかし、こうした装置は、やはり、マルチ・チャネ
ル・アーキテクチャにおけるメモリ構成に寄与しないこ
とから、簡略化のため、本明細書では無視される。
【０００８】図２には、マルチ・チャネル・アーキテク
チャを備えたコンピュータ・システム１０のもう１つの
実施態様に関する主要構成が示されている。図１の構成
との違いは、図１における１つ以上の複数の個別チャネ
ル４０ＡＡ，．．．，４０ＺＺが、図２の構成では１つ
以上のチャネル・ボード１００Ａ，．．．，１００Ｚ上
に物理的に配置することが可能であるという点にある。
図２の実施形態の場合、チャネル・ボード１００Ａに
は、チャネル４０ＡＡ，．．．，４０ＡＺが含まれてお
り、チャネル・ボード１００Ｚには、チャネル４０Ｚ
Ａ，．．．，４０ＺＺが含まれている。チャネル４０Ａ
Ａ，．．．，４０ＺＺ及びボート・チャネル１００
Ａ，．．．，１００Ｚの実際の構成は、実際の適用例に
よって決まることは明らかである。
チャを備えたコンピュータ・システム１０のもう１つの
実施態様に関する主要構成が示されている。図１の構成
との違いは、図１における１つ以上の複数の個別チャネ
ル４０ＡＡ，．．．，４０ＺＺが、図２の構成では１つ
以上のチャネル・ボード１００Ａ，．．．，１００Ｚ上
に物理的に配置することが可能であるという点にある。
図２の実施形態の場合、チャネル・ボード１００Ａに
は、チャネル４０ＡＡ，．．．，４０ＡＺが含まれてお
り、チャネル・ボード１００Ｚには、チャネル４０Ｚ
Ａ，．．．，４０ＺＺが含まれている。チャネル４０Ａ
Ａ，．．．，４０ＺＺ及びボート・チャネル１００
Ａ，．．．，１００Ｚの実際の構成は、実際の適用例に
よって決まることは明らかである。
【０００９】チャネル４０ＡＡ，．．．，４０ＺＺは、
システム・バス６０との接続を可能とする各々のチャネ
ル・ボード・バス１１０Ａ，．．．，１１０Ｚを介して
それぞれのチャネル・ボード１００Ａ，．．．，１００
Ｚ内において接続されている。図２の実施形態の場合、
チャネル４０ＡＡ，．．．，４０ＡＺは、チャネル・ボ
ード１００Ａ内においてチャネル・ボード・バス１１０
Ａを介して接続され、さらに、チャネル・ボード・バス
１１０Ａを介してシステム・バス６０に対して接続され
ている。チャネル４０ＺＡ，．．．，４０ＺＺは、チャ
ネル・ボード１００Ｚ内においてチャネル・ボード・バ
ス１１０Ｚを介して接続され、さらに、チャネル・ボー
ド・バス１１０Ｚを介してシステム・バス６０に対して
接続される。
システム・バス６０との接続を可能とする各々のチャネ
ル・ボード・バス１１０Ａ，．．．，１１０Ｚを介して
それぞれのチャネル・ボード１００Ａ，．．．，１００
Ｚ内において接続されている。図２の実施形態の場合、
チャネル４０ＡＡ，．．．，４０ＡＺは、チャネル・ボ
ード１００Ａ内においてチャネル・ボード・バス１１０
Ａを介して接続され、さらに、チャネル・ボード・バス
１１０Ａを介してシステム・バス６０に対して接続され
ている。チャネル４０ＺＡ，．．．，４０ＺＺは、チャ
ネル・ボード１００Ｚ内においてチャネル・ボード・バ
ス１１０Ｚを介して接続され、さらに、チャネル・ボー
ド・バス１１０Ｚを介してシステム・バス６０に対して
接続される。
【００１０】一般に、システム・バス６０及びチャネル
・ボード・バス１１０Ａ，．．．，１１０Ｚは、とりわ
け、主コンピュータ２０とコントローラ７０の間の接続
と比べて、比較的高速のバスとして具体化される。シス
テム・バス６０及びチャネル・ボード・バス１１０
Ａ，．．．，１１０Ｚは、当該技術において既知の適合
する手段によって物理的かつ電気的に分離され、一般
に、コントローラ７０によって制御される。
・ボード・バス１１０Ａ，．．．，１１０Ｚは、とりわ
け、主コンピュータ２０とコントローラ７０の間の接続
と比べて、比較的高速のバスとして具体化される。シス
テム・バス６０及びチャネル・ボード・バス１１０
Ａ，．．．，１１０Ｚは、当該技術において既知の適合
する手段によって物理的かつ電気的に分離され、一般
に、コントローラ７０によって制御される。
【００１１】マルチ・チャネル・アーキテクチャの重要
な用途は、ヒューレット・パッカード社のＨＰ８３００
０デジタルＩＣテスト・システムのように、例えば、集
積回路（ＩＣ）、または、他の電子装置のテストを行う
といったテスト用途にある。典型的なテスト装置は、テ
スタ回路と、ＩＣまたは他の任意の電子装置になりうる
テストを受ける装置（ device under test ,ＤＵＴ）と
を有する。テスタ回路には、一般に、テスト・データで
ある刺激データ・ストリーム（ a stream of stimulus
data）を発生してＤＵＴに加えるための信号発生装置、
ＤＵＴから刺激データ・ストリームに対する応答を受信
するための信号受信装置、及び、その応答と予測データ
・ストリームの比較を行うための信号分析装置が含まれ
ている。ＤＵＴに加えられるテスト・データは、ベクト
ル・データまたはテスト・ベクトルとも呼ばれ、１つ以
上の単一個別ベクトルから構成される。各個別ベクトル
は、所定の時点に、ＤＵＴの１つ以上の入力に加えられ
るか、あるいは、ＤＵＴによって出力される信号状態を
表すことが可能である。
な用途は、ヒューレット・パッカード社のＨＰ８３００
０デジタルＩＣテスト・システムのように、例えば、集
積回路（ＩＣ）、または、他の電子装置のテストを行う
といったテスト用途にある。典型的なテスト装置は、テ
スタ回路と、ＩＣまたは他の任意の電子装置になりうる
テストを受ける装置（ device under test ,ＤＵＴ）と
を有する。テスタ回路には、一般に、テスト・データで
ある刺激データ・ストリーム（ a stream of stimulus
data）を発生してＤＵＴに加えるための信号発生装置、
ＤＵＴから刺激データ・ストリームに対する応答を受信
するための信号受信装置、及び、その応答と予測データ
・ストリームの比較を行うための信号分析装置が含まれ
ている。ＤＵＴに加えられるテスト・データは、ベクト
ル・データまたはテスト・ベクトルとも呼ばれ、１つ以
上の単一個別ベクトルから構成される。各個別ベクトル
は、所定の時点に、ＤＵＴの１つ以上の入力に加えられ
るか、あるいは、ＤＵＴによって出力される信号状態を
表すことが可能である。
【００１２】図１のマルチ・チャネル・アーキテクチャ
に従う特定のテスタ・アーキテクチャは、いわゆる、ピ
ン毎のテスタ（ tester-per-pin ）またはピン毎のテス
ト・プロセッサ・アーキテクチャであり、複数の個別チ
ャネル４０ＡＡ，．．．，４０ＺＺの１つがＤＵＴの各
テスト可能なピン毎に設けられている。ピン毎のテスタ
・アーキテクチャは、１回につき１つのＤＵＴだけしか
テストすることができない単一サイト・アーキテクチャ
（ mono-site architecture ）に適用することもできる
し、あるいは、同時に、並行して、複数のＤＵＴをテス
トすることができる多重サイト・アーキテクチャに利用
することも可能である。
に従う特定のテスタ・アーキテクチャは、いわゆる、ピ
ン毎のテスタ（ tester-per-pin ）またはピン毎のテス
ト・プロセッサ・アーキテクチャであり、複数の個別チ
ャネル４０ＡＡ，．．．，４０ＺＺの１つがＤＵＴの各
テスト可能なピン毎に設けられている。ピン毎のテスタ
・アーキテクチャは、１回につき１つのＤＵＴだけしか
テストすることができない単一サイト・アーキテクチャ
（ mono-site architecture ）に適用することもできる
し、あるいは、同時に、並行して、複数のＤＵＴをテス
トすることができる多重サイト・アーキテクチャに利用
することも可能である。
【００１３】当該技術には、ＤＵＴにテスト・データを
適用するための既知のテスト方法がいくつか存在する。
いわゆる「並行テスト」の場合、ＤＵＴ入力信号が、Ｄ
ＵＴの入力に加えられ、その出力が観測される。デジタ
ルＩＣテスト・システムによるＳＣＡＮテスト中、ＤＵ
Ｔ内部における状態の順次変更及び／またはモニタを直
接実施することが可能である。ＳＣＡＮテストを可能に
するＤＵＴは、通常、逐次書き込みまたは読み取りが可
能な特殊記憶装置を必要とする。ボード・テスト中に境
界ＳＣＡＮテストを利用して、ボードのＤＵＴの境界に
おけるある種の状態を直接変更し、モニタする場合が多
い。
適用するための既知のテスト方法がいくつか存在する。
いわゆる「並行テスト」の場合、ＤＵＴ入力信号が、Ｄ
ＵＴの入力に加えられ、その出力が観測される。デジタ
ルＩＣテスト・システムによるＳＣＡＮテスト中、ＤＵ
Ｔ内部における状態の順次変更及び／またはモニタを直
接実施することが可能である。ＳＣＡＮテストを可能に
するＤＵＴは、通常、逐次書き込みまたは読み取りが可
能な特殊記憶装置を必要とする。ボード・テスト中に境
界ＳＣＡＮテストを利用して、ボードのＤＵＴの境界に
おけるある種の状態を直接変更し、モニタする場合が多
い。
【００１４】テスト用途のようなコンピュータ・システ
ム１０のある種の用途では、複数の個別チャネル４０Ａ
Ａ，．．．，４０ＺＺの１つ以上のチャネルが、例え
ば、中断されないことが望ましい順次データからなるデ
ータ・ストリームを供給することが必要とされる可能性
がある。その場合、チャネル・メモリ５０Ａ
Ａ，．．．，５０ＺＺのそれぞれには、例えば、ある一
定量のデータが順次ロードされ、該データは、さらに、
それぞれのチャネルによって、例えば、ＤＵＴに対して
再び出力される。明らかに、チャネル・メモリ５０Ａ
Ａ，．．．，５０ＺＺの各ローディング（再ローディン
グ）は、１つのチャネルから供給可能なデータ・ストリ
ームの中断に相当する。しかし、データ記憶装置３０か
ら個別チャネル４０ＡＡ，．．．，４０ＺＺのチャネル
・メモリ５０ＡＡ，．．．，５０ＺＺへのデータの連続
ローディングまたは再ローディングが、データ記憶装置
３０とチャネル・メモリ５０ＡＡ，．．．，５０ＺＺに
対するアクセス速度の相違のため、一般には不可能であ
ることも明らかである。さらに、主コンピュータ２０と
コントローラ７０の間の接続は、データ記憶装置３０か
らチャネル・メモリ５０ＡＡ，．．．，５０ＺＺへのデ
ータ転送における「ボルト・ネック（ bottle-neck）」
に相当する場合もあり得る。
ム１０のある種の用途では、複数の個別チャネル４０Ａ
Ａ，．．．，４０ＺＺの１つ以上のチャネルが、例え
ば、中断されないことが望ましい順次データからなるデ
ータ・ストリームを供給することが必要とされる可能性
がある。その場合、チャネル・メモリ５０Ａ
Ａ，．．．，５０ＺＺのそれぞれには、例えば、ある一
定量のデータが順次ロードされ、該データは、さらに、
それぞれのチャネルによって、例えば、ＤＵＴに対して
再び出力される。明らかに、チャネル・メモリ５０Ａ
Ａ，．．．，５０ＺＺの各ローディング（再ローディン
グ）は、１つのチャネルから供給可能なデータ・ストリ
ームの中断に相当する。しかし、データ記憶装置３０か
ら個別チャネル４０ＡＡ，．．．，４０ＺＺのチャネル
・メモリ５０ＡＡ，．．．，５０ＺＺへのデータの連続
ローディングまたは再ローディングが、データ記憶装置
３０とチャネル・メモリ５０ＡＡ，．．．，５０ＺＺに
対するアクセス速度の相違のため、一般には不可能であ
ることも明らかである。さらに、主コンピュータ２０と
コントローラ７０の間の接続は、データ記憶装置３０か
らチャネル・メモリ５０ＡＡ，．．．，５０ＺＺへのデ
ータ転送における「ボルト・ネック（ bottle-neck）」
に相当する場合もあり得る。
【００１５】他の用途の場合、（さらに）システム・バ
ス６０が、（所定の時点において）一度に、書き込み目
的と読み取り目的のいずれか一方についてしか利用され
ないようにすることが必要とされる可能性がある。シス
テム・バス６０の信号はテスト結果に影響を及ぼす可能
性があるので、このことは、テスト用途におけるノイズ
の要因となるため特に重要になる可能性がある。明らか
に、こうした用途の場合、チャネル・メモリ５０Ａ
Ａ，．．．，５０ＺＺのローディング（または再ローデ
ィング）は、例えば、チャネル４０ＡＡ，．．．，４０
ＺＺの処理またはデータ出力のために、連続して、また
は、並行して実施することはできず、また最小限に抑え
ることが望ましい。
ス６０が、（所定の時点において）一度に、書き込み目
的と読み取り目的のいずれか一方についてしか利用され
ないようにすることが必要とされる可能性がある。シス
テム・バス６０の信号はテスト結果に影響を及ぼす可能
性があるので、このことは、テスト用途におけるノイズ
の要因となるため特に重要になる可能性がある。明らか
に、こうした用途の場合、チャネル・メモリ５０Ａ
Ａ，．．．，５０ＺＺのローディング（または再ローデ
ィング）は、例えば、チャネル４０ＡＡ，．．．，４０
ＺＺの処理またはデータ出力のために、連続して、また
は、並行して実施することはできず、また最小限に抑え
ることが望ましい。
【００１６】動作時において、チャネル・メモリ５０Ａ
Ａ，．．．，５０ＺＺにデータがロードされる際、主コ
ンピュータ２０は、例えば、データ記憶装置３０からロ
ードされるべきデータを受信し、コントローラ７０に命
じて、個別チャネル・メモリ５０ＡＡ，．．．，５０Ｚ
Ｚのローディングを実施させる。従って、チャネル・メ
モリ５０ＡＡ，．．．，５０ＺＺの任意の１つからある
データをロードすべき場合、主コンピュータ２０は、コ
ントローラ７０に命じて、それぞれのチャネル・メモリ
５０ＡＡ，．．．，５０ＺＺからの読み取りを実施させ
る。
Ａ，．．．，５０ＺＺにデータがロードされる際、主コ
ンピュータ２０は、例えば、データ記憶装置３０からロ
ードされるべきデータを受信し、コントローラ７０に命
じて、個別チャネル・メモリ５０ＡＡ，．．．，５０Ｚ
Ｚのローディングを実施させる。従って、チャネル・メ
モリ５０ＡＡ，．．．，５０ＺＺの任意の１つからある
データをロードすべき場合、主コンピュータ２０は、コ
ントローラ７０に命じて、それぞれのチャネル・メモリ
５０ＡＡ，．．．，５０ＺＺからの読み取りを実施させ
る。
【００１７】ある種の用途、とりわけ、例えばデジタル
ＩＣテスト・システムによるＳＣＡＮテストのようなテ
ストでは、一般に、例えば、ＳＣＡＮテスト・ベクトル
を順次記憶するための大規模な（「深い」）チャネル・
メモリ５０ＡＡ，．．．，５０ＺＺが必要とされる。図
１または図２のマルチ・チャネル・アーキテクチャの場
合、プログラム及び／またはそれぞれのデータを記憶す
るための各自のチャネル・メモリ５０ＡＡ，．．．，５
０ＺＺが、複数の個別チャネル４０ＡＡ，．．．，４０
ＺＺのそれぞれに設けられている。テスト用途における
ピン毎のテスト・プロセッサ・アーキテクチャの場合、
ＤＵＴの各テスト可能なピン毎に、プログラムまたはそ
れぞれのテスト・ベクトルを記憶するための各自のチャ
ネル・メモリ５０ＡＡ，．．．，５０ＺＺを設けなけれ
ばならない。しかし、高性能を得るには、高速でアクセ
ス可能な、従って、ＳＲＡＭまたはＳＤＲＡＭのような
高価なチャネル・メモリ５０ＡＡ，．．．，５０ＺＺが
必要とされるので、一般に、チャネル・メモリ５０Ａ
Ａ，．．．，５０ＺＺに付与されたサイズは、例えば、
効率の良いＳＣＡＮテストの実施にとって十分な大きさ
ではない。
ＩＣテスト・システムによるＳＣＡＮテストのようなテ
ストでは、一般に、例えば、ＳＣＡＮテスト・ベクトル
を順次記憶するための大規模な（「深い」）チャネル・
メモリ５０ＡＡ，．．．，５０ＺＺが必要とされる。図
１または図２のマルチ・チャネル・アーキテクチャの場
合、プログラム及び／またはそれぞれのデータを記憶す
るための各自のチャネル・メモリ５０ＡＡ，．．．，５
０ＺＺが、複数の個別チャネル４０ＡＡ，．．．，４０
ＺＺのそれぞれに設けられている。テスト用途における
ピン毎のテスト・プロセッサ・アーキテクチャの場合、
ＤＵＴの各テスト可能なピン毎に、プログラムまたはそ
れぞれのテスト・ベクトルを記憶するための各自のチャ
ネル・メモリ５０ＡＡ，．．．，５０ＺＺを設けなけれ
ばならない。しかし、高性能を得るには、高速でアクセ
ス可能な、従って、ＳＲＡＭまたはＳＤＲＡＭのような
高価なチャネル・メモリ５０ＡＡ，．．．，５０ＺＺが
必要とされるので、一般に、チャネル・メモリ５０Ａ
Ａ，．．．，５０ＺＺに付与されたサイズは、例えば、
効率の良いＳＣＡＮテストの実施にとって十分な大きさ
ではない。
【００１８】
【発明が解決しようとする課題】当該技術には、チャネ
ル・メモリ５０ＡＡ，．．．，５０ＺＺの不十分なサイ
ズの問題を克服するいくつかの既知の解決方法がある。
第１の可能性のある解決方法は、例えば、ＳＣＡＮテス
ト中、チャネル・メモリ５０ＡＡ，．．．，５０ＺＺの
それぞれが空になると、チャネル４０ＡＡ，．．．，４
０ＺＺからのデータの流れを中断し、主コンピュータ２
０及びコントローラ７０によってデータ記憶装置３０か
らデータを再ロードすることである。しかし、チャネル
・メモリ５０ＡＡ，．．．，５０ＺＺの再ローディング
は、比較的「低速」であり、従って、ある一定量の時間
を必要とするので、この可能性のある方法は、一般に、
性能面を考慮するとうまくゆかない。
ル・メモリ５０ＡＡ，．．．，５０ＺＺの不十分なサイ
ズの問題を克服するいくつかの既知の解決方法がある。
第１の可能性のある解決方法は、例えば、ＳＣＡＮテス
ト中、チャネル・メモリ５０ＡＡ，．．．，５０ＺＺの
それぞれが空になると、チャネル４０ＡＡ，．．．，４
０ＺＺからのデータの流れを中断し、主コンピュータ２
０及びコントローラ７０によってデータ記憶装置３０か
らデータを再ロードすることである。しかし、チャネル
・メモリ５０ＡＡ，．．．，５０ＺＺの再ローディング
は、比較的「低速」であり、従って、ある一定量の時間
を必要とするので、この可能性のある方法は、一般に、
性能面を考慮するとうまくゆかない。
【００１９】第２の解決方法は、チャネル４０Ａ
Ａ，．．．，４０ＺＺの中から、例えば、ＳＣＡＮテス
ト・チャネルのような、各々チャネル４０Ａ
Ａ，．．．，４０ＺＺの他のチャネルに対して大規模な
チャネル・メモリ５０ＡＡ，．．．，５０ＺＺを備え
た、少数の専用チャネルを設けることである。しかし、
この解決方法には、例えば、テスト用途に関して、チャ
ネル４０ＡＡ，．．．，４０ＺＺの融通性が制限される
とか、あるいは、正確さが低下するといった欠点があ
る。テスタ用途の場合、チャネル４０ＡＡ，．．．，４
０ＺＺは、テスタ・チャネルとして、通常、アダプタ・
ボードを用いてＤＵＴに接続される。従って、テスト・
ピンアウトが異なる、それぞれ異なるＤＵＴ毎に、新た
なアダプタ・ボードを設けなければならない。さらに、
テスタ・チャネルとＤＵＴの接続の間におけるアダプタ
・ボードにスイッチ・マトリックスを集中することによ
って、正確さ及び信頼性が制限されることになる。
Ａ，．．．，４０ＺＺの中から、例えば、ＳＣＡＮテス
ト・チャネルのような、各々チャネル４０Ａ
Ａ，．．．，４０ＺＺの他のチャネルに対して大規模な
チャネル・メモリ５０ＡＡ，．．．，５０ＺＺを備え
た、少数の専用チャネルを設けることである。しかし、
この解決方法には、例えば、テスト用途に関して、チャ
ネル４０ＡＡ，．．．，４０ＺＺの融通性が制限される
とか、あるいは、正確さが低下するといった欠点があ
る。テスタ用途の場合、チャネル４０ＡＡ，．．．，４
０ＺＺは、テスタ・チャネルとして、通常、アダプタ・
ボードを用いてＤＵＴに接続される。従って、テスト・
ピンアウトが異なる、それぞれ異なるＤＵＴ毎に、新た
なアダプタ・ボードを設けなければならない。さらに、
テスタ・チャネルとＤＵＴの接続の間におけるアダプタ
・ボードにスイッチ・マトリックスを集中することによ
って、正確さ及び信頼性が制限されることになる。
【００２０】第３の解決方法は、コンピュータ・システ
ム１０に専用メモリ・ボードを追加することである。主
コンピュータ２０は、例えば、テストの実行といったデ
ータのアプリケーション実行前に、例えば、テストに必
要なＳＣＡＮテスト・ベクトルといった、必要な全ての
データをこのメモリ・ボードにロードしておく。データ
の使用中、チャネル４０Ａ，．．．，４０ＺＺは、第１
の解決方法と比較して大幅に速い速度で、このメモリ・
ボードからデータの再ローディングを行う。欠点は、専
用メモリ・ボードのコストが追加されることと、再ロー
ド・メカニズムの複雑さが増すことである。
ム１０に専用メモリ・ボードを追加することである。主
コンピュータ２０は、例えば、テストの実行といったデ
ータのアプリケーション実行前に、例えば、テストに必
要なＳＣＡＮテスト・ベクトルといった、必要な全ての
データをこのメモリ・ボードにロードしておく。データ
の使用中、チャネル４０Ａ，．．．，４０ＺＺは、第１
の解決方法と比較して大幅に速い速度で、このメモリ・
ボードからデータの再ローディングを行う。欠点は、専
用メモリ・ボードのコストが追加されることと、再ロー
ド・メカニズムの複雑さが増すことである。
【００２１】テスト毎の中央シーケンサ（ sequencer）
・システムにおけるメモリ構成が、Garry C.Gillette
の:“Tester Takes on VLSI with 264-K vectors behin
d itspin",ELECTRONIC INTERNATIONAL,vol.54,no.22,No
vember 1981,New York,USA,pages 122-127,XP002056405
によって開示されている。テスト毎の中央シーケンサ・
システムは、テスト・サイクル中に、９６チャネルの全
てに対して４つのアドレスを送り出す。アドレスは、高
速ｘ及びｙメモリ、低速ｚメモリ、及び、ソース選択メ
モリに送られる。ソース選択メモリは、各テスト・サイ
クル毎に、例えば、メモリＸまたはメモリＹといった、
どのメモリがピンを駆動するかを制御する。４つのアド
レスは、全てのチャネルに共通である。中央シーケンサ
・マシンにおけるスキャン・テスト中、近接チャネルｎ
＋１またはｎ−１のメモリを利用して、チャネルｎにデ
ータを送り出すことが可能である。しかし、その場合、
４つのアドレス・バスが共通のため、用いられるチャネ
ルｎ＋１またはｎ−１を別個に利用することはできな
い。
・システムにおけるメモリ構成が、Garry C.Gillette
の:“Tester Takes on VLSI with 264-K vectors behin
d itspin",ELECTRONIC INTERNATIONAL,vol.54,no.22,No
vember 1981,New York,USA,pages 122-127,XP002056405
によって開示されている。テスト毎の中央シーケンサ・
システムは、テスト・サイクル中に、９６チャネルの全
てに対して４つのアドレスを送り出す。アドレスは、高
速ｘ及びｙメモリ、低速ｚメモリ、及び、ソース選択メ
モリに送られる。ソース選択メモリは、各テスト・サイ
クル毎に、例えば、メモリＸまたはメモリＹといった、
どのメモリがピンを駆動するかを制御する。４つのアド
レスは、全てのチャネルに共通である。中央シーケンサ
・マシンにおけるスキャン・テスト中、近接チャネルｎ
＋１またはｎ−１のメモリを利用して、チャネルｎにデ
ータを送り出すことが可能である。しかし、その場合、
４つのアドレス・バスが共通のため、用いられるチャネ
ルｎ＋１またはｎ−１を別個に利用することはできな
い。
【００２２】本発明の目的は、並行性及び融通性の高い
複数の個別チャネル、及び、それぞれのチャネル・メモ
リを有するマルチ・チャネル・アーキテクチャを備えた
コンピュータ・システムにおける改良されたメモリ構成
を提供し、全チャネルのうち既に利用可能なメモリを用
いて、データの分散記憶を行い、チャネル・メモリのサ
イズ、コストを追加することなく、最良の融通性と正確
さで、高性能のＩＣなどのテストを可能にすることを目
的とする。
複数の個別チャネル、及び、それぞれのチャネル・メモ
リを有するマルチ・チャネル・アーキテクチャを備えた
コンピュータ・システムにおける改良されたメモリ構成
を提供し、全チャネルのうち既に利用可能なメモリを用
いて、データの分散記憶を行い、チャネル・メモリのサ
イズ、コストを追加することなく、最良の融通性と正確
さで、高性能のＩＣなどのテストを可能にすることを目
的とする。
【００２３】
【課題を解決するための手段】本発明は、複数の個別チ
ャネルがそれぞれのチャネル・メモリを備え、バスによ
って接続されている、マルチ・チャネル・アーキテクチ
ャを備えたコンピュータ・システムに適用される。本発
明によれば、複数の個別チャネルの１つにおけるチャネ
ル・メモリに対するデータ、好ましくは、順次データの
ローディングが、（ａ）ロードされるべきチャネル・メ
モリにデータをロードすること、（ｂ）チャネル・メモ
リにロードされるべきそれ以上のデータを分散し、複数
の個別チャネルのうちのもう１つのチャネルにおけるも
う１つのチャネル・メモリにロードされるようにするこ
と、（ｃ）バスを介して、複数の個別チャネルのうちの
他の１つのチャネルにおけるチャネル・メモリからロー
ドされるべきチャネル・メモリにデータを再ロードする
ことによって、実施される。
ャネルがそれぞれのチャネル・メモリを備え、バスによ
って接続されている、マルチ・チャネル・アーキテクチ
ャを備えたコンピュータ・システムに適用される。本発
明によれば、複数の個別チャネルの１つにおけるチャネ
ル・メモリに対するデータ、好ましくは、順次データの
ローディングが、（ａ）ロードされるべきチャネル・メ
モリにデータをロードすること、（ｂ）チャネル・メモ
リにロードされるべきそれ以上のデータを分散し、複数
の個別チャネルのうちのもう１つのチャネルにおけるも
う１つのチャネル・メモリにロードされるようにするこ
と、（ｃ）バスを介して、複数の個別チャネルのうちの
他の１つのチャネルにおけるチャネル・メモリからロー
ドされるべきチャネル・メモリにデータを再ロードする
ことによって、実施される。
【００２４】本発明によれば、並行性及び融通性の高い
複数の個別チャネル、及び、それぞれのチャネル・メモ
リを備えたマルチ・チャネル・アーキテクチャを提供す
ることが可能になる。個別チャネルは、同じ部品からな
る同じモジュールとして構成することが可能であり、従
って、各チャネルは、任意の用途に用いることができる
し、交換可能であり、特定の用途だけのために特注され
たものではないため、モジュールの製造及び保守が改善
されるだけでなく、チャネルの融通性も大いに増すこと
になる。
複数の個別チャネル、及び、それぞれのチャネル・メモ
リを備えたマルチ・チャネル・アーキテクチャを提供す
ることが可能になる。個別チャネルは、同じ部品からな
る同じモジュールとして構成することが可能であり、従
って、各チャネルは、任意の用途に用いることができる
し、交換可能であり、特定の用途だけのために特注され
たものではないため、モジュールの製造及び保守が改善
されるだけでなく、チャネルの融通性も大いに増すこと
になる。
【００２５】例えば、個別チャネル・メモリの１つに、
他のチャネル・メモリよりも多くのデータをロードすべ
きであるといった、個別チャネル・メモリに対してなさ
れるそれぞれに異なる要求は、本発明によるデータの分
散及び再ローディングを適用することによってバランス
がとられる。このため、個別チャネル・メモリのサイズ
は、制限することが可能であり、おそらく、ある特殊用
途だけにしか必要とされない最大サイズは必要としな
い。これによって再び、メモリのコスト低下、従って、
システム全体のコストが低下する。
他のチャネル・メモリよりも多くのデータをロードすべ
きであるといった、個別チャネル・メモリに対してなさ
れるそれぞれに異なる要求は、本発明によるデータの分
散及び再ローディングを適用することによってバランス
がとられる。このため、個別チャネル・メモリのサイズ
は、制限することが可能であり、おそらく、ある特殊用
途だけにしか必要とされない最大サイズは必要としな
い。これによって再び、メモリのコスト低下、従って、
システム全体のコストが低下する。
【００２６】さらに、チャネル・メモリ間における再ロ
ーディングによれば、コンピュータ・システムの中央デ
ータ記憶装置のような中央資源からの直接ローディング
に比べると、ローディング時間が劇的に短縮される。
ーディングによれば、コンピュータ・システムの中央デ
ータ記憶装置のような中央資源からの直接ローディング
に比べると、ローディング時間が劇的に短縮される。
【００２７】本発明は、好適には、順次データをチャネ
ルに送り出すために利用できる。これは、とりわけ、一
般に、大量の順次データが少数のチャネルに対してのみ
送り出され、他のチャネルでは、該チャネルに対してほ
んのわずかなデータだけしか必要としない、ＳＣＡＮテ
ストのようなテスト用途において有効である。本発明に
よれば、全チャネルのうち既に利用可能なメモリを用い
て、データの分散記憶を行うことが可能である。この方
法によれば、コストを追加することなく、最良の融通性
と正確さで、高性能のテストが可能になる。
ルに送り出すために利用できる。これは、とりわけ、一
般に、大量の順次データが少数のチャネルに対してのみ
送り出され、他のチャネルでは、該チャネルに対してほ
んのわずかなデータだけしか必要としない、ＳＣＡＮテ
ストのようなテスト用途において有効である。本発明に
よれば、全チャネルのうち既に利用可能なメモリを用い
て、データの分散記憶を行うことが可能である。この方
法によれば、コストを追加することなく、最良の融通性
と正確さで、高性能のテストが可能になる。
【００２８】
【発明の実施の形態】チャネル・メモリ５０Ａ
Ａ、．．．５０ＺＺの１つ以上にデータを記憶するべき
場合、主コンピュータ２０は、コントローラ７０に命じ
て、それぞれのチャネル・メモリ５０ＡＡ、．．．５０
ＺＺのローディングを実行させる。本発明の第１の実施
態様では、好適には、ロードされるべきチャネル・メモ
リ５０ＡＡ、．．．５０ＺＺの１つ以上の記憶容量がそ
れぞれのチャネル・メモリにおいて完全にデータをロー
ドするには不十分な場合、主コンピュータ２０は、コン
トローラ７０に命じて、それぞれのチャネル・メモリに
ある程度までロードさせ、それ以上の（そのそれぞれの
チャネル・メモリにロードされるべき）データを分散し
て、まだある空き記憶容量を保持しているチャネル・メ
モリ５０ＡＡ、．．．５０ＺＺのうちの他のチャネル・
メモリに送り込ませる。それぞれのチャネルが、それぞ
れのチャネル・メモリに記憶されておらず、別のチャネ
ルのチャネル・メモリに記憶されているあるデータを必
要とする場合、主コンピュータ２０は、コントローラ７
０に命じて、他のチャネルのチャネル・メモリからその
あるデータをそれぞれのチャネルのチャネル・メモリに
再ロードさせる。
Ａ、．．．５０ＺＺの１つ以上にデータを記憶するべき
場合、主コンピュータ２０は、コントローラ７０に命じ
て、それぞれのチャネル・メモリ５０ＡＡ、．．．５０
ＺＺのローディングを実行させる。本発明の第１の実施
態様では、好適には、ロードされるべきチャネル・メモ
リ５０ＡＡ、．．．５０ＺＺの１つ以上の記憶容量がそ
れぞれのチャネル・メモリにおいて完全にデータをロー
ドするには不十分な場合、主コンピュータ２０は、コン
トローラ７０に命じて、それぞれのチャネル・メモリに
ある程度までロードさせ、それ以上の（そのそれぞれの
チャネル・メモリにロードされるべき）データを分散し
て、まだある空き記憶容量を保持しているチャネル・メ
モリ５０ＡＡ、．．．５０ＺＺのうちの他のチャネル・
メモリに送り込ませる。それぞれのチャネルが、それぞ
れのチャネル・メモリに記憶されておらず、別のチャネ
ルのチャネル・メモリに記憶されているあるデータを必
要とする場合、主コンピュータ２０は、コントローラ７
０に命じて、他のチャネルのチャネル・メモリからその
あるデータをそれぞれのチャネルのチャネル・メモリに
再ロードさせる。
【００２９】チャネル・メモリ５０ＡＣにロードされる
べきデータ量がチャネル・メモリ５０ＡＣの記憶容量を
超える例の場合、主コンピュータ２０は、コントローラ
７０に命じて、チャネル・メモリ５０ＡＣにある程度ま
でロードさせ、それ以上のデータを分散して、まだ、あ
る空き記憶容量を保持している、例えば、チャネル５０
ＡＡ及び５０ＡＢに送り込ませる。チャネル４０ＡＣ
が、チャネル・メモリ５０ＡＣに記憶されておらず、チ
ャネル・メモリ５０ＡＡ及び／または５０ＡＢに記憶さ
れているあるデータを必要とする場合には、主コンピュ
ータ２０が、コントローラ７０に命じて、チャネル・メ
モリ５０ＡＡ及び／または５０ＡＢからチャネル４０Ａ
Ｃのチャネル・メモリ５０ＡＣに、そのあるデータを再
ロードさせる。
べきデータ量がチャネル・メモリ５０ＡＣの記憶容量を
超える例の場合、主コンピュータ２０は、コントローラ
７０に命じて、チャネル・メモリ５０ＡＣにある程度ま
でロードさせ、それ以上のデータを分散して、まだ、あ
る空き記憶容量を保持している、例えば、チャネル５０
ＡＡ及び５０ＡＢに送り込ませる。チャネル４０ＡＣ
が、チャネル・メモリ５０ＡＣに記憶されておらず、チ
ャネル・メモリ５０ＡＡ及び／または５０ＡＢに記憶さ
れているあるデータを必要とする場合には、主コンピュ
ータ２０が、コントローラ７０に命じて、チャネル・メ
モリ５０ＡＡ及び／または５０ＡＢからチャネル４０Ａ
Ｃのチャネル・メモリ５０ＡＣに、そのあるデータを再
ロードさせる。
【００３０】第１の実施態様によるデータ分散を可能に
するため、主コンピュータ２０は、チャネル・メモリ５
０ＡＡ，．．．，５０ＺＺのローディング状態の制御及
び／またはモニタを行う。主コンピュータ２０は、従っ
て、チャネル・メモリ５０ＡＡ，．．．，５０ＺＺのロ
ーディング状態及び残りの容量を「知って」おり、ある
チャネルにおいて必要とされるデータを他の１つの（複
数の）チャネルにおける１つの／複数のチャネル・メモ
リに分散することが可能である。
するため、主コンピュータ２０は、チャネル・メモリ５
０ＡＡ，．．．，５０ＺＺのローディング状態の制御及
び／またはモニタを行う。主コンピュータ２０は、従っ
て、チャネル・メモリ５０ＡＡ，．．．，５０ＺＺのロ
ーディング状態及び残りの容量を「知って」おり、ある
チャネルにおいて必要とされるデータを他の１つの（複
数の）チャネルにおける１つの／複数のチャネル・メモ
リに分散することが可能である。
【００３１】図２の構成では、データは、チャネル・ボ
ード１００Ａ，．．．，１００Ｚのうちの１つチャネル
・ボード内においてしか分散されないのが望ましい。こ
れにより再ロードされるべきデータの送信元及び宛先
が、それぞれ、同じチャネル・ボードに配置されるの
で、メモリ構成の高い並行性が得られる。ロードされる
べきそれぞれのデータが各々のチャネル・ボード・バス
１１０Ａ，．．．，１１０Ｚに適用されるだけであるた
め、それぞれのチャネル・ボード・バス１１０
Ａ，．．．，１１０Ｚがシステム・バス６０から電気的
に分離されている場合、チャネル・ボード１００
Ａ，．．．，１００Ｚの中の１つのチャネル・ボードに
配置された再ロードされるべきチャネル・メモリ５０Ａ
Ａ，．．．，５０ＺＺに、再ロードされるべきデータが
同じ１つのチャネル・ボード１００Ａ，．．．，１００
Ｚに配置されたチャネル・メモリ５０ＡＡ，．．．，５
０ＺＺから再ロードされるようになっている場合、異な
るチャネル・ボード上に配置されたチャネル・メモリ
は、並行して再ロードすることが可能である。
ード１００Ａ，．．．，１００Ｚのうちの１つチャネル
・ボード内においてしか分散されないのが望ましい。こ
れにより再ロードされるべきデータの送信元及び宛先
が、それぞれ、同じチャネル・ボードに配置されるの
で、メモリ構成の高い並行性が得られる。ロードされる
べきそれぞれのデータが各々のチャネル・ボード・バス
１１０Ａ，．．．，１１０Ｚに適用されるだけであるた
め、それぞれのチャネル・ボード・バス１１０
Ａ，．．．，１１０Ｚがシステム・バス６０から電気的
に分離されている場合、チャネル・ボード１００
Ａ，．．．，１００Ｚの中の１つのチャネル・ボードに
配置された再ロードされるべきチャネル・メモリ５０Ａ
Ａ，．．．，５０ＺＺに、再ロードされるべきデータが
同じ１つのチャネル・ボード１００Ａ，．．．，１００
Ｚに配置されたチャネル・メモリ５０ＡＡ，．．．，５
０ＺＺから再ロードされるようになっている場合、異な
るチャネル・ボード上に配置されたチャネル・メモリ
は、並行して再ロードすることが可能である。
【００３２】本発明の第２の実施態様によれば、チャネ
ル・メモリ５０ＡＡ，．．．，５０ＺＺの１つからもう
１つのチャネル・メモリにデータを再ロードすべき場
合、再ローディングはいわゆる「書き込みとしての処理
モード」で実行される。再ロードを行うチャネル・メモ
リから再ロードされるべきデータを読み取り、その後、
再ロードされるべきチャネル・メモリにそのデータを書
き込む代わりに、主コンピュータ２０は、再ロードされ
るべきチャネル・メモリに対して、書き込みとしての処
理モードに入るように命じる。書き込みとしての処理モ
ードにおいて、システム・バス６０及び／またはそれぞ
れのチャネル・ボード・バス１１０Ａ，．．．，１１０
Ｚにおける読み取りトランザクションは、再ロードされ
るべきチャネル・メモリに対する書き込みトランザクシ
ョンとして処理される。従って、再ロードを行うチャネ
ル・メモリからのデータは、チャネル内またはチャネル
・ボード上の複雑さをあまり増すことなく、再ロードさ
れるべきチャネル・メモリに対して高速で転送すること
が可能になる。バス接続のそれぞれが、既に所定位置に
あり、転送は、コントローラ７０によって中央で制御す
ることができるので、チャネル・ボード１００
Ａ，．．．，１００Ｚ上、または、チャネル４０Ａ
Ａ、．．．４０ＺＺ内において、特殊な状態の機構また
はダイレクト・メモリ・アクセス（ＤＭＡ）を必要とし
ない。データの送信元及び宛先、及び、多くのアクセス
を実行する必要のある方法について知っていなければな
らないのは、コントローラ７０だけである。コントロー
ラ７０は、この情報を主コンピュータ２０から受信し、
その後、単独で再ローディングを実施する。
ル・メモリ５０ＡＡ，．．．，５０ＺＺの１つからもう
１つのチャネル・メモリにデータを再ロードすべき場
合、再ローディングはいわゆる「書き込みとしての処理
モード」で実行される。再ロードを行うチャネル・メモ
リから再ロードされるべきデータを読み取り、その後、
再ロードされるべきチャネル・メモリにそのデータを書
き込む代わりに、主コンピュータ２０は、再ロードされ
るべきチャネル・メモリに対して、書き込みとしての処
理モードに入るように命じる。書き込みとしての処理モ
ードにおいて、システム・バス６０及び／またはそれぞ
れのチャネル・ボード・バス１１０Ａ，．．．，１１０
Ｚにおける読み取りトランザクションは、再ロードされ
るべきチャネル・メモリに対する書き込みトランザクシ
ョンとして処理される。従って、再ロードを行うチャネ
ル・メモリからのデータは、チャネル内またはチャネル
・ボード上の複雑さをあまり増すことなく、再ロードさ
れるべきチャネル・メモリに対して高速で転送すること
が可能になる。バス接続のそれぞれが、既に所定位置に
あり、転送は、コントローラ７０によって中央で制御す
ることができるので、チャネル・ボード１００
Ａ，．．．，１００Ｚ上、または、チャネル４０Ａ
Ａ、．．．４０ＺＺ内において、特殊な状態の機構また
はダイレクト・メモリ・アクセス（ＤＭＡ）を必要とし
ない。データの送信元及び宛先、及び、多くのアクセス
を実行する必要のある方法について知っていなければな
らないのは、コントローラ７０だけである。コントロー
ラ７０は、この情報を主コンピュータ２０から受信し、
その後、単独で再ローディングを実施する。
【００３３】データが、チャネル・メモリ５０ＡＡ及び
／または５０ＡＢからチャネル・メモリ５０ＡＣに再ロ
ードされることになる上記例の場合、主コンピュータ２
０は、チャネル・メモリ５０ＡＣに対して、書き込みと
しての処理モードに入るように命じる。主コンピュータ
２０は、コントローラ７０に対して、チャネル・メモリ
５０ＡＡ及び／または５０ＡＢからのデータの読み取り
を命じるので、チャネル・メモリ５０ＡＡと５０ＡＢの
一方が、読み取りを要求されたデータをシステム・バス
６０に送り出す。チャネル・メモリ５０ＡＣは、その読
み取りトランザクションを書き込みトランザクションと
して処理し、システム・バス６０に送り出される要求さ
れたデータを記憶する。
／または５０ＡＢからチャネル・メモリ５０ＡＣに再ロ
ードされることになる上記例の場合、主コンピュータ２
０は、チャネル・メモリ５０ＡＣに対して、書き込みと
しての処理モードに入るように命じる。主コンピュータ
２０は、コントローラ７０に対して、チャネル・メモリ
５０ＡＡ及び／または５０ＡＢからのデータの読み取り
を命じるので、チャネル・メモリ５０ＡＡと５０ＡＢの
一方が、読み取りを要求されたデータをシステム・バス
６０に送り出す。チャネル・メモリ５０ＡＣは、その読
み取りトランザクションを書き込みトランザクションと
して処理し、システム・バス６０に送り出される要求さ
れたデータを記憶する。
【００３４】書き込みとしての処理モード時における再
ロードするチャネルと再ロードされるチャネルとの同期
問題を回避するため、読み取りトランザクションの書き
込みトランザクションとしての処理は、いわゆる「遅延
書き込みモード」で実行するのが望ましい。遅延書き込
みモードの場合、要求されたデータの書き込み開始が、
読み取りトランザクションの開始に対してある程度遅延
させられる。
ロードするチャネルと再ロードされるチャネルとの同期
問題を回避するため、読み取りトランザクションの書き
込みトランザクションとしての処理は、いわゆる「遅延
書き込みモード」で実行するのが望ましい。遅延書き込
みモードの場合、要求されたデータの書き込み開始が、
読み取りトランザクションの開始に対してある程度遅延
させられる。
【００３５】図３は、遅延書き込みモードのタイミング
の一例を示す。チャネル・メモリ５０ＡＣがチャネル・
メモリ５０ＡＢから再ロードされることになる、上記例
について遅延書き込みモードの説明を行うタイミング図
が示されている。図４には、遅延書き込みモードを実施
するための実施態様が示されている。図４の実施態様
は、チャネル４０ＡＡ，．．．，４０ＺＺのそれぞれ、
または、少なくとも、遅延書き込みモードを必要とする
可能性のあるチャネルについて実施可能である。
の一例を示す。チャネル・メモリ５０ＡＣがチャネル・
メモリ５０ＡＢから再ロードされることになる、上記例
について遅延書き込みモードの説明を行うタイミング図
が示されている。図４には、遅延書き込みモードを実施
するための実施態様が示されている。図４の実施態様
は、チャネル４０ＡＡ，．．．，４０ＺＺのそれぞれ、
または、少なくとも、遅延書き込みモードを必要とする
可能性のあるチャネルについて実施可能である。
【００３６】コンピュータ・システム１０は、中央クロ
ックＣＬＫで同期をとる。所定の時間Ｔ０において、各
チャネル４０ｉｉは、ＡＮＤゲート等からなるそれぞれ
のゲート２００によって、チャネル信号ＳＥＬ、読み取
り／書き込み信号ＲＮＷ、及び、遅延書き込みモード許
可信号ＤＷＭＥを受信する。そして、それぞれのゲート
２００はそのチャネル４０ｉｉに関するそれぞれの信号
ＲＥＡＤを発生し、このチャネル４０ｉｉが、システム
・バス６０またはそれぞれのチャネル・ボード・バス１
１０Ａ，．．．，１１０Ｚに、あるデータを送り出すよ
うに要求されていることを示す。上記例の場合、チャネ
ル４０ＡＢ（要求されたデータを備える）が、有効チャ
ネル信号ＳＥＬ、有効読み取り／書き込み信号ＲＮＷ、
及び、不具になった遅延書き込み許可信号ＤＷＭＥを受
信し、それぞれのゲート２００は、そこから、そのチャ
ネル４０ＡＢに関する有効な信号ＲＥＡＤを発生する。
これによって、チャネル４０ＡＢは、チャネル・ボード
・バス１１０Ａを介して、システム・バス６０に要求さ
れたデータ信号ＤＡＴＡを送り出す。しかし、内部遅延
時間のため、データ信号ＤＡＴＡは、Ｔ０に対する内部
遅延時間ＴＳの経過後、初めて有効になる。
ックＣＬＫで同期をとる。所定の時間Ｔ０において、各
チャネル４０ｉｉは、ＡＮＤゲート等からなるそれぞれ
のゲート２００によって、チャネル信号ＳＥＬ、読み取
り／書き込み信号ＲＮＷ、及び、遅延書き込みモード許
可信号ＤＷＭＥを受信する。そして、それぞれのゲート
２００はそのチャネル４０ｉｉに関するそれぞれの信号
ＲＥＡＤを発生し、このチャネル４０ｉｉが、システム
・バス６０またはそれぞれのチャネル・ボード・バス１
１０Ａ，．．．，１１０Ｚに、あるデータを送り出すよ
うに要求されていることを示す。上記例の場合、チャネ
ル４０ＡＢ（要求されたデータを備える）が、有効チャ
ネル信号ＳＥＬ、有効読み取り／書き込み信号ＲＮＷ、
及び、不具になった遅延書き込み許可信号ＤＷＭＥを受
信し、それぞれのゲート２００は、そこから、そのチャ
ネル４０ＡＢに関する有効な信号ＲＥＡＤを発生する。
これによって、チャネル４０ＡＢは、チャネル・ボード
・バス１１０Ａを介して、システム・バス６０に要求さ
れたデータ信号ＤＡＴＡを送り出す。しかし、内部遅延
時間のため、データ信号ＤＡＴＡは、Ｔ０に対する内部
遅延時間ＴＳの経過後、初めて有効になる。
【００３７】同時に、チャネル４０ＡＣ（データＤＡＴ
Ａを要求する）も、有効チャネル信号ＳＥＬ及び有効読
み取り／書き込み信号ＲＮＷを受信するが、許可された
遅延書き込みモード許可信号ＤＷＭＥを受信するので、
それぞれのゲート２００は、そこからチャネル４０ＡＣ
に関する有効な信号ＲＥＡＤを発生しない。しかし、遅
延書き込みモード許可信号ＤＷＭＥは、チャネル４０Ａ
Ｃに関して許可されるので、チャネル４０ＡＣは、ＡＮ
Ｄゲート等のゲート２２０によって有効チャネル信号Ｓ
ＥＬ、有効読み取り／書き込み信号ＲＮＷ、及び、許可
された遅延書き込みモード許可信号ＤＷＮＥから有効信
号ＷＲＴを発生し、そしてこの有効信号ＷＲＴが、クロ
ック信号ＣＬＫによってクロックされるシフト・レジス
タ２３０によってサンプルされる。シフト・レジスタ２
３０の出力の１つは、マルチプレクサ２４０によって、
選択信号ＳＥＬＥＣＴの手段を用いて、遅延書き込み信
号ＤＷＲＴとして選択される。シフト・レジスタ２３０
のステージのそれぞれにおいて、クロック信号ＣＬＫの
追加サイクルだけ、入力信号ＷＲＴが遅延させられる。
選択信号ＳＥＬＥＣＴは、シフト・レジスタ２３０の適
当なステージの出力を選択することによって、発生した
遅延書き込み信号ＤＷＲＴの遅延を制御する。
Ａを要求する）も、有効チャネル信号ＳＥＬ及び有効読
み取り／書き込み信号ＲＮＷを受信するが、許可された
遅延書き込みモード許可信号ＤＷＭＥを受信するので、
それぞれのゲート２００は、そこからチャネル４０ＡＣ
に関する有効な信号ＲＥＡＤを発生しない。しかし、遅
延書き込みモード許可信号ＤＷＭＥは、チャネル４０Ａ
Ｃに関して許可されるので、チャネル４０ＡＣは、ＡＮ
Ｄゲート等のゲート２２０によって有効チャネル信号Ｓ
ＥＬ、有効読み取り／書き込み信号ＲＮＷ、及び、許可
された遅延書き込みモード許可信号ＤＷＮＥから有効信
号ＷＲＴを発生し、そしてこの有効信号ＷＲＴが、クロ
ック信号ＣＬＫによってクロックされるシフト・レジス
タ２３０によってサンプルされる。シフト・レジスタ２
３０の出力の１つは、マルチプレクサ２４０によって、
選択信号ＳＥＬＥＣＴの手段を用いて、遅延書き込み信
号ＤＷＲＴとして選択される。シフト・レジスタ２３０
のステージのそれぞれにおいて、クロック信号ＣＬＫの
追加サイクルだけ、入力信号ＷＲＴが遅延させられる。
選択信号ＳＥＬＥＣＴは、シフト・レジスタ２３０の適
当なステージの出力を選択することによって、発生した
遅延書き込み信号ＤＷＲＴの遅延を制御する。
【００３８】マルチプレクサ２４０の出力における遅延
書き込み信号ＤＷＲＴは、さらに、ＯＲゲート等のゲー
ト２５０によって、ＡＮＤゲート等のゲート２１０の出
力と組み合わせられる。通常の書き込みアクセスに関し
てアクティブになるゲート２１０の出力と、遅延書き込
みモードの書き込みアクセスに関してアクティブになる
遅延書き込み信号ＤＷＲＴとを組み合わせることによっ
て、該信号の一方がアクティブの場合にアクティブとな
る内部書き込みアクセス信号ＷＲＩＴＥを発生すること
が可能になる。この構成によって、クロック信号ＣＬＫ
のプログラム可能なサイクル数だけ、Ｔ０に対して発生
した信号ＷＲＩＴＥを遅延させ、遅延ＴＤを生じさせる
ことが可能になる。チャネル４０ＡＣは、次に、チャネ
ル・ボード・バス１１０Ａに送り出されるデータ信号Ｄ
ＡＴＡの読み取りを開始する。
書き込み信号ＤＷＲＴは、さらに、ＯＲゲート等のゲー
ト２５０によって、ＡＮＤゲート等のゲート２１０の出
力と組み合わせられる。通常の書き込みアクセスに関し
てアクティブになるゲート２１０の出力と、遅延書き込
みモードの書き込みアクセスに関してアクティブになる
遅延書き込み信号ＤＷＲＴとを組み合わせることによっ
て、該信号の一方がアクティブの場合にアクティブとな
る内部書き込みアクセス信号ＷＲＩＴＥを発生すること
が可能になる。この構成によって、クロック信号ＣＬＫ
のプログラム可能なサイクル数だけ、Ｔ０に対して発生
した信号ＷＲＩＴＥを遅延させ、遅延ＴＤを生じさせる
ことが可能になる。チャネル４０ＡＣは、次に、チャネ
ル・ボード・バス１１０Ａに送り出されるデータ信号Ｄ
ＡＴＡの読み取りを開始する。
【００３９】もちろん、同期問題を回避するため、遅延
時間ＴＤと内部遅延時間ＴＳの同期をとることによっ
て、チャネル４０ＡＣから有効データ信号ＤＡＴＡを読
み取ることができるという保証が得られるようにする必
要がある。システム・バス６０によって伝送を行わなけ
ればならない場合、相応じてプログラムされた遅延値を
変更することによって、１つのチャネル・ボード・バス
からもう１つのチャネル・ボード・バスへのデータ転送
の追加遅延を考慮に入れることが可能である。
時間ＴＤと内部遅延時間ＴＳの同期をとることによっ
て、チャネル４０ＡＣから有効データ信号ＤＡＴＡを読
み取ることができるという保証が得られるようにする必
要がある。システム・バス６０によって伝送を行わなけ
ればならない場合、相応じてプログラムされた遅延値を
変更することによって、１つのチャネル・ボード・バス
からもう１つのチャネル・ボード・バスへのデータ転送
の追加遅延を考慮に入れることが可能である。
【００４０】明らかに、遅延書き込みモードの実施は、
図４の実施態様に制限されるものではない。要求された
データＤＡＴＡを受信するチャネルに関して遅延可能な
信号ＷＲＩＴＥを実現する要件を満たすため、相応じ
て、他の論理素子を利用し、接続することも可能であ
る。
図４の実施態様に制限されるものではない。要求された
データＤＡＴＡを受信するチャネルに関して遅延可能な
信号ＷＲＩＴＥを実現する要件を満たすため、相応じ
て、他の論理素子を利用し、接続することも可能であ
る。
【００４１】以下では、テスト用途の一例が示される。
テストの実行前に、主コンピュータ２０が、チャネル・
ボード１００Ａ，．．．，１００Ｚ内の個別チャネル４
０ＡＡ，．．．，４０ＺＺにおけるチャネル・メモリ５
０ＡＡ，．．．，５０ＺＺのそれぞれに、プログラム及
びテスト・ベクトルを記憶する。ダウン・ロード速度
は、主コンピュータ２０とコントローラ７０との接続の
帯域幅によって決まる。コントローラ７０は、（高速）
システム・バス６０及びチャネル・ボード・バス１１０
Ａ，．．．、１１０Ｚを介してチャネル・ボード１００
Ａ，．．．，１００Ｚに接続される。
テストの実行前に、主コンピュータ２０が、チャネル・
ボード１００Ａ，．．．，１００Ｚ内の個別チャネル４
０ＡＡ，．．．，４０ＺＺにおけるチャネル・メモリ５
０ＡＡ，．．．，５０ＺＺのそれぞれに、プログラム及
びテスト・ベクトルを記憶する。ダウン・ロード速度
は、主コンピュータ２０とコントローラ７０との接続の
帯域幅によって決まる。コントローラ７０は、（高速）
システム・バス６０及びチャネル・ボード・バス１１０
Ａ，．．．、１１０Ｚを介してチャネル・ボード１００
Ａ，．．．，１００Ｚに接続される。
【００４２】ＳＣＡＮテストを実行することになる場
合、例えば、データ記憶装置３０から個別チャネル４０
ＡＡ，．．．、４０ＺＺのそれぞれに、テスト・ベクト
ルが順次ダウン・ロードされる。この例の場合、チャネ
ル４０ＡＺが、ＳＣＡＮテスト・ベクトルをＤＵＴに送
り込むチャネルであるとすれば、ほとんどの用途におい
て、チャネル４０ＡＺは、他の全てのチャネルのほとん
どのデータを必要とし、このため、必要となるデータ量
は、一般に、チャネル４０ＡＺにおいて利用可能なメモ
リ・サイズより大きくなる。しかし、他のチャネルは、
テストに必要なデータを記憶するためにそのメモリ全体
を必要とはしない可能性がある。本発明によれば、主コ
ンピュータ２０は、従って、チャネル４０ＡＺに必要な
データを他のチャネルにおいて利用可能な記憶空間に分
散する。一例として、主コンピュータ２０は、チャネル
４０ＡＺに必要なデータをチャネル４０ＡＡのメモリに
（も）分散する。
合、例えば、データ記憶装置３０から個別チャネル４０
ＡＡ，．．．、４０ＺＺのそれぞれに、テスト・ベクト
ルが順次ダウン・ロードされる。この例の場合、チャネ
ル４０ＡＺが、ＳＣＡＮテスト・ベクトルをＤＵＴに送
り込むチャネルであるとすれば、ほとんどの用途におい
て、チャネル４０ＡＺは、他の全てのチャネルのほとん
どのデータを必要とし、このため、必要となるデータ量
は、一般に、チャネル４０ＡＺにおいて利用可能なメモ
リ・サイズより大きくなる。しかし、他のチャネルは、
テストに必要なデータを記憶するためにそのメモリ全体
を必要とはしない可能性がある。本発明によれば、主コ
ンピュータ２０は、従って、チャネル４０ＡＺに必要な
データを他のチャネルにおいて利用可能な記憶空間に分
散する。一例として、主コンピュータ２０は、チャネル
４０ＡＺに必要なデータをチャネル４０ＡＡのメモリに
（も）分散する。
【００４３】テストの実行が開始され、チャネル４０Ａ
Ｚのチャネル・メモリが空になると、テストは中断さ
れ、コントローラ７０がアクティブになる。コントロー
ラ７０は、チャネル４０ＡＺ、または、例えばそのバス
・インターフェイスを「遅延書き込みモード」にする。
その後、コントローラ７０によって、チャネル４０ＡＡ
のチャネル・メモリのデータが読み取られる。システム
・バス６０及びチャネル・ボード・バス１１０Ａにおけ
るチャネル４０ＡＡからの読み取りトランザクション
は、チャネル４０ＡＺによって書き込みトランザクショ
ンとして処理される。従って、チャネル４０ＡＡからの
データが、チャネル内部またはチャネル・ボード上にお
ける複雑さをあまり増すことなく、高速でチャネル４０
ＡＺに転送される。
Ｚのチャネル・メモリが空になると、テストは中断さ
れ、コントローラ７０がアクティブになる。コントロー
ラ７０は、チャネル４０ＡＺ、または、例えばそのバス
・インターフェイスを「遅延書き込みモード」にする。
その後、コントローラ７０によって、チャネル４０ＡＡ
のチャネル・メモリのデータが読み取られる。システム
・バス６０及びチャネル・ボード・バス１１０Ａにおけ
るチャネル４０ＡＡからの読み取りトランザクション
は、チャネル４０ＡＺによって書き込みトランザクショ
ンとして処理される。従って、チャネル４０ＡＡからの
データが、チャネル内部またはチャネル・ボード上にお
ける複雑さをあまり増すことなく、高速でチャネル４０
ＡＺに転送される。
【００４４】本発明は、マルチ・サイトＳＣＡＮテスト
にとりわけ有効である。ＳＣＡＮテスト・ベクトルの送
信元及び宛先は、それぞれ、同じチャネル・ボードに配
置されているので、全てのコピー動作を同時に行うこと
が可能である。
にとりわけ有効である。ＳＣＡＮテスト・ベクトルの送
信元及び宛先は、それぞれ、同じチャネル・ボードに配
置されているので、全てのコピー動作を同時に行うこと
が可能である。
【００４５】明らかに、メモリのローディング及び再ロ
ーディングは、個別チャネル４０ＡＡ，．．．，４０Ｚ
Ｚの複数の個別チャネル・メモリに対してほぼ並行して
実行することが可能である。しかし、データの分散は、
各々のチャネル・ボード・バス１１０Ａ，．．．，１１
０Ｚにわたって、それぞれのチャネル・ボード１００
Ａ，．．．，１００Ｚのチャネル内において別個に実行
するのが望ましい。
ーディングは、個別チャネル４０ＡＡ，．．．，４０Ｚ
Ｚの複数の個別チャネル・メモリに対してほぼ並行して
実行することが可能である。しかし、データの分散は、
各々のチャネル・ボード・バス１１０Ａ，．．．，１１
０Ｚにわたって、それぞれのチャネル・ボード１００
Ａ，．．．，１００Ｚのチャネル内において別個に実行
するのが望ましい。
【００４６】
【発明の効果】本発明によれば、各々のチャネル・メモ
リを備えた並行性及び融通性の高い複数の個別チャネル
を有するマルチ・チャネル・アーキテクチャを備えたコ
ンピュータ・システムにおいて改良されたメモリ構成を
提供でき、全チャネルのうち既に利用可能なメモリを用
いてデータの分散記憶を行うことにより、チャネル・メ
モリのサイズ、コストを追加することなく、最良の融通
性と正確さで、高性能のＩＣなどのテストが可能とな
る。
リを備えた並行性及び融通性の高い複数の個別チャネル
を有するマルチ・チャネル・アーキテクチャを備えたコ
ンピュータ・システムにおいて改良されたメモリ構成を
提供でき、全チャネルのうち既に利用可能なメモリを用
いてデータの分散記憶を行うことにより、チャネル・メ
モリのサイズ、コストを追加することなく、最良の融通
性と正確さで、高性能のＩＣなどのテストが可能とな
る。
【図１】マルチ・チャネル・アーキテクチャを備えたコ
ンピュータ・システムの主要構成を示す図である。
ンピュータ・システムの主要構成を示す図である。
【図２】マルチ・チャネル・アーキテクチャを備えたコ
ンピュータ・システムのもう１つの実施態様の主要構成
を示す図である。
ンピュータ・システムのもう１つの実施態様の主要構成
を示す図である。
【図３】遅延書き込みモードのタイミングの一例を示す
図である。
図である。
【図４】遅延書き込みモードを実施するための実施態様
を示す図である。
を示す図である。
【符号の説明】 ２０ 主コンピュータ ４０ＡＡ〜４０ＺＺ チャネル ５０ＡＡ〜５０ＺＺ チャネル・メモリ ６０ システム・バス ７０ コントローラ １００Ａ〜１００Ｚ チャネル・ボード １１０Ａ〜１１０Ｚ チャネル・ボード・バス ２００，２１０，２２０ ＡＮＤゲート ２３０ シフト・レジスタ ２４０ マルチプレクサ ２５０ ＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−5824（ＪＰ，Ａ) 特開 平４−291680（ＪＰ，Ａ) 特開 平５−290001（ＪＰ，Ａ) 特開 昭60−205778（ＪＰ，Ａ) 特開 平４−38577（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 - 11/26 G06F 13/38 - 13/42 G06F 12/00 - 12/06 G01R 31/28 - 31/30
Claims (12)
- 【請求項１】 マルチ・チャネル・アーキテクチャを備
えたコンピュータ・システム（１０）において、それぞ
れのチャネル・メモリ（５０ＡＡ，．．．，５０ＺＺ）
を備え、システム・バス（６０）によって接続されてい
る複数の個別チャネル（４０ＡＡ，．．．，４０ＺＺ）
の１つのチャネル（４０ＡＡ）におけるチャネル・メモ
リ（５０ＡＡ）に、データをロードするための方法であ
って、 （ａ）ロードされるべき前記チャネル・メモリ（５０Ａ
Ａ）にデータをロードするステップと、 （ｂ）前記複数の個別チャネル（４０ＡＢ，．．．，４
０ＺＺ）のうちの他のチャネルにおける他のチャネル・
メモリ（５０ＡＢ，．．．，５０ＺＺ）にロードされる
ように、前記チャネル・メモリ（５０ＡＡ）にロードさ
れるべきそれ以上のデータを分散するステップと、 （ｃ）前記システム・バス（６０）を介して、前記複数
の個別チャネル（４０ＡＢ，．．．，４０ＺＺ）のうち
の他のチャネルにおける前記チャネル・メモリ（５０Ａ
Ｂ，．．．，５０ＺＺ）から前記ロードされるべきチャ
ネル・メモリ（５０ＡＡ）に当該データを再ロードする
ステップとが含まれているデータのロード方法。 - 【請求項２】 前記ステップ（ｂ）は、前記複数の個別
チャネル（４０ＡＢ，．．．，４０ＺＺ）のうちの他の
チャネルにおける前記複数の他のチャネル・メモリ（５
０ＡＢ，．．．，５０ＺＺ）にロードされるように、前
記チャネル・メモリ（５０ＡＡ）にロードされるべきそ
れ以上のデータを分散するステップを含み、 前記ステップ（ｃ）は、前記複数の個別チャネル（４０
ＡＢ，．．．，４０ＺＺ）のうちの他のチャネルにおけ
る前記複数のチャネル・メモリ（５０ＡＢ，．．．，５
０ＺＺ）から前記ロードされるべきチャネル・メモリ
（５０ＡＡ）に当該データを再ロードするステップを含
むことを特徴とする、請求項１に記載のデータのロード
方法。 - 【請求項３】 前記ロードされるべきチャネル・メモリ
（５０ＡＡ）が、その前記チャネル・メモリ（５０Ａ
Ａ）に記憶されていない所定のデータを必要とする場合
に、ステップ（ｃ）が実行されることを特徴とする、請
求項１または２に記載のデータのロード方法。 - 【請求項４】 さらに、前記複数のチャネル・メモリ
（５０ＡＡ，．．．，ＺＺ）の記憶容量をモニタするス
テップが含まれていることを特徴とする、請求項１また
は２に記載のデータのロード方法。 - 【請求項５】 前記ステップ（ｃ）に、 （ｃ１）前記ロードされるべきチャネル・メモリ（５０
ＡＡ）に命じて、前記システム・バス（６０）における
読み取りトランザクションを書き込みトランザクション
として処理させるステップと、 （ｃ２）前記複数の個別チャネル（４０ＡＢ，．．．，
４０ＺＺ）のうちの他のチャネルにおける前記チャネル
・メモリ（５０ＡＢ，．．．，５０ＺＺ）から、前記チ
ャネル・メモリ（５０ＡＡ）に前記ロードされるべきデ
ータを読み取ることによって、前記システム・バス（６
０）における読み取りトランザクションを開始し、これ
によって、前記ロードされるべきチャネル・メモリ（５
０ＡＡ）が、前記読み取りトランザクションを書き込み
トランザクションとして処理し、前記システム・バス
（６０）において給与される当該データを記憶するよう
にするステップとが含まれていることを特徴とする、請
求項１または２に記載のデータのロード方法。 - 【請求項６】 前記システム・バス（６０）において給
与されるデータの記憶開始は、前記読み取りトランザク
ションの開始に対してある程度遅延させられることを特
徴とする、請求項５に記載のデータのロード方法。 - 【請求項７】 前記複数の個別チャネル（４０Ａ
Ｂ，．．．，４０ＺＺ）のうちの１つ以上が、１つ以上
のチャネル構成（１００Ａ，．．．，１００Ｚ）に合わ
せて配置され、前記ステップ（ｂ）は、同じ前記チャネ
ル構成（１００Ａ）上に配置された前記複数の個別チャ
ネル（４０ＡＢ，．．．，４０ＡＺ）のうちの他のチャ
ネルにおける他の前記チャネル・メモリ（５０Ａ
Ｂ，．．．，５０ＡＺ）にロードされるように、前記チ
ャネル・メモリ（５０ＡＡ）にロードされるべきそれ以
上のデータを分散するステップを含むことを特徴とす
る、請求項１または２に記載のデータのロード方法。 - 【請求項８】 前記ロードされるべきチャネル・メモリ
（５０ＡＡ）の記憶容量が、そのチャネル・メモリ（５
０ＡＡ）において完全にデータをロードするのに十分で
はない場合に、前記ステップ（ｂ）及び（ｃ）が実行さ
れることを特徴とする、請求項１または２に記載のデー
タのロード方法。 - 【請求項９】 マルチ・チャネル・アーキテクチャ（１
０）を制御するための主コンピュータ（２０、７０）
と、それぞれのチャネル・メモリ（５０ＡＡ，．．．，
５０ＺＺ）を備えた複数の各々の個別チャネル（４０Ａ
Ａ，．．．，４０ＺＺ）と、前記複数の個別チャネル
（４０ＡＡ，．．．，４０ＺＺ）と前記主コンピュータ
（２０、７０）を接続するためのシステム・バス（６
０）とを含む前記マルチ・チャネル・アーキテクチャ
（１０）であって、さらに、 前記ロードされるべきチャネル・メモリ（５０ＡＡ）に
データをロードする手段と、 前記複数の個別チャネル（４０ＡＢ，．．．，４０Ｚ
Ｚ）のうちの他のチャネルにおける他のチャネル・メモ
リ（５０ＡＢ，．．．，５０ＺＺ）にロードされるよう
に前記チャネル・メモリ（５０ＡＡ）にロードされるべ
きそれ以上のデータを分散する手段と、 前記システム・バス（６０）を介して、前記複数の個別
チャネル（４０ＡＢ，．．．，４０ＺＺ）のうちの他の
チャネルにおける前記チャネル・メモリ（５０Ａ
Ｂ，．．．，５０ＺＺ）から前記ロードされるべきチャ
ネル・メモリ（５０ＡＡ）にデータを再ロードする手段
とが含まれているマルチ・チャネル・アーキテクチャ。 - 【請求項１０】 さらに、 前記ロードされるべきチャネル・メモリ（５０ＡＡ）に
命じて、前記システム・バス（６０）における読み取り
トランザクションを書き込みトランザクションとして処
理させる手段と、 前記複数の個別チャネル（４０ＡＢ，．．．，４０Ｚ
Ｚ）のうちの前記他のチャネルにおける前記チャネル・
メモリ（５０ＡＢ，．．．，５０ＺＺ）から、前記チャ
ネル・メモリ（５０ＡＡ）にロードされるべき所定のデ
ータ（ＤＡＴＡ）を前記システム・バス（６０）で給与
するために、前記システム・バス（６０）における読み
取りトランザクションを開始する手段（２００）と、 前記読み取りトランザクションを書き込みトランザクシ
ョンとして処理し、前記システム・バス（６０）におい
て給与される前記データを記憶するための手段（２１
０、２２０）と、 前記読み取りトランザクションの開始に対して、前記シ
ステム・バス（６０）において給与される前記データの
記憶開始をある程度遅延させるための手段（２３０）と
が含まれていることを特徴とする、請求項９に記載のマ
ルチ・チャネル・アーキテクチャ。 - 【請求項１１】 前記チャネル（４０ＡＢ）が、前記ロ
ードされるべきチャネル・メモリ（５０ＡＡ）に再ロー
ドされる前記チャネル・メモリ（５０ＡＢ）の当該チャ
ネル（４０ＡＢ）に、前記システム・バス（６０）上に
前記所定のデータ（ＤＡＴＡ）を送り出すことを要求さ
れているか否かを示すための読み取り信号（ＲＥＡＤ）
を発生する手段（２００）を含み、 前記ロードされるべきこのチャネル（４０ＡＡ）が、前
記ロードされるべきチャネル・メモリ（５０ＡＡ）の当
該チャネル（４０ＡＡ）に、前記システム・バス（６
０）から前記所定のデータ（ＤＡＴＡ）を書き込むこと
を要求されているか否かを示すための書き込み信号（Ｗ
ＲＩＴＥ）を同時に発生する手段（２１０、２２０、２
３０、２４０、２５０）を含むことを特徴とする、請求
項９または１０に記載のマルチ・チャネル・アーキテク
チャ。 - 【請求項１２】 当該マルチ・チャネル・アーキテクチ
ャは、テスト・システム、好適には、ＩＣテスタに用い
られる、請求項９に記載のマルチ・チャネル・アーキテ
クチャ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE97115981-9 | 1997-09-13 | ||
| EP97115981A EP0859318B1 (en) | 1997-09-13 | 1997-09-13 | Optimized memory organization in a multi-channel computer architecture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11167499A JPH11167499A (ja) | 1999-06-22 |
| JP3002982B2 true JP3002982B2 (ja) | 2000-01-24 |
Family
ID=8227348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10258909A Expired - Fee Related JP3002982B2 (ja) | 1997-09-13 | 1998-09-11 | コンピュータ・システムにおけるデータのロード方法およびマルチ・チャネル・アーキテクチャ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6304947B1 (ja) |
| EP (1) | EP0859318B1 (ja) |
| JP (1) | JP3002982B2 (ja) |
| DE (1) | DE69700327T2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10159165B4 (de) | 2001-12-03 | 2007-02-08 | Agilent Technologies, Inc. (n.d.Ges.d.Staates Delaware), Palo Alto | Vorrichtung zum Messen und/oder Kalibrieren eines Testkopfes |
| DE60131067T2 (de) | 2001-12-05 | 2008-05-15 | Verigy (Singapore) Pte. Ltd. | Leitungsentzerrer zur Kompensation von Droop-Effekten |
| US6766385B2 (en) | 2002-01-07 | 2004-07-20 | Intel Corporation | Device and method for maximizing performance on a memory interface with a variable number of channels |
| US7269709B2 (en) * | 2002-05-15 | 2007-09-11 | Broadcom Corporation | Memory controller configurable to allow bandwidth/latency tradeoff |
| DE60300141T2 (de) | 2003-02-25 | 2005-11-03 | Agilent Technologies, Inc., Palo Alto | Aufspüren eines Signalübergangs |
| EP1489430B1 (en) | 2003-06-17 | 2006-10-04 | Agilent Technologies Inc | Sigma-delta modulator with pulse width modulation output |
| EP1600784A1 (en) | 2004-05-03 | 2005-11-30 | Agilent Technologies, Inc. | Serial/parallel interface for an integrated circuit |
| EP1752779B1 (en) | 2004-06-24 | 2008-08-06 | Verigy (Singapore) Pte. Ltd. | Per-pin clock synthesis |
| EP1610204B1 (en) | 2004-06-24 | 2008-10-29 | Verigy (Singapore) Pte. Ltd. | Fast synchronization of a number of digital clocks |
| ATE441120T1 (de) | 2004-07-07 | 2009-09-15 | Verigy Pte Ltd Singapore | Auswertung eines ausgangssignals eines gerade geprüften bausteins |
| DE602004015276D1 (de) | 2004-08-06 | 2008-09-04 | Verigy Pte Ltd Singapore | Verbesserte Analogsignalerzeugung mittels eines Delta-Sigma Modulators |
| WO2006092173A1 (en) | 2005-03-02 | 2006-09-08 | Agilent Technologies, Inc. | Analog signal test using a-priori information |
| EP1701173B1 (en) | 2005-03-11 | 2008-08-20 | Verigy (Singapore) Pte. Ltd. | Error detection in compressed data |
| EP1875650A1 (en) | 2005-04-29 | 2008-01-09 | Verigy (Singapore) Pte. Ltd. | Communication circuit for a bi-directonal data transmission |
| JP2009508142A (ja) | 2006-12-22 | 2009-02-26 | ヴェリジー（シンガポール） プライベート リミテッド | 被試験デバイスを試験する試験装置及び方法、及びコンピュータプログラム |
| WO2010054669A1 (en) | 2008-11-11 | 2010-05-20 | Verigy (Singapore) Pte.Ltd. | Re-configurable test circuit, method for operating an automated test equipment, apparatus, method and computer program for setting up an automated test equipment |
| US9076558B2 (en) * | 2012-11-01 | 2015-07-07 | Nanya Technology Corporation | Memory test system and memory test method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993004432A2 (en) * | 1991-08-16 | 1993-03-04 | Multichip Technology | High-performance dynamic memory system |
-
1997
- 1997-09-13 EP EP97115981A patent/EP0859318B1/en not_active Expired - Lifetime
- 1997-09-13 DE DE69700327T patent/DE69700327T2/de not_active Expired - Lifetime
-
1998
- 1998-08-26 US US09/140,427 patent/US6304947B1/en not_active Expired - Lifetime
- 1998-09-11 JP JP10258909A patent/JP3002982B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11167499A (ja) | 1999-06-22 |
| US6304947B1 (en) | 2001-10-16 |
| EP0859318A1 (en) | 1998-08-19 |
| DE69700327T2 (de) | 1999-11-04 |
| EP0859318B1 (en) | 1999-07-14 |
| DE69700327D1 (de) | 1999-08-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3002982B2 (ja) | コンピュータ・システムにおけるデータのロード方法およびマルチ・チャネル・アーキテクチャ | |
| KR100538404B1 (ko) | 테스팅의 병렬 및 스캔 모드용으로 단일 메모리를사용하는 집적회로용 테스트 시스템 | |
| JP3577332B2 (ja) | 電子デバイスの試験装置 | |
| JP4515545B2 (ja) | メモリインターフェース装置及びデバッギングを支援する方法 | |
| US5274648A (en) | Memory card resident diagnostic testing | |
| JPH0416752B2 (ja) | ||
| JP3823087B2 (ja) | 組み込み型メモリを含むシステム及びビルトイン・セルフテスト機構を備える集積回路及びこれのテスト方法。 | |
| KR100786418B1 (ko) | Ｄｒａｍ에서의 메모리 동작 수행 방법 | |
| JPH04218785A (ja) | Ｉｃ試験装置 | |
| US20160245864A1 (en) | Automatic test apparatus for functional digital testing of multiple semiconductor integrated circuit devices | |
| US4493079A (en) | Method and system for selectively loading test data into test data storage means of automatic digital test equipment | |
| US5606568A (en) | Method and apparatus for performing serial and parallel scan testing on an integrated circuit | |
| JPH097393A (ja) | マイクロエレクトロニック集積回路のためのメモリ試験装置 | |
| KR100487180B1 (ko) | 코어 잡음 테스트 실행 방법, 다이나믹 랜덤 액세스 메모리(ｄｒａｍ) 테스트 방법, ｄｒａｍ, 테스트 시스템, 컴퓨터 시스템 및 ｄｒａｍ 제조 방법 | |
| JPH09128998A (ja) | テスト回路 | |
| JP2001523342A (ja) | 集積回路テスタ用の仮想チャネルデータ分配システム | |
| US5654972A (en) | Processor having test circuit | |
| KR940002904B1 (ko) | 데이타 처리 시스템 및 이 시스템에 있어서의 다수 메모리 어레이 테스팅 방법 | |
| US6006350A (en) | Semiconductor device testing apparatus and method for testing memory and logic sections of a semiconductor device | |
| JP2002366431A (ja) | 特定用途向け集積回路の埋め込まれたメモリにアクセスする装置 | |
| US5978945A (en) | Tester arrangement comprising a connection module for testing, by way of the boundary scan test method, a carrier provided with a first number of digital ICS with BST logic and a second number of digital ICS without BST logic | |
| JPH1040700A (ja) | 組み込み型自己テスト機能付き半導体チップ | |
| US5986953A (en) | Input/output circuits and methods for testing integrated circuit memory devices | |
| JP3201420B2 (ja) | メモリ試験装置 | |
| US5875197A (en) | Addressable serial test system |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D02 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081119 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091119 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101119 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |